CN106170832A - 交叉耦合晶闸管sram半导体结构及制造方法 - Google Patents

交叉耦合晶闸管sram半导体结构及制造方法 Download PDF

Info

Publication number
CN106170832A
CN106170832A CN201580010862.5A CN201580010862A CN106170832A CN 106170832 A CN106170832 A CN 106170832A CN 201580010862 A CN201580010862 A CN 201580010862A CN 106170832 A CN106170832 A CN 106170832A
Authority
CN
China
Prior art keywords
transistor
igct
bipolar transistor
voltage
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580010862.5A
Other languages
English (en)
Inventor
H·栾
B·贝特曼
V·阿克赛尔拉德
C·程
C·谢瓦利尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kilopass Technology Inc
Original Assignee
Kilopass Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kilopass Technology Inc filed Critical Kilopass Technology Inc
Publication of CN106170832A publication Critical patent/CN106170832A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1027—Thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Abstract

说明了用于SRAM集成电路的基于晶闸管的存储器单元连同制造它的过程。存储器单元可以在MOS与双极型选择晶体管的不同组合中或者在没有选择晶体管的情况下实施，晶闸管在具有浅槽隔离的半导体衬底中。标准CMOS工艺技术可以用于制造该SRAM。特定电路在待机过程中提供降低的功耗。

Description

交叉耦合晶闸管SRAM半导体结构及制造方法
相关申请的交叉参考
本专利申请涉及同一日期提交的题为“Cross-Coupled Thyristor SRAMCircuits and Methods of Operation”的美国专利申请No.14/590,834，二者都要求于2014年9月25日提交的美国临时专利申请No.62/055,582的优先权，其连同本申请中引用的全部其他参考文献一起并入本文中。
技术领域
本发明涉及具有存储器功能的集成电路器件，具体而言，涉及静态随机存取存储器(SRAM)器件。
背景技术
从1950年代末发明集成电路以来，电路设计一直在不断发展，特别是对于集成器件，与开发半导体技术是一致的。早期的技术是双极技术，与后来的集成电路技术相比，其占用了半导体衬底表面上的大量空间，并需要大量的电流而由此产生高功耗。稍后的场效应技术，特别是MOS(金属氧化物半导体)技术，使用晶体管，与它们的双极型对手相比小得多，具有较低电流，因而具有低功耗。CMOS(互补MOS)技术更进一步降低了集成电路中的电流和功耗。目前几乎所有大规模集成电路已经转向了互补金属氧化物半导体(CMOS)技术。
用于半导体存储器的双极技术已经研究多年了。但这项研究通常集中在单个存储器单元，并已在得到存储器单元可以是阵列的一部分的结论后停止。双极存储器单元阵列的进一步研究和开发已受阻于CMOS存储器单元比任何双极存储器单元占用空间少和消耗更少的功率，且任何双极存储器单元阵列都一定不如CMOS阵列的长期信念。近年来的进展依赖于半导体加工技术的不断尺寸收缩，从而为了更大的电路密度和更高的运行速度而缩小了存储器单元的尺寸。
以CMOS技术实施的一个集成电路是SRAM，在其存储器单元中采用双稳态锁存电路的电路，只要将电源施加到单元，就能够使SRAM存储器单元保持在逻辑“1”或逻辑“0”状态。两个交叉耦合的反相器已使用了几十年，其中的每一个都包括有源晶体管和互补负载晶体管，及两个选择晶体管，形成六晶体管CMOS SRAM单元。当前使用的许多集成电路需要结合CMOS逻辑电路和芯片上的高性能存储器。现代高性能处理器和片上系统(SoC)应用程序需要更多的片上存储器，以满足性能和吞吐量的要求。例如，一个集成电路可以包括在芯片上作为缓存的32MB的CMOS SRAM。由于0.9伏的VDD和每存储器单元25毫微安的漏电流，这样的电路仅存储器阵列就消耗7安培，还不考虑芯片的逻辑部分的功率消耗。此外，由于这种电路的大小借助用于制造电路的工艺技术的不断缩小而收缩，存储器单元的稳定性和功耗已经成为工艺成本和电路复杂度的限制因素之一，使得这些芯片的设计者不愿意使用最新的工艺技术。
这种设备中的CMOS SRAM通常具有200皮秒数量级的存取时间，标准偏差为30皮秒。因而为了获得6-σ西格玛可靠性，6x 30皮秒的额外容限是必要的，导致了允许380皮秒来访问存储器单元的要求。在此类器件中使用更快的双极技术通常受限于SRAM存储器中的驱动电路，即使使用时，也使用更为复杂的双极CMOS(BiCMOS)制造工艺，需要额外的热循环，使MOS器件的制造更加困难和昂贵。
但随着半导体工艺缩小到纳米级的一代，相比于同等大小双极晶体管电流，通过MOS晶体管的漏电流和有功电流特别容易受到很大的变化。预测表明，由于增大的封装密度和电流的统计偏差，未来CMOS SRAM器件的操作存在问题。希望找到可替换的方法。
本发明提供了一种SRAM存储器单元，其基于晶闸管，它是一种形式的双极技术，往往由两个耦合的双极型晶体管来代表。存储器单元非常适于许多变化，由此产生的SRAM集成电路可以设计用于高速运行，或者如果需要更少功率的低速运行，或者甚至更高的集成，如果需要紧凑封装的SRAM集成电路。此外，SRAM存储器单元可以借助传统CMOS技术制造，避免了新技术的开发成本。
发明内容
在具有至少一个逻辑电路的集成电路中，逻辑电路运行在逻辑电路电压范围内且连接到由多对互补位线和字线互连的排列在衬底上的阵列中的多个存储器单元，本发明提供了每一个存储器单元，包括一对交叉耦合的晶闸管；一对双极型晶体管，每一个双极型晶体管分别具有连接到字线的基极区，连接到一个晶闸管的发射极区和连接到互补位线对中的一个的集电极区；及容纳交叉耦合晶闸管对的电隔离桶，所述桶在衬底中且电偏置，以使得在逻辑电路电压范围内的字线上的电压开和关双极型晶体管对，以将交叉耦合晶闸管与互补位线对连接和断开。
形成一对交叉耦合双极型晶体管以构成上述的晶闸管的过程包括步骤，形成绝缘材料的环形区域，延伸到第一导电类型的半导体衬底的上表面中，以在衬底上限定桶，及引入相反导电类型的掺杂剂以在桶的底部形成埋层。然后将第一导电类型掺杂剂注入到所述桶内，形成延伸到埋层的深阱区。接下来注入相反导电型掺杂剂以形成浅阱。然后在集成电路上的其他位置用于形成场效应晶体管的栅极的同一过程中，在桶上形成两个栅极且用作掩膜以将掺杂剂注入到桶中，形成用于交叉耦合双极型晶体管对的发射极和集电极。最后，将电连接提供给每一对交叉耦合双极型晶体管，但不提供给栅极电极。
所得到的半导体结构提供了第一类型和相反类型双极型晶体管的交叉耦合对，其中，环形绝缘区域延伸到衬底中以包围衬底的上表面的第一部分，与第一导电类型相反导电类型的埋层布置在上表面的第一部分下的衬底中。第一导电类型的连接区延伸到埋层以将电连接提供给它。在桶内部，相反导电类型的浅阱区在上表面比第一部分小的第二部分中从上表面延伸到衬底中。第一导电类型的基极触点在上表面的第一部分外延伸到桶中。在浅阱区上提供虚拟场效应晶体管栅极，以实现与栅极相邻的发射极区和集电极区的自对准注入。在该结构中，埋层提供第一类型双极型晶体管的发射极，并耦合到第一电源。与栅极一侧相邻的第一导电类型区域提供了相反类型双极型晶体管的发射极区，并耦合到第二电源。桶在浅阱下面的部分提供第一类型双极型晶体管的基极和相反类型双极型晶体管的集电极，浅阱提供了相反类型双极型晶体管的基极和第一类型双极型晶体管的集电极。
在考虑了以下的详细说明和附图后，本发明的其他目的、特征和优点会变得显而易见，在附图中，相似的参考标记在全部附图中表示相似的特征。
附图说明
本文中常常在不同附图中使用相同的参考标记，其中，编号的元件起到相同或相似的功能，并帮助读者理解所述的主题。
图1A是晶闸管的电路图；及图1B显示了形成存储器单元的交叉耦合晶闸管的电路图。
图2例示了SRAM存储器单元的阵列。
图3A是具有双极型选择晶体管的交叉耦合晶闸管存储器单元的电路图；及图3B是具有MOS选择晶体管的存储器单元的电路图。
图4A是没有选择晶体管的交叉耦合存储器单元的电路图；图4B例示了图4A的存储器单元的交叉点阵列，具有用于写操作的位线和字线上的电压；及图4C例示了图4A的存储器单元的交叉点阵列，具有用于读操作的位线和字线上的电压；图4D显示了用于在一个结构中连接到互补位线和字线的交叉耦合晶闸管存储器单元阵列的低功率写操作；图4E是在图4D中存储器单元的多个点的代表性时序图；图4F显示了用于在图4D相反结构中连接到互补位线和字线的交叉耦合晶闸管存储器单元阵列的低功率写操作；图4G是是图4F中存储器单元的多个点的代表性时序图；及图4H是支持用于本发明的一个实施例的SRAM存储器阵列的电路块的代表性图。
图5A是SRAM单元的阵列的方框图，具有电流源以将存储器单元逐行保持在待机模式中；图5B是图5A中电流源的电路图；图5C是用于具有交叉点结构的交叉耦合晶闸管的SRAM单元的待机电流源的电路图，其中，晶闸管的阴极连接到互补位线，阳极连接到字线；及图5D是交叉耦合晶闸管到位线和字线的连接相反的电路图。
图6是将存储器单元保持在待机模式中的用于SRAM块的电流源的电路图。
图7A是具有写辅助晶体管和电容器的交叉耦合晶闸管SRAM存储器单元的电路图；与7B例示了图7A的存储器单元的交叉点阵列，具有用于读操作的位线和字线上的电压；图7C例示了图7A的存储器单元的交叉点阵列，具有用于写操作的位线和字线上的电压；图7D是具有PMOS写辅助晶体管的交叉耦合晶闸管SRAM存储器单元的电路图；图7E例示了图7D的存储器单元的交叉点阵列，具有用于读操作的位线和字线上的电压；图7F例示了图7D的存储器单元的交叉点阵列，具有用于写操作的位线和字线上的电压。
图8A是具有选择晶体管的单晶闸管SRAM存储器单元的电路图；及图8B是没有选择晶体管的单晶闸管SRAM存储器单元的电路图。
图9A例示了具有用于交叉点阵列的PMOS和NMOS写辅助晶体管的单晶闸管SRAM存储器单元；图9B显示了阳极和阴极连接相反的类似于图9A的另一个单晶闸管存储器单元；及图9C是用于交叉点阵列中单晶闸管SRAM存储器单元的待机电流源的电路原理图，图9D显示了单晶闸管SRAM存储器单元的电路图，其阳极连接到位线，其阴极连接到字线，具有PMOS写辅助晶体管；图9E显示了图9D的存储器单元的交叉点阵列，具有用于读操作的位线和字线上的电压；图9F和9G显示了图9D的存储器单元的交叉点阵列，具有用于两级写操作的位线和字线上的电压；图9H显示了单晶闸管SRAM存储器单元的电路图，其阳极连接到字线，其阴极连接到位线，具有PMOS写辅助晶体管；图9I显示了图9H的存储器单元的交叉点阵列，具有用于读操作的位线和字线上的电压；图9J和9K显示了图9H的存储器单元的交叉点阵列，具有用于两级写操作的位线和字线上的电压；图9L显示了用于一个结构中连接到位线和字线的单晶闸管存储器单元阵列的低功率写操作；图9M是在图9L中存储器单元的多个点的代表性时序图；及图9N显示了用于图9M的相反结构中连接到位线和字线的单晶闸管存储器单元阵列的低功率写操作；及图9O是在图9N中存储器单元的多个点的代表性时序图。
图10例示了现有技术的互补金属氧化物半导体(CMOS)工艺。
图11A和11B例示了用于形成浅槽隔离区的过程。
图12例示了垂直双极型晶体管。
图13是用于制造图12中所示结构的过程的流程图。
图14A-14D更详细地例示了图13的一些步骤。
图15例示了横向双极型晶体管。
图16是用于制造图15中所示结构的过程的流程图。
图17A-17D例示了用于形成合并式NMOS-NPN结构的过程。
图18A和18B例示了SRAM单元的横截面。
图19是图18A和18B中所示结构的顶视图。
图20A-20D例示了用于形成图18和19的SRAM单元的过程的部分。
图21A和21B例示了具有双极型选择晶体管的SRAM单元的横截面。
图22是图21A和21B中所示结构的顶视图。
图23A-23E例示了用于制造图21和22的结构的过程步骤。
图24例示了使用深N型阱形成的SRAM单元结构的横截面。
图25是三晶体管SRAM单元的横截面。
图26是图25中所示三晶体管SRAM单元的布局的顶视图。
图27A和27B例示了四晶体管SRAM单元的横截面图。
图28是图27A和27B中所示结构的顶视图。
图29A和29B例示了具有写辅助FET的四晶体管SRAM单元的横截面图。
图30是图29A和29B中所示结构的顶视图。
图31是两晶体管SRAM单元的横截面图。
图32例示了制造过程的细节。
图33是例示了用于垂直双极型晶体管的典型掺杂剂浓度的曲线图。
具体实施方式
I.电路及其操作的说明
a.晶闸管的说明和操作
如先前观察到的，随着半导体工艺缩小，MOS晶体管的统计变化增大。使用双极型晶体管却不是这种情况。事实上，在某一点，其被认为是具有55nm临界尺寸的制程，通常被称为“55nm制程”，MOS晶体管相对于双极型晶体管的许多传统优势消失。即，双极型晶体管具有与MOS晶体管同等的规模，传送比它们的MOS晶体管对手统计变化少的电流。因此，本发明的一个观察是，使用55nm或更小的制程，SRAM存储器阵列更适合于双极技术。
本发明的SRAM存储器单元基于晶闸管。晶闸管，也被称为可控硅整流器，通常用于功率应用。晶闸管是四层(PNPN)、三节点器件，通常具有两个端子，一个阳极和一个阴极。在功率应用中，通常第三端子，称为控制端，用于控制阳极和阴极之间的电流。图1A是由两个双极型晶体管表示的晶闸管的电路图，PNP晶体管10和NPN晶体管11，它们在合并时形成PNPN晶闸管。PNP晶体管10的发射极端子12形成阳极，NPN晶体管11的发射极端子13形成阴极。为了完整，控制端在附图中由虚线显示。
借助在例如电压VDD和VSS的两个电源电压之间适当供电的晶闸管，晶闸管可以处于两种状态之一，或者“导通”和传导电流，或者“关断”和不导电。如果图1中的晶闸管导电，NPN晶体管11的基极区/PNP晶体管10的集电极区(由参考标记14表示)为高，即晶体管11的基极-发射极结正向偏置。NPN晶体管11的集电极区/PNP晶体管10的基极区(由参考标记15表示)为低，即晶体管10的基极-发射极结也正向偏置。这两个晶体管10和11处于饱和模式，电流流过晶闸管。如果晶闸管“关断”，NPN晶体管11的基极区/PNP晶体管10的集电极区为低，即晶体管11的基极-发射极结不正向偏置。NPN晶体管11的集电极区/PNP晶体管10的基极区为高，即晶体管10的基极-发射极结也不正向偏置。这两个晶体管10和11处于关断模式，没有电流流过晶闸管(除了漏电流以外)。
在集成电路的规模，晶闸管与当前传统的CMOS制造技术兼容，如下解释的，并令人惊讶的适应于不同的电路结构，以按照SRAM存储器用户的应用要求而强调速度、功率和集成，无论是作为SRAM集成电路还是作为集成电路的一个部分。
b.交叉耦合晶闸管的说明和操作
在本发明的一个优选实施例中，一对晶闸管交叉耦合，如图1B所示，以形成存储器单元，每一个晶闸管16A、16B由PNP晶体管10A、10B和NPN晶体管11A、11B形成。在存储器单元包括选择晶体管的情况下，两个晶体管10A、10B的P型发射极端子12A、12B连接到在VDD的电源电压线，存储器高电源电压，而晶体管11A、11B的N型发射极端子13A、13B连接到在VSS的第二电源线，存储器低电源电压。两个晶闸管16A和16B由合并的晶体管10A的N型基极与晶体管11A的集电极到合并的晶体管10B的P型集电极与晶体管11B的基极的连接、及合并的晶体管11B的N型集电极与晶体管10B的基极到合并的晶体管10A的P型集电极与晶体管11A的基极的连接交叉耦合。到合并的晶体管10A的N型基极与晶体管11A的集电极的端子17A连接到用于存储器单元的选择晶体管(图中未示出)，到合并的晶体管10B的N型基极与晶体管11B的集电极的第二端子17B连接到用于存储器单元的第二选择晶体管。
在操作中，所述交叉耦合晶闸管存储器单元核心可以处于两个逻辑状态之一，一个被任意的称为“1”和另一个称为“0”。使用图1B的电路作为示例，如果晶闸管16A导通，晶体管10A处于饱和模式，合并的晶体管10A的P型集电极与晶体管11A的基极为高(以正向偏置基极-发射极结)。借助交叉耦合，晶体管11B的集电极和晶体管10的基极为高，晶闸管15B中的晶体管10B的基极-发射极结不能正向偏置以关断晶体管10B。晶闸管15B关断。相反，如果晶闸管15B导通，晶闸管15A就关断。
将多个SRAM存储器单元布置在阵列中提供了集成电路存储器，其可以与其他电路结合，例如逻辑电路。存储器单元由在垂直方向上行进的导电线的集合互连。图2例示了具有SRAM单元27的阵列20的一个这种常见布置，每一个单元都具有交叉耦合晶闸管核心。一组水平字线24和一组垂直位线23A、23B互连SRAM单元。每一个单元27都连接到在图中水平行进的字线24，和在图中垂直行进的位线23A及其互补位线23B。通常情况下，位线被理解为往来于存储器单元传送数据，一比特信息。字线被理解为激活存储器单元，用于将数据传送到存储器单元中，写操作，或从存储器单元传送数据，读操作。在写操作中，位线23A和23B传送互补电压，表示数字逻辑“1”或“0”状态，以写入到所选择的存储器单元31中用于储存。在读操作中，位线23A和23B在相等的电压开始，随后取决于存储器单元27中存储的数字信号而翻转高或低。位线23B传送的信号与位线23A所传送的信号互补，以使得如果位线23A在“高”电压，位线23B就在“低”电压，反之亦然。如果存储器单元27既没有被写，也没有被读，存储器单元就处于待机，借此它们保持在稳定的状态条件下，以维持它们各自存储的逻辑状态。
c.具有交叉耦合晶闸管和选择晶体管的SRAM单元
在一个布置中，选择晶体管用于将交叉耦合晶闸管连接到位线。这在图3A中示出，其中，与图1B相同的参考标记用于交叉耦合晶闸管16A和16B。双极型晶体管32A和32B用于到交叉耦合晶闸管16A和16B的选择晶体管，以形成SRAM单元。NPN选择晶体管32A的发射极区连接到晶闸管16A的合并的NPN晶体管10A的集电极区/PNP晶体管11A的基极区，还连接到晶闸管16B的合并的NPN晶体管11B的基极区/PNP晶体管10B的集电极区。NPN选择晶体管32A的集电极区连接到位线23A和晶体管32A的基极区连接到字线24。以类似的方式，NPN选择晶体管32B的发射极区连接到晶闸管16B的合并的NPN晶体管11B的集电极区/PNP晶体管10B的基极区，还连接到晶闸管16A的合并的NPN晶体管11A的基极区/PNP晶体管10A的集电极区。NPN选择晶体管32B的集电极区连接到位线23B和晶体管32B的基极区连接到字线24。为了供电存储器单元，PNP晶体管10A和10B的发射极区连接到在电压VDD的高电源，NPN晶体管11A和11B的发射极区连接到在电压VSS的低电源。
为了SRAM单元正常运行，存储器单元需要比标准逻辑核心电压高的电压，即SRAM单元所属的集成电路的逻辑电路所使用的电压。是CMOS的标准核心逻辑电路典型地在从0到1伏的范围内操作。这种SRAM存储器电源电压要求可以通过使用用于SRAM电源的较高电压来满足，例如由集成电路的输入/输出电路所使用的电压VddIO或者从VddIO得到的电压。但是在本发明的一个实施例中，可以避免对于额外电路的要求。在存储器单元的构造中，SRAM存储器单元可以设置在半导体衬底中深N型阱中的P型桶中。参见图31及深N型阱的结构和工艺的相关说明。将P型桶负偏置，以使得双极型选择晶体管332A和32B可以使用标准逻辑核心电压。因此，当典型地在SRAM单元的高电源电压VDD和低电源电压VSS之间驱动字线的情况下，在本发明的一个实施例中，连接到选择双极型晶体管32A和32B的字线的电压摆动局限于VSS(＝0V或地)上0.5V与相对于VDD的1.5V。这个布置实现了电路，其驱动从核心逻辑电路直接构造的字线，即不需要在核心逻辑与位线之间的居间电压转换电路。
场效应晶体管也可以用于选择晶体管，如图3B所示。NMOS(FET)晶体管33A和33B分别将字线23A和23B连接到交叉耦合晶闸管16A和16B，如图3B所示，具有许多与图3A相同的参考标记。NMOS选择晶体管33A的源极/漏极区连接到晶闸管16A的合并的NPN晶体管11A的集电极区/PNP晶体管10A的基极区，还连接到晶闸管16B的合并的NPN晶体管11B的基极区/PNP晶体管10B的集电极区。NMOS选择晶体管33A的另一个源极/漏极区连接到位线23A，晶体管33A的栅极连接到字线24。以类似的方式，NMOS选择晶体管33B的一个源极/漏极区连接到晶闸管16B的合并的NPN晶体管11B的集电极区/PNP晶体管10B的基极区，还连接到晶闸管16A的合并的NPN晶体管11A的基极区/PNP晶体管10A的集电极区。晶体管33B的另一个源极/漏极区连接到互补位线23B，晶体管33B的栅极连接到字线24。为了供电存储器单元，PNP晶体管10A和10B的发射极区连接到在电压VDD的高电源，NPN晶体管11A和11B的发射极区连接到在电压VSS的低电源。下面(图26及以下等等)我们说明如何实施和制造图3B的电路。
是将双极型还是场效应晶体管用作存储器单元的选择晶体管取决于多个设计“权衡”。场效应晶体管比双极型晶体管小，得到所希望的较小的单元尺寸。但将FET用作选择器件存在较大的缺点。(1)它们限制了存储器单元的存取速度与CMOS对手相同。另外，作为选择器件的FET限制了可以由存储器单元提供的用以升高或降低位线电容上的电压的电流量。双极型NPN选择器件可以提供大得多的电流，因而更快地摆动位线上的电压。(2)借助先进工艺制造的FET受到在单元之间的高度的随机变化，如前所述。这降低了存储器单元的操作余量，其通常必须由字线和位线驱动电路中特殊的电路设计方案或者通过增大存储器单元中的晶体管尺寸来抵消，因而增大了单元尺寸。NPN选择器件中的随机变化小得多。(3)未选择存储器单元的待机电流受存储器单元中“关断”的FET器件的不希望有的泄漏控制。在先进工艺制造的器件中，这个泄漏变得非常大。使用具有基于晶闸管存储器单元的MOS选择晶体管将这个不需要的漏电流的来源引入到单元设计中，而NPN选择器件避免了这个不需要的漏电流。
d.具有交叉耦合晶闸管但不具有选择晶体管的SRAM单元
在本发明的另一实施例中，SRAM存储单元没有用以访问存储器单元的选择晶体管。相反，交叉耦合晶闸管46A和46B直接连接到字线44和位线43A、43B，如图4A所示，形成交叉点存储器单元阵列。在这个布置中，在名义上连接到高SRAM电源电压VDD的情况下，晶闸管的35A和35B的阳极，PNP晶体管40A和40B的发射极区分别连接到位线43A和43B，在名义上连接到低SRAM电源电压VSS的情况下，晶闸管的35A和35B的阴极，NPN晶体管41A和41B的发射极区连接字线44。由于字线和位线向存储器单元供电，在这种存储器单元的阵列中的这些线上的电压操作必须精心设计。参考不具有选择晶体管的SRAM存储器单元47的阵列来说明这些操作。单元由位线43A、43B和字线44互连，如图4B和4C所示的。
还应注意，在本文中给出了电压和电流值，以更好地解释本发明，这些值应被认为是近似的。电压和电流可以变化或改变，以适应在集成电路上使用的特定器件的电气特性。作为示例，图4H显示了块级的基于晶闸管的SRAM集成电路。SRAM单元的阵列由通常用于阵列的字线的来自行解码器块的信号和通常用于阵列的位线的来自列解码器、写入与读出放大器块的信号寻址。这些地址信号和控制信号由地址块地址、控制和I/O字线来传送，其将信号传送到行预解码器块和列预解码器与控制块。这些块处理信号，并将它们的信号发送到行解码器块和列解码器、写入与读出放大器块，如本领域技术人员公知的。图4H中的箭头显示为指向阵列，因为这个示例性操作是寻址操作，在此选择阵列中的特定存储器单元，不论是用于读还是写操作。
为了导通晶闸管，跨晶闸管即在阳极和阴极之间施加的电压应至少为正向偏置PN结加上饱和的PNP晶体管的集电极-发射极电压的总和。因此，施加的电压变化很大，从约0.8V和更大的开始。施加的电压越大，晶闸管完全导通就越快。如图4H所示，将1.4V选择为在适当的低电压用于最佳晶闸管响应的最好的折衷。但围绕阵列的块与CMOS逻辑电路一起操作，当前CMOS逻辑电压范围约从0到1.0伏特。允许行解码器块和列解码器、写入与读出放大器块中的CMOS逻辑电路适当地连接的一个方式是将行解码器块中的CMOS逻辑电压范围向0.4伏升高或移动。即，尽管CMOS逻辑电路仍操作在1.0伏范围内，但范围在0.4到1.4伏之间延伸。这通过在行预解码器块和行解码器块之间的电压电平移位块来实现。电平移位块可以使用来自如I/O(输入/输出)块的其他块的特殊电压。
用于基于晶闸管的存储器单元阵列与行解码器块和列解码器、写入与读出放大器块中的CMOS逻辑电路适当地连接的另一个方式是将阵列偏置在期望的电压。在图4H的示例性电压中，阵列和列解码器、写入与读出放大器块可以由负0.4伏偏置，按照以上相对于具有选择晶体管的交叉耦合晶闸管和与图31有关的材料所述的方式。借助适当的偏置，无需图4H中的电平移位块，但需要用于列信号的另一个电平移位块，以将在所述0到+1.0V范围中的电压摆动向下移动到-0.4到+0.6V范围。这些备选方案消耗了不同量电路资源，例如布局面积，它是SRAM集成电路的设计师必须考虑和平衡的。
返回到交叉耦合晶闸管存储器单元阵列自身的操作，在待机中，位线43A、43B和字线44保持在使得阵列的存储器单元无限期地维持其存储的逻辑状态的电压，即，每一个存储器单元都“保持活着”，没有转换状态。在写操作中，将所选择的存储器单元的互补位线和字线驱动高和低，以将所选择的单元设置在所希望的逻辑状态中。未被选中的存储器单元的位线和字线保持在待机电压以保持不变。困难发生在是“半选择”的存储器单元，即，它们的位线或者它们的字线(但不是二者)连接到所选择存储器单元的存储器单元。在所选择存储器单元上用于写操作的电压必须足够大，以便将所选择的单元驱动到所希望的逻辑状态，但又不是非常大，以至于改变了半选择单元的逻辑状态。
在读操作中，对于所选择存储器单元，将所选择存储器单元的互补位线驱动高，将所选择存储器单元的字线驱动低，以允许单元的状态翻转互补位线的电压，以便差分放大器读取存储器单元状态。另一方面，未选择存储器单元的位线和字线保持在待机电压以维持不变。对于半选择的存储器单元，在所选择存储器单元上用于读操作的电压必须足够大，以便所选择存储器单元的状态可以影响位线上的电压。但该电压不应太高以至于影响它们的位线或它们的字线(但不是二者)连接到所选择存储器单元的其他存储器单元，半选择的单元，的逻辑状态。
图4B借助存储器单元47的阵列例示了写操作，例如连接到图4A中所示的字线和位线。在这个示例中，要写入第一行中的第一个和第三存储器单元，取决于要写入的状态，将用于所选择存储器单元的位线43A和43B分别驱动到1.6V(或0.8V)和0.8V(或1.6V)。将用于所选择存储器单元的字线44从0.4V驱动低至0V，以使得跨每一个所选择存储器单元中的一个晶闸管施加1.6V的偏置，同时第二晶闸管经受0.8V的偏置。这些电压相应地将存储器单元驱动到所希望的状态。未选择的存储器单元经受在其位线43A、43B上0.8V、在其字线44上0.4V的待机电压。产生的0.4V电压将未选择的存储器单元保持其在当前状态中。另一方面，半选择的存储器单元对于连接到与所选择单元相同的字线的单元经受0.8V的电压，或者对于连接到与所选择单元相同的位线的单元经受1.2V(1.6-0.4V)或0.4V(0.8-0.4V)的电压。这些电压不足以“翻转”或改变半选择的存储器单元的状态。
在读操作中，用于所选择存储器单元的位线43A和43B都驱动到1.3V，用于所选择存储器单元的字线44驱动到0V。所选择存储器单元的状态以这种或那种方式“翻转”位线43A和43B上的电压，以便可以读取存储器单元。用于未选择存储器单元的位线43A和43B保留在0.8V，用于未选择存储器单元的字线44在0.4V，以将这些存储器单元保持在当前状态中。连接到与所选择存储器单元相同的字线的半选择的存储器单元经受0.8V的电压，而连接到与所选择单元相同的位线的半选择的存储器单元经受0.9V的电压。这些电压没有一个足以“翻转”或改变存储器单元的状态。
以上电压应理解为在操作速度与功耗之间的折衷。例如0.8V电压略高于0.7V硅结开启电压，可以导致在读或写操作过程中通过半选择的存储器单元的一些漏电流。但优化了速度。较高的偏置导致较高的速度，但导致在所选择线上更高的泄漏(功耗)。用于SRAM的特定应用程序有助于确定速度和功耗之间的权衡。此外，可以调整用于所选择存储器单元和未选择存储器单元的字线和位线的相对偏置以使得泄露最小或者优化与其他电路的兼容性。例如在读操作中，在将用于未选择存储器单元的字线保持在0.4V，位线在0.8V的同时，用于所选择存储器单元的字线可以设定在0V，位线在1.3V，或字线在0.3V，位线在1.6V。这两个操作参数都行得通，但它们导致通过所选择存储器单元的字线和位线的不同漏电流。如果同时读取多个单元，则在所选择存储器单元的字线和位线上传送额外的电流。可以调整用于字线和位线的偏置以使得电压下降最小或者通过存储器阵列线的电流最大。结合图34及以下等等，我们说明诸如图4A中所示单元的结构和制造。
还应理解，以上针对在字线与位线和交叉耦合晶闸管存储器单元的阳极与阴极之间的连接的一个布置给出了说明和电压值。图4A所示的连接可以反转，即，晶闸管的阳极连接到字线，阴极连接到互补位线对，借助相应改变的操作和电压以反映反转的连接。
e.用于交叉耦合晶闸管SRAM单元的功率减小的写操作
在以上的写操作说明中，连接到要写入的存储器单元中“关断”的晶闸管的位线保持高，以确保晶闸管在写操作脉冲持续期间中接收最大写电压以“导通”晶闸管。一旦存储器单元，即“关断”的晶闸管“导通”，且其交叉耦合的对应部分“关断”，在晶闸管的位线保持高的同时，新的“导通”晶闸管传导最大“导通”电流。这增大了写操作过程中的功耗。更重要的是，字线必须从该行上的所有单元传送走电流，以使得这个电流非常大。这可能会导致由于线路的电阻的沿字线的显著电压下降，并导致存储器阵列中的不稳定。
这个情形可以借助在写脉冲之前将到“关断”晶闸管的位线预充电为高而得到改善，方式类似于图4D中所示上述读操作。图4E是在图4D的存储器单元的多个位置的电压的表示图。在预充电后，关断预充电以允许位线“浮动”，直到存储器单元翻转状态。在该点，通过新“导通”晶闸管的电流将位线拉低(类似于读操作)。随着位线电压下降，跨晶闸管的压降减小，电流向最小保持电流下降。这有三个好处。首先，峰值电流降低，因为位线电压在存储器单元的内部电压完全“导通”晶闸管之前开始下降。其次，现在的窄脉冲电流(图E中的IThyL的形状所示的)降低写操作中消耗的功率。第三，由于从统计的角度来看，在不同的时间翻转被写入行中的多个单元，在字线中的峰值电流降低并在更大的时间间隔上扩展，进一步使得沿字线的不希望的电压下降最小。
图4F例示了用于交叉耦合晶闸管单元的低功率写操作，其中，相比于图4D的，到字线和位线的连接相反。即，图4F的存储器单元具有连接到字线的阳极和连接到各自位线的阴极。图4G是在图4F的存储器单元的多个位置的电压的表示图。在这个示例中，在写脉冲之前，到“关断”晶闸管的位线预充电为低(类似于读操作)。随后，关断预充电路径以允许位线“浮动”，直到存储器单元翻转状态。在该点，通过新“导通”晶闸管的电流将位线拉高(类似于读操作)。随着位线升高，跨晶闸管的压降减小，电流向最小保持电流下降。实现了与前段中所述相同的好处。首先，峰值电流降低，因为位线电压在存储器单元的内部电压完全“导通”晶闸管之前开始升高。其次，现在的窄脉冲电流(图G中的IThyL的形状所示的)降低写操作中消耗的功率。第三，由于从统计的角度来看，在不同的时间翻转被写入行中的多个单元，在字线中的峰值电流降低并在更大的时间间隔上扩展，进一步使得沿字线的不希望的电压下降最小。
f.用于交叉耦合晶闸管SRAM单元的功率减小的待机操作
不是使用固定电压(在0.3V到0.8V之间)来将阵列的存储器单元(参见图4A)保持在其在读和/或写操作之间的多个状态，可替换的方案借助电流源调节电压以将存储器单元保持在待机模式中。电流源为所有连接的存储器单元提供足够的电流且足以使得最弱存储器单元不“翻转”的电流。将存储器单元阵列分为局部阵列。由于通常沿单条字线读取多个单元，如图5A所示，沿字线方向划分阵列。在存储器阵列50中，位线53A和53B的对如前所述的在SRAM存储器单元与字线54相交。平行于字线54的是高电源线56，其连接到SRAM存储器单元；字线54和电源线56的对连接到电流源电路55。沿字线设置电流控制，以便沿读取的字线或多条字线做出选择。
图5B更详细地显示了电流源电路55。当到由NAND门表示的解码器的地址信号接通字线54时，来自NAND门的相同输出信号导通PMOS晶体管，其短路电流源58。电源线56上拉到VDDA以便读取连接的存储器单元。否则，当字线54关断且不选择存储器单元的行时，PMOS晶体管关断，在电压VDDA的电流源57提供必要的电流以将存储器单元57保持在其各自的逻辑状态。鉴于目前的技术，用于在待机模式中的存储器单元的单行的来自电流源57的所需电流在每比特1-10pA范围中。
图5C显示了用于具有在交叉点阵列中交叉耦合晶闸管的存储器单元57的待机电流源布置。在这个实施例中，晶闸管的阴极连接到互补位线对53A、53B，晶闸管的阳极连接到字线54。电流源51由PMOS晶体管59连接到字线54。在待机模式中，PMOS晶体管59导通，电流源51通过字线54将维持电流提供给存储器单元57并通过位线53A、53B流出。当到由NAND门表示的解码器的地址信号导通PMOS晶体管56且关断PMOS晶体管59时，电流源51与字线54断开，将字线54升高到字线选择电压，由VWL_SEL表示，用于读或写操作。
图5D显示了类似于图5C的用于具有在交叉点阵列中交叉耦合晶闸管的存储器单元57的另一个待机电流源布置。但在这个实施例中，晶闸管的阳极连接到互补位线对53A、53B，晶闸管的阴极连接到字线54。电流源现在是电流吸收器52，连接到字线54。在待机模式中，PMOS晶体管59导通，电流吸收器57从位线53A、53B通过存储器单元57拉取维持电流通过单元57并输出到字线54。当到由NAND门表示的解码器的地址信号导通PMOS晶体管56且关断PMOS晶体管59时，电流吸收器52与字线54断开，将字线54升高到字线选择电压，用于读或写操作。
应注意，图5C和5D中所示的布置提供了用于交叉点阵列中的多于一条字线的电流源/吸收器。相反，电流源/吸收器可用于具有许多字线的块。以类似的方式，图6显示了用于具有固定电源电压的存储器单元的块的电流源电路。参见图5B。在图6中，电流源68为块中存储器单元的多行提供电流。当选择特定行，即字线64时，第二MOS晶体管69关断以将电流源68与电源线66断开连接，而第一MOS晶体管66导通以将电源线66拉到电压VDDA。在不选择特定行时，第一MOS晶体管66关断，第二MOS晶体管69将电源线66连接到在电压VDDA的电流源68。电流源68将电流提供给未选择存储器单元的几行的块；在当前技术水平，总电流约为1μΑ。相比于1nA范围中的电流源，这个电流源相对易于设计。
g.具有写辅助电路的交叉耦合晶闸管SRAM单元
为了加快基于晶闸管的存储器单元的操作，可以将写辅助电路添加到存储器单元中。在图7A的示例中，存储器单元77的交叉耦合晶闸管的阳极分别连接到互补位线对73A和73B，晶闸管的阴极连接字线74。两个PMOS晶体管76A和76B分别连接到PNP晶体管70A和70B的发射极区和集电极区。即，PMOS晶体管76A(76B)的源极/漏极区连接到PNP晶体管70A(70B)的发射极区，即交叉耦合晶闸管的阳极，或者是其一部分，PMOS晶体管76A(76B)的第二源极/漏极区连接到PNP晶体管70A(70B)的集电极区，或者是其一部分。PMOS晶体管76A和76B的栅极连接到写辅助线75。此外，两个电容器78A和78B每一个都具有连接到写辅助线75的端子；每一个电容器78A和78B的其他端子分别连接到PNP晶体管70A和70B的基极区/NPN晶体管的71A和71B的集电极区。
当写入辅助线75上的信号为低时，PMOS晶体管76A短路晶体管70A的P型发射极区和集电极区。同样，PMOS晶体管76B短路晶体管70B的P型发射极区和集电极区。N型载流子从晶体管70A和70B的基极区分别驱动到电容器78A和78B。写辅助晶体管76A和76B提供从各晶闸管的阳极到其P型阱区(PNP晶体管70A、70B的集电极区和NPN晶体管71A、71B的基极区)的导电路径。如果晶闸管“关断”，于是其浅阱，PNP晶体管70A、70B的基极区/NPN晶体管71A、71B的集电极区处于高电压-接近但不一定等于在阳极上的电压。它足够高以使得Vbe基极-发射极电压的量值不足以使得PNP晶体管70A、70B传导大于背景漏电流。同样，P型阱区，PNP晶体管70A、70B的集电极区和NPN晶体管71A、71B的基极区处于低电压-接近但不一定等于在阴极上的电压。它足够低以使得Vbe的量值不足以使得NPN晶体管71A、71B传导大于背景漏电流。为了使晶闸管“导通”，或者必须降低浅N型阱的电压以导通PNP晶体管70A、70B，或者必须升高P型阱的电压以导通NPN晶体管71A、71B。一种方法是将在阳极和阴极之间的电压增大到较大的值。这增大了通过PNP和NPN晶体管的背景漏电流，最终导致一个晶闸管组成晶体管“导通”，于是晶闸管中的反馈回路将器件吸入完全“导通”状态。但这个方法需要大的阳极-阴极电压(高于CMOS电路可以提供的)或在施加电压的长写入时间(比SRAM操作所需的长)。
因此，添加PMOS晶体管76A、76B以协助到“导通”状态的写操作。当从阳极到阴极施加正常操作电压(约1.2～1.4V)，且MOS晶体管的栅极上的电压足够低以导通PMOS晶体管时，在阳极电压与P型阱，PNP晶体管70A、70B的集电极区和NPN晶体管71A、71B的基极区之间提供传导路径。这个传导路径将P型阱上的电压上拉到阳极，且当它达到正常PN-二极管导通电压时，NPN基极-发射极结(P型阱到阴极)开始导电，导通NPN晶体管71A、71B，随后晶闸管的反馈将它踢入完全“导通”状态。
如果晶闸管处于“导通”状态，浅N型阱，PNP晶体管70A、70B的基极区/NPN晶体管71A、71B的集电极区的电压相对较低(足以将PNP晶体管70A、70B设置在“导通”状态中)，且P型阱，PNP晶体管70A、70B的集电极区和NPN晶体管71A、71B的基极区相对较高(足以将NPN晶体管71A、71B设置在“导通”状态中)。
为了将晶闸管转换到“关断”状态，首先必须通过将阳极和阴极之间的电压降低到足够低的电压以消除PNP(NW到阳极)晶体管70A、70B和NPN(PW到阴极)晶体管71A、71B的基极-发射极结的“导通”正向偏置来停止通过晶闸管的直流电流流动。但这是不够的。尽管通过晶闸管的电流流动由于阳极和阴极之间降低的电压而停止，但存在存储于PNP晶体管70A、70B的N型基极区和PNP晶体管70A、70B的P型基极区的大量电荷(少数载流子)，其固有地将它们保持在极为接近但略低于PNP和NPN器件的Vbe导通点。如果阳极-阴极电压再次增大，这些结迅速再次正向偏置，晶闸管返回“导通”。因此，在没有一些“辅助”的情况下，晶闸管必须保持在这个“关断”状态，时间长得足够所有存储的电荷通过背景泄漏和重组耗散。
写辅助PMOS晶体管76A、76B帮助从晶闸管P型阱，PNP晶体管70A、70B的集电极区/NPN晶体管71A、71B的基极区去除电荷。在“写为关断”操作中，将阴极上的电压驱高到接近或者甚至高于阳极上的电压。借助存储在P型阱中的电荷，这通过电容耦合将P型阱中的电压推到高于阳极上的电压。因而，当下拉写辅助PMOS晶体管76A、76B的栅极且电容器导通时，通过PMOS晶体管76A、76B将存储在P型阱中的电荷排出到阳极，其使得P型阱与阳极之间的压降大大低于NPN基极-发射极导通电压Vbe。在浅N型阱，PNP晶体管70A、70B的基极区/NPN晶体管37A、37B的集电极区中仍存储有要应付的电荷。但P型阱通过PMOS晶体管76A、76B放电，PNPN晶闸管叠层中的电压的总体再分布帮助缩短了浅N型阱达到将晶闸管保持为“关断”的电压所需的时间。
图7A的存储器单元具有两个交叉耦合晶闸管，一个晶闸管的浅N型阱连接到另一个的P型阱。在这个结构中，一个晶闸管始终“导通”而另一个晶闸管始终“关断”。“导通”晶闸管中“低”浅N型阱增强“关断”晶闸管中P型阱的“低”电压，反之亦然。到存储器单元的写操作实际上包括进行两个同时晶闸管写入-通过横跨它设置完全访问电压而“导通”“关断”的晶闸管，同时，通过横跨它设置接近0V而“关断”“导通”的晶闸管。在交叉耦合晶闸管存储器单元的这个示例中，字线74连接到两个阴极，BL/BL_N线73A、73B连接到各自的阳极。连接到“导通”晶闸管阳极的位线73A、73B为低，连接到“关断”晶闸管阳极的位线73A、73B为高。这横跨“关断”晶闸管设置最大可用导通电压，横跨“导通”晶闸管设置足够低的压降(～0.2-0.3V)以关断其电流流动。同时，下拉2个PMOS写辅助晶体管76A和76B的栅极上的电压以使得它们可以如上所述地操作。但借助增加两个晶闸管的交叉耦合，存在用于去除存储在“关断”晶闸管中的电荷的额外路径-即，通过到导通的晶闸管的交叉连接。几乎以上述的准确方式接通“关断”晶闸管。PMOS写辅助晶体管76A、76B的导通提供了用于将“低”P型阱上拉到阳极电压的路径，导通NPN晶体管71A、71B。这实际上花费稍长时间，因为这个PMOS晶体管现在必须不仅上拉“关断”晶闸管中的P型阱，还要通过交叉连接线上拉“导通”晶闸管中的浅N型阱。但在这样做时，去除了存储在这个浅N型阱中的电荷。因而，用以导通“关断”NPN晶体管71A、71B的时间上的小超出换来了用以消除存储在“导通”晶闸管的PNP晶体管70B、70A的基极中的电荷的时间上的大改进。随着“关断”NPN晶体管71A、71B导通，其集电极电流下拉“关断”PNP晶体管70A、70B的基极(浅N型阱)，导通PNP晶体管70A、70B，随后其集电极电流提供给NPN晶体管71A、71B的基极，增强“导通”状态(即-晶闸管反馈回路)。同时，新导通的NPN晶体管71A、71B的集电极电流也下拉“导通”晶闸管的“高”P型阱，去除其存储的电荷并增强完全“关断”该晶闸管的成果。所有两个晶闸管的交叉耦合解决了上述分离的单个晶闸管中的写速度问题。
电容器，例如图7A中所示的，也可以用在写辅助操作。如电容器78A和78B所示，在写辅助线75和晶闸管的浅N型阱区，PNP晶体管70A、70B的基极区/NPN晶体管37A、37B的集电极区之间添加电容。理论上可以通过从写辅助线75的上升或下降转换将电压移动电容耦合到浅N型阱中来利用这些电容器。写辅助线75的下降转换以写辅助75线上电压的变化的一些百分比将浅N型阱下推至较低电压。这个百分比由写辅助栅极电容与浅N型阱所经受的总电容的比例来确定。如果晶闸管处于“关断”状态，浅N型阱上电压的这个向下耦合增大了PNP晶体管70A、70B的Vbe的量，这可以有助于导通晶闸管，导致晶闸管从“关断”到“导通”状态的转换。
相反，如果晶闸管处于“导通”状态，写辅助线75上的上升转换以一些百分比(如上所述)将电压向上耦合到浅N型阱中。在“导通”晶闸管的阳极与阴极之间的电压已经减小到接近0V或者甚至负电压，且流过“导通”晶闸管的电流已经停止的写操作中，晶闸管不是真正“关断”，因为电荷仍存储在浅N型阱区(PNP晶体管70A、70B的基极)和P型阱区(NPN晶体管71A、71B的基极)中。DC电流流动切断后浅N型阱电压的向上耦合的作用有助于去除存储在浅N型阱中的一些电荷，从而帮助真正“关断”晶闸管。
在图7B和7C中例示了图7A的存储器单元77的交叉点阵列的读和写操作。还隐含例示了用于待机的条件。在这些示例性操作中，数字“0”和“1”分别读取自和写入阵列的第一行中的第一和第三存储器单元77。类似于图7A的存储器单元，图7D显示了用于交叉点阵列的交叉耦合晶闸管存储器单元。在这个示例中，交叉耦合晶闸管的阳极连接到字线74，晶闸管的阴极分别连接到互补位线73A、73B。在图7E和7F中例示了用于图7D的存储器电压77的交叉点阵列的读和写操作，数字“0”和“1”分别读取自和写入阵列的第一行中的第一和第三存储器单元77。同样，应注意，所示的电压值表示数值的范围，用于最佳地例示所示的操作。最佳值取决于集成电路的器件的具体特性。
图36及以下等等例示了具有写辅助MOS(FET)的存储器单元的结构和制造方法。
h.具有单晶闸管的SRAM单元
也可以使用包括单个晶闸管的存储器单元。图8A和8B显示了单晶闸管SRAM存储器单元的一些基础结构。图8A显示了本发明的一个实施例，其中，存储器单元具有由连接在VDD的高电源电压线与在VSS的低电源电压线之间的PNP晶体管80和NPN晶体管81表示的晶闸管。选择NMOS(FET)晶体管82将单条位线83连接到PNP晶体管80的基极区/NPN晶体管81的集电极区。NMOS晶体管82的栅极连接到字线84。图8B显示了本发明的另一个实施例。在此情况下去除了选择晶体管，以使得PNP晶体管80的发射极区直接连接到字线84，NPN晶体管81的发射极区连接到位线83。
i.具有写辅助晶体管的单晶闸管SRAM单元
单晶闸管存储器单元可以布置在许多结构中。图9A显示了单晶闸管存储器单元，其中，晶闸管阳极连接到位线，阴极连接到字线。为了加快操作，两个写辅助MOS晶体管连接到晶闸管。PMOS写辅助晶体管96具有连接到晶闸管的阳极的源极/漏极，和连接到PNP晶体管90的集电极区/NPN晶体管91的基极区的第二源极/漏极。其MOS晶体管栅极连接到写辅助线95B。NMOS写辅助晶体管98连接到阴极和NPN晶体管91的集电极区/PNP晶体管90的基极区的源极/漏极。其栅极连接到另一条写辅助线95A。图9B显示了类似于图9A的另一个单晶闸管存储器单元。在这个示例中，晶闸管的阳极连接到字线，阴极连接到位线。两个MOS晶体管，PMOS晶体管和NMOS晶体管，连接到晶闸管，充当写辅助晶体管，如针对图9A的存储器单元所述的。
图9D的存储器单元显示了单晶闸管，其阳极连接到位线，阴极连接到字线。具有连接到阳极的源极/漏极，和连接到PNP晶体管90的集电极区/NPN晶体管91的基极区的第二源极/漏极的单PMOS晶体管96充当写辅助晶体管。PMOS晶体管96的栅极连接到单写辅助线95。图9H显示了另一个单晶闸管存储器单元，其阳极和阴极连接与图9D的相比相反。
j.用于单晶闸管SRAM单元的功率减小的待机操作
交叉点阵列中单晶闸管单元的操作非常类似于前述的交叉耦合晶闸管存储器单元的操作。在待机中，单条位线93，BL，保持在其“预充电”电平(如果BL连接到阴极为0V，如果BL连接到晶闸管的阳极为阵列“高”电压(～1.4V))。字线94，WL，保持中间电压，其足以维持存储器阵列中“导通”晶闸管的“导通”状态，但足够低以将通过“导通”晶闸管的电流流动保持在每比特几微微安培或十几微微安培的范围中的最低水平。这是不易处理的，因为在取消选定中取消选定行汲取的电流现在取决于该行中包含的“导通”单元的数量。借助交叉耦合晶闸管单元，每一个单元始终具有一个“导通”晶闸管和一个“关断”晶闸管，所有行待机电流始终相同，这允许以如前所述的预设恒流源提供必要的待机电流。
借助单晶闸管单元，具有数字位D＝1的存储器单元具有单个“关断”晶闸管，具有数字位D＝0的存储器单元具有单个“导通”晶闸管，所有待机中汲取的总电流现在取决于存储在行中的数据模式，因此其他部分所述的恒流源无法正确工作。如果恒流源用于将行保持在待机中，提供的恒定电流必须足够大以提供如果行中的全部单元都“导通”时所需的电流，否则，全部单元的电流汲取会将字线上的电压向位线电压拉动过远，行上的至少一些单元会缺少电流，最终翻转到“关断”状态。但如果供给待机中字线的电流源发送在全部单元“导通”时所需的电流，在许多单元实际上关断时会出现问题。于是，提供的电流大于由“导通”单元拉出的电流，这使得WL电压远离BL电压，增大了横跨行中单元的压降。这不会导致待机电流汲取问题，因为总电流仍等于全部单元“导通”时的最坏情况下的电流。在行上仅极少数的或可能没有单元处于“导通”状态时出现问题。在此情况下，将字线电压一直拉到连接到电流源的另一侧的电源电压(如果位线连接到存储器单元阴极，大概为～1.4V的阵列“高”电压，或者如果位线连接到存储器单元阳极，为0V)。这在一段时间中是可以容忍的(或许100多微秒，但非常长时间暴露于跨单元的这个完整的压降最终导致一些“关断”单元翻转到“导通”状态，干扰了存储器阵列中的数据。
因此，借助单晶闸管单元，如果电流源是控制待机条件(即-字线WL电压)，那么在由电流源驱动的线上必须提供一些种类的“箝位”，其防止字线上的待机电压增大(如果字线WL连接到单元的晶闸管阳极)或者减小(如果字线WL连接到单元的晶闸管阴极)超过保持在待机中的单元组中很少或没有“导通”单元时的最小扰动电压。这个“箝位”由一些栅地阴地型器件(FET或BJT)组成，其在待机电压跨过指定阈值时导通，随后分流掉由待机恒流源提供的多余电流。例如，图9C显示了待机电流源布置，用于具有交叉点阵列中的单晶闸管的存储器单元。在这个实施例中，单元晶闸管的阴极连接到位线93，晶闸管的阳极连接到字线94。电流源100通过PMOS晶体管99连接到字线94。在另一个实施例(未示出)中，单位线和字线的阳极和阴极连接相反。另一个更强力的方法使用了模拟电压调节器，例如运算放大器，将待机电压与参考电压相比较，并在超过参考电压时激活分流晶体管(FET或BJT)。
k.单晶闸管单元中的读和写操作
在读操作中，单晶闸管单元的操作与交叉耦合晶闸管单元相同。在选择字线WL前，预充电位线BL(如果字线连接到存储器单元晶闸管阳极则为低(参加图9B和9H)，如果字线连接到晶闸管阴极则为高(参加图9A和9D))，随后保持浮动。随后选择字线WL。如果所选择单元为“关断”，就将位线BL保持浮动在预充电电压。如果所选择单元为“导通”，就通过所选择单元的“导通”晶闸管将位线BL拉向WL电压。参加图9E和9I，分别用于图9D和9H的存储器阵列的读操作的一些代表性电压。
在写操作中，写为导通操作与连接到交叉耦合晶闸管存储器单元中“关断”晶闸管的位线BL相同。将位线BL驱动到与字线WL相反的电压((如果字线连接到晶闸管阳极则为低(参加图9B和9H)，如果字线连接到晶闸管阴极则为高(参加图9A和9D))，通过降低写辅助线上的电压而导通PMOS写辅助晶体管96(参加图9D)。单元翻转到导通状态，就像上面所描述的那样。
对于单晶闸管单元中的写为关断操作，用以帮助去除交叉耦合晶闸管单元中电荷的有用交叉耦合效果不再存在。实际上，写为导通和写为关断操作被隔离成两个独立的电压偏置方案。在写为关断操作中，将所选择位线BL驱动向正常字线WL选择电压(如果字线连接到单元阳极则为～1.0V，如果字线连接到单元阴极则为～0.2V)，正如交叉耦合晶闸管单元阵列一样。区别在于，还将所选择字线WL驱动向接近或在待机电平的中间电压。这横跨单元施加了负的阳极-阴极电压，以使得漏电流最大，试图耗散掉存储在浅N型阱，PNP晶体管90的基极区/NPN晶体管91的集电极区中的电荷。PMOS写辅助晶体管96让工作以从上述的晶闸管的P型阱，PNP晶体管90的集电极区/NPN晶体管91的基极区去除电荷。
因此，分两个阶段执行用于数据模式到行中的写操作，在一个阶段中，将字线WL驱动到选择电压，将所选择位线BL驱动到预充电电平，以将“关断”单元翻转为“导通”。随后，字线WL转换为完全关断电压(不仅是待机电平)，“另一条”所选择位线BL驱动到与预充电电平相反的电压，以将“导通”单元翻转为“关断”。当在所选择位线上写“导通”时，未选择位线(包括要随后写为“关断”的BL)需要驱动到接近WL电平以防止行上的未选择“关断”单元翻转为“导通”。随后，当在“另一条”所选择位线上写“关断”时，未选择位线(包括刚刚写为“导通”的BL)需要驱动到预充电电平以防止行上的未选择“导通”单元翻转为“关断”状态。在这个第二情况下，字线WL电压设定为接近待机电压的某些中间电平，以使得在“导通”单元中有足够的电流以在写辅助上级导通时保持单元运行。这是交叉点存储器“半选择”状况。
图9F和9G显示了用于图9D的存储器单元阵列的所述两阶段写操作的一些代表性电压。图9J和9K显示了用于图9H的存储器单元阵列的所述两阶段写操作的一些代表性电压。
l.用于单晶闸管SRAM单元的功率减小的写操作
将“关断”的单晶闸管存储器单元“导通”的写操作可以得益于前述的用于交叉耦合晶闸管SRAM单元的功率减小的写操作。在以上写操作说明中，连接到要写为“导通”状态的“关断”晶闸管存储器单元的位线保持为高，以确保晶闸管在写操作脉冲持续期间接收最大写电压以“导通”晶闸管。一旦晶闸管“导通”，在晶闸管的位线保持为高的同时，新“导通”的晶闸管传导最大“导通”电流。这增大了写操作过程中的功耗。更重要的是，字线必须从该行上的所有单元传送走电流以使得这个电流可以非常大。这可能会导致由于线的电阻的沿字线的显著压降，并可能会导致在存储器阵列中的不稳定。
这个情形可以借助在写脉冲之前将到“关断”晶闸管的位线预充电为高而得到改善，方式类似于图9L中所示上述读操作。图9M是在图9L的存储器单元的多个位置的电压的表示图。在预充电后，关断预充电以允许位线“浮动”，直到存储器单元翻转状态。在该点，通过新“导通”晶闸管的电流将位线拉低(类似于读操作)。随着位线电压下降，跨晶闸管的压降减小，电流向最小保持电流下降。这有三个好处。首先，峰值电流降低，因为位线电压在存储器单元的内部电压完全“导通”晶闸管之前开始下降。其次，现在的窄脉冲电流(图9M中的IThyL的形状所示的)降低写操作中消耗的功率。第三，由于从统计的角度来看，在不同的时间翻转被写入行中的多个单元，在字线中的峰值电流降低并在更大的时间间隔上扩展，进一步使得沿字线的不希望的电压下降最小。
图9N例示了用于单晶闸管单元的低功率写操作，其中，相比于图9L的，到字线和位线的连接相反。即，图9N的存储器单元具有连接到字线的阳极和连接到位线的阴极。图9O是在图9N的存储器单元的多个位置的电压的表示图。在这个示例中，在写脉冲之前，到“关断”晶闸管的位线预充电为低(类似于读操作)。随后，关断预充电路径以允许位线“浮动”，直到存储器单元翻转状态。在该点，通过新“导通”晶闸管的电流将位线拉高(类似于读操作)。随着位线升高，跨晶闸管的压降减小，电流向最小保持电流下降。实现了与前段中所述相同的好处。首先，峰值电流降低，因为位线电压在存储器单元的内部电压完全“导通”晶闸管之前开始升高。其次，现在的窄脉冲电流(图9O中的IThyL的形状所示的)降低写操作中消耗的功率。第三，由于从统计的角度来看，在不同的时间翻转被写入行中的多个单元，在字线中的峰值电流降低并在更大的时间间隔上扩展，进一步使得沿字线的不希望的电压下降最小。
II.集成电路结构及制造的说明
上述的存储器单元可以使用现有的制造技术制造。
无需新的半导体制造操作，消除与新的工艺开发步骤相关的费用和复杂性。作为一个出发点，图10例示了在当前通常使用的CMOS工艺中的基本步骤。图10例示了采用p导电型衬底的公知的现有技术互补金属氧化物半导体(CMOS)工艺。在随后的讨论中，图10所示的过程在本文称为“标准CMOS工艺。”过程始于绝缘材料的环形区域(未显示)的形成，典型的是二氧化硅，用以在衬底中形成晶体管之前将半导体区域彼此隔离。(以下结合图11论述此过程。)图10例示了一个这样的隔离区。随后如步骤1所示，在P导电型硅衬底上生长一层二氧化硅，提供了场氧化物。接下来，在步骤2中，利用传统的半导体制造技术，在场氧化物上限定一层光致抗蚀剂(未显示)，以实现在要形成N导电型阱的位置去除场氧化物。随后，离子注入或其他公知的技术，将N导电型杂质注入衬底以限定N型阱。
如接下来步骤4所示，执行另一个掩模操作以露出衬底和要形成NMOS晶体管的位置。随后在衬底的这个部分以及N型阱上形成栅极氧化物。在过程的这个阶段的结构的外观由步骤5显示。如步骤6所示，在半导体的表面上沉积一层多晶硅。这个层最终将成为互补MOS晶体管的栅极。
使用另一个掩模操作，在要形成用于互补MOS晶体管的源极和漏极的位置蚀刻多晶硅层和栅极氧化物层以去除它们。该结构的外观在步骤7显示。接下来，在分离的操作中将用于形成的晶体管的源极和漏极的N导电型和P导电型杂质注入衬底中。这在步骤8显示。
随后在结构表面上沉积诸如二氧化硅或氮化硅等介电层，并蚀刻，以露出用于到源极和漏极的欧姆触点的位置。这些操作在步骤9和10中显示。如步骤11所示，随后在结构表面上沉积例如铝或其他导电材料的金属层，以提供到源极和漏极以及栅极的电连接。最后，如步骤12所示，蚀刻金属以提供到CMOS晶体管的金属互连。
a.浅槽隔离
图11例示了用于在集成电路中形成浅槽氧化物隔离区的公知过程。在本文许多图中显示了这些区域。例如，图13中的区域111。如图11所示的过程，以及类似的变化，通常称为浅槽隔离，并优选于通常被称为硅的局部氧化(LOCOS)以前的技术。在浅槽工艺中，在硅衬底的上表面形成二氧化硅的薄层，随后是其上的氮化硅层。随后使用光致抗蚀剂，以限定要形成浅槽的区域。氧化硅、氮化硅和光致抗蚀剂的复合层例示为图11A中的单层170。在希望用于隔离区的位置蚀刻沟槽171到衬底中，如图11B所示。随后在化学机械平坦化之前氧化沟槽，用二氧化硅填充它。对于本发明的SRAM单元，稍作修改的传统沟槽隔离工艺可任选地用于充当晶闸管阴极的隐埋N型阱之间更好的隔离。在此沉积共形氧化物或氮化物并各向异性刻蚀以在沟槽的侧壁上形成二氧化硅的间隔层172。如果需要，将可任选的P导电型杂质173注入结构中以提供隐埋的P型区，用于改善在沟槽之间形成的“桶”的隔离。这个过程随后是传统沟槽填充和平坦化。
b.双极型晶体管
接下来说明从上述基于晶闸管的SRAM单元的旁系发展。下述的SRAM单元优选采用双极型晶体管，通常体现为由合并的PNP和NPN双极型晶体管形成的晶闸管。为此，我们首先说明用于双极型晶体管的优选实施方式和制造它的过程。图12例示了使用CMOS工艺制造的双极型晶体管/晶闸管的横截面中的半导体结构。在此使用CMOS工艺制造双极型晶体管对于优选实施例特别有利。这个方法实现了以高速双极型SRAM在常用衬底上形成CMOS逻辑电路，例如提供用于这个逻辑电路的高速缓冲存储器，无需更加复杂和昂贵的BiCMOS工艺技术。
图12所示的结构包括具有浅槽隔离区111的P型衬底110。图12的横截面中所示的环形浅槽隔离环绕衬底的区域121，其中布置了双极型晶体管。没有显示的是在图12中所示的一个的前面和后面的其他隔离区域的横截面，它们将半导体的这个区域与芯片的其他部分隔离。隔离121限定了衬底中的“桶”的侧面，具有由隐埋N导电型阱112限定的桶的底部。隐埋N导电型阱112优选地通过硅和沟槽隔离111注入衬底中。桶121电隔离形成于其中的有源或无源器件。
注意，在所示实施例中，可以通过延伸一部分隔离区111下面的N型层而构成到隐埋N导电型阱112的电触点114，以接合更多的高掺杂N型区114，其从半导体表面提供到阱112的电接触。在可替换的实施例中，触点11设置在环形沟槽隔离区111内。在隔离区121内也构成到隐埋N导电型阱112的这个接触。
强掺杂的N型区115提供垂直双极型晶体管的发射极，区域113提供基极，区域112提供集电极。金属触点119、118和120分别提供到发射极、基极和集电极的电连接。区域117是未使用的(虚拟)CMOS栅极区，用于限定图12所示双极型晶体管的各组件中的分离间隔。以下结合附图进一步论述这些虚拟栅极区的目的。
图13是例示了制造图11所示的半导体结构的过程中的步骤的流程图。该过程开始于步骤125中的沟槽隔离区域的形成，如上结合图11所述的。接下来，在步骤126中，执行相对于图10所述的操作1和2。随后如步骤127所示掩蔽并注入隐埋N型阱112。图14A中更详细地显示了这个步骤，例示了光致抗蚀剂掩模114和N型阱注入，其最终将提供字线(或其他功能)。随后执行步骤128以注入P型阱113，同样如图14B中所示的。
接下来，如步骤129所示，按照图10中的每个步骤5、6和7执行形成场效应晶体管栅极的传统CMOS工艺。在图14C的例示中，因而形成的栅极包括栅极氧化物136、导电电极137(典型的多晶硅)和氮化物间隔层138。栅极区包括残余氮化硅138，其在以公知的方式掩蔽并蚀刻掉氮化层后仍然保留在栅极电极137的侧壁上。
但在我们的过程中重要的是，由这个过程形成的FET栅极和栅极氧化物稍后不用作栅极电极。相反，栅极用于提供“硬掩模”，其稍后用于实现双极型晶体管发射极和晶体管基极触点的自对准掺杂。如图14C所示的，光致抗蚀剂掩模134用于保护栅极区的一侧，而发射极注入引入到栅极137的另一侧。在与在相同集成电路上形成MOS晶体管的N型源极和漏极相同的操作中注入这个N导电型双极型发射极115。注意，由栅极137形成的硬掩模提供了光致抗蚀剂134的左边缘，在其定位中具有宽的容限，即这个左边缘可以在栅极上的任何地方下垂，但仍然保护基极触点区116免于遭受发射极115的N型掺杂剂。在下述的多个实施例中，使用“虚拟”栅极电极来限定不同区域之间的间隔。但会意识到，实际上不必形成栅极电极。相反，可以使用二氧化硅/氮化硅夹层结构，或其他层。使用栅极电极的一个优点是在与在集成电路上其他位置形成CMOS逻辑的栅极的相同过程操作中形成该电极。
参考图14D，在图13的步骤131，引入P型基极拾取注入116。由于使用发射极掺杂，使用虚拟栅极实现光致抗蚀剂139的右边缘的位置的大容限。双极型基极连接如图14中由基极触点区116所示。传统CMOS工艺随后用于按照需要在多个区域中提供金属电连接。以下例示了这些金属连接的示例。
c.横向双极型晶体管
代替垂直双极型晶体管，图15例示了本发明的一个实施例，其中提供了横向NPN双极型晶体管。这通过使用相同的N型注入以另外形成图15中的集电极区140来实现，在刚才上面所述的过程中由该N型注入形成发射极115。在所示的环形沟槽隔离的外部或在除了图15中所示的一个以外的横截面的该区域内部形成到P型阱基极区的电触点。
由于它们需要更多的衬底表面积，横向双极型晶体管具有增大的基极宽度，因此通常具有比垂直双极型晶体管更差的性能。但在掩蔽步骤的数量是重要的一些应用中，横向双极型晶体管是有利的。
图16例示了用于形成图15中所示结构的过程。在图16的情况下及本文所有后续附图中，没有说明形成沟槽隔离的步骤，但在图中的流程图所示的过程之前进行了。此外，这里不再说明诸如形成金属触点的CMOS工艺的常规步骤，如图10所示的。
d.NMOS FET合并的双极型晶体管
图17A-17D例示了用于形成与垂直NPN双极型晶体管合并的NMOS晶体管的过程。这个结构可以用于除了SRAMs之外的许多应用中，例如，压控振荡器、锁相环电路、放大器等。合并的PMOS和/或NMOS结构认识到，当我们使用标准的CMOS NFET/PFET自对准源极/漏极处理顺序限定到双极结型晶体管的表面连接(P+阳极，N+浅N-阱连接，P+P-阱连接)时，在BJT端子之间形成的由此产生的“非预期的FET”可以有利地用于增强BJT电路的操作-在本文所述的情形下，辅助如上所述的晶闸管的写操作。
以如上所述相同的方式，图17A例示了将成为NPN集电极的隐埋N型阱的注入，图17B是提供NPN基极的浅P型阱的注入。在图17C中，已经形成FET栅极区，其起到掩模的作用，用于NMOS源极和漏极的N型杂质的注入。如图17D所示，该N型掺杂剂还形成垂直双极型晶体管的发射极163和集电极触点161。虚拟MOS栅极162建立在集电极触点和发射极之间的分离。区域163和165是NMOS晶体管源极和漏极，具有(功能)栅极164。注入166提供到形成垂直NPN晶体管的基极的P型区的连接。NPN集电极167由隐埋N型阱提供。
e.具有FET选择晶体管的SRAM单元
图18A和18B例示了横截面的SRAM单元，其电路原理图在图3B中示出。SRAM单元由两对交叉耦合双极型晶体管与耦合到字线的MOS选择晶体管组成。图18A中所示的结构形成于由浅槽隔离区隔离的一个桶中，而图18B中所示的结构形成于相邻的桶中。两个桶之间的连接由在图18A和18B的每一个的顶部显示的金属互连提供，并按照由它们之间的双头箭头通常连接的来指示。在图18A中，第一层金属182提供的电源电压VDD和PNP发射极区186之间的连接。第一金属182的其他分离区域提供了在晶体管基极之间的连接188。隐埋N型阱区184提供到NPN晶体管的发射极的连接。到这个隐埋N型阱的电连接由到图左侧的该区域185的分离触点提供，在此隐埋阱在沟槽隔离区下延伸。
第二金属层181提供到浅N型阱的电连接，浅N型阱提供NPN晶体管186的基极和NMOS选择晶体管187的一个节点。第二金属层181还提供在PNP晶体管188的基极与NMOS选择晶体管189的另一个节点之间的另一个连接(在图18A或18B未示出的横截面中)。第三金属层180提供到SRAM单元的位线连接，图18A中所示的位线耦合到交叉耦合双极型对中的一个，图18中B所示的位线耦合到交叉耦合双极型对中的另一个。图19是SRAM单元的顶视图，例示了其在集成电路上的布局。
图20A-20D例示了用于形成以上图18和19所示SRAM单元的过程的更详细部分。如图20A所示，在形成隐埋N型阱以提供VSS连接后，通过光致抗蚀剂掩模PR中的开口注入P型阱。随后，如图20B所示，使用另一个掩模，执行N型注入以生成浅N型阱。如图20C所示，在形成用于结构的双极型(左)侧的虚拟栅极区和用于结构的FET(右)侧的功能栅极区后，用N导电型杂质在一个操作中注入NPN双极型发射极极FET的N型源极和漏极。该步骤后，如图20D所示，执行适当的掩蔽以实现P型掺杂剂的注入，以形成双极型(晶闸管)器件的其他电极。这个步骤还在集成电路上的其他位置形成PFET源极和漏极。结果是紧凑的快速SRAM单元，其使用FET作为选择晶体管。
f.具有双极型选择晶体管的SRAM单元
图21A和21B例示了SRAM单元的横截面，其中，将双极型晶体管用作选择晶体管。(图3A是这个单元的电路原理图。)如同上面的图中的，图21A的横截面中所示的器件形成于一个桶中，图21B的横截面中所示的器件形成于相邻桶中，二者之间具有金属互连。图21A和21B的左侧部分对应于图18A和18B中所述的双极型结构(其中，MOS晶体管用作选择晶体管)。图21A和21B的右侧部分例示了使用双极型选择晶体管代替图18A和18B中所示的FET。这些双极型选择晶体管对应于图3A的电路原理图中所示的那些。在图21A和21B中，选择晶体管是垂直NPN双极型晶体管。发射极200、基极201和集电极202形成一个NPN选择晶体管。强掺杂N导电型区域用于提供到隐埋N型阱202的连接，其还提供位线。当然，垂直PNP双极型晶体管或横向双极型晶体管也可以用作选择晶体管。
图22中显示了图21A和21B的SRAM单元的顶视图。可以使用相对于图18及以下等等所述的工艺流程操作来制造SRAM单元。图23A-23E中更详细地显示了具体掩蔽和注入步骤。如图23A所示，在形成浅槽隔离区后，注入深隐埋N型阱。随后，如图23B所示，在适当掩蔽操作后，执行浅P型阱注入。接下来，如图23C所示，将浅N型阱仅注入到浅P型阱区之一的一部分中，从而为稍后的到P型阱的触点留下空间。如图23D所示，在集成电路上的其他位置形成虚拟FET栅极和功能FET栅极后，执行适当的掩蔽步骤，N型注入用于掺杂垂直NPN双极型晶体管的发射极，以及衬底上其他位置的NMOS晶体管的源极和漏极。随后，如图23E所示，在另一个掩蔽步骤后，注入P型掺杂剂以形成PNP双极信号晶体管的P型发射极以及位于衬底上其他位置的PMOS晶体管的源极和漏极。
e.深阱中的SRAM单元
图24例示了本发明的另一个实施例，其中，使用深N型阱形成SRAM单元结构。为了更有效地运作，双极型SRAM单元优选高于标准逻辑核心电压的电压，如前所述。实现它的一个方法是使用如SRAM电源的较高电压，例如VDDIO或得自于VDDIO的电压，即使用目前的28纳米设计规则的技术的约1.5-2.5伏特。图24例示了另一个方案。在这种方案中，在衬底220中的深N型阱221中的深P型阱中形成SRAM单元。这允许负偏置P型阱222。借助双极型选择晶体管，这种方案允许字线驱动电路使用核心逻辑电平，例如，从0伏特到1.0伏特的电压摆动。深强掺杂区223用于提供到深N型阱221的电接触。首先引入深N型阱注入221，随后掺杂P型阱222形成图31中所示的结构。如上所述的半导体处理随后可以形成SRAM单元。在过程的一个适当阶段，重掺杂的注入用于提供到深N型阱221的连接223。
f.三晶体管SRAM单元
图25是3晶体管SRAM单元的横截面，其电路原理图在图8A中示出。这个单元具有交叉耦合NPN和PNP双极型晶体管，它们在图左侧部分中示出。MOS选择晶体管显示在图示的右侧。电源VDD 230耦合到PNP晶体管的发射极，而地连接通过隐埋N型阱232耦合到NPN晶体管的集电极。字线233耦合到MOS晶体管的栅极，而位线234耦合到MOS晶体管的一个电极。第一层金属中的连接235将PNP晶体管的N型基极耦合到MOS晶体管的另一个电极。在图右侧显示了用于紧挨着所示SRAM单元的SRAM单元的字线236。
图26是图25中所示的3晶体管SRAM单元的布局的顶视图。给与图26中所示的对应于图25中的区域的区域与图25中的相同的参考标记。
g.四晶体管SRAM单元
图27A和27B是在4晶体管SRAM单元的两个位置的横截面图。该结构与相对于图18所述的几乎相同。但与那个结构对比，图27A和27B的结构使用隐埋N型阱240来提供字线，仅需要两层金属，而不是三层。图4A中显示了用于4晶体管单元的电路示意图。位线(图27B)和互补位线(图27A)耦合到PNP双极型晶体管的发射极242。标记“M1”的箭头说明了使用第一层金属来提供在PNP晶体管的基极和NPN晶体管的集电极之间、及在NPN晶体管的基极和PNP晶体管的集电极之间的交叉耦合。图28是图27A和27B中所示结构的顶视图。
h.具有写辅助FET的四晶体管SRAM单元
图29A和29B例示了具有在前结合图7中所示电路示意图所述的额外写辅助FET250的4晶体管SRAM单元的横截面图。写辅助FET 250(图7中的PMOS晶体管46A和46B)在导通时，将集电极短接到横向PNP双极型晶体管的基极。图中还例示了上述的写辅助电容器251(图7中的电容器47A和47B)。图30是图29A和29B中所示结构的顶视图。
g.两晶体管SRAM单元
图31是两个双极型晶体管存储器单元的横截面图，提供有写辅助FET以按需要短接双极型晶体管用于写入数据。以上相关于图9B论述了单元电路。图31中的上PNP晶体管包括发射极281、基极282和集电极283，具有能够短接发射极和集电极的栅极(PFET)284。类似地，下NPN晶体管包括集电极284、基极285和发射极286。栅极(NFET)可以短接发射极和集电极。注意，浅N型阱将PNP基极282交叉耦合到NPN集电极284，而P型阱将NPN基极285交叉耦合到PNP发射极281。隐埋N型阱288及其到第二金属层的耦合289提供位线，而字线耦合到PNP发射极。在字线在底部上的可替换的实施例中，字线耦合到NPN集电极。图31中所示的结构可以使用相关于图18所述的过程来制造。
i.制造工艺细节
图32例示了在全部上述多个实施例中使用的制造工艺的细节。具体而言，使用CMOS技术，用于MOS晶体管的栅极可以用于形成双极型晶体管的过程中。使用CMOS技术来限定栅极区，不是用作栅极，这些区域可以用于限定多个双极型晶体管区域的间隔。在图32中，第一“虚拟”栅极260用于设置在N型掺杂发射极261和附近的P型掺杂区262之间的间隔。以类似的方式，另一个“虚拟”栅极263用于限定在用于阱的P型掺杂触点区264与P型掺杂区262之间的间隔。这个技术允许使用CMOS工艺技术来形成双极型晶体管，但仍使得那些双极型区域与集成电路中多个其他所希望的区域自对准。
图33是例示了相关于以上附图所述的垂直双极型晶体管的典型掺杂剂浓度的曲线图。该图显示了用于形成本发明的优选实施例中的双极型晶体管的多个区域的净掺杂。
出于说明和描述的目的提出了本发明的这个说明。其并非旨在是穷举性的或者将本发明局限于所述的精确形式，按照以上的教导，许多修改和变化是可能的。选择并说明了实施例以便最好地解释本发明的原理及其实际应用。本说明使得本领域技术人员能够在多个实施例中并借助适合于特定使用的多个修改来最好地利用并实践本发明。本发明的范围由以下权利要求限定。

Claims (24)

1.一种第一半导体结构，用于由第一类型双极型晶体管和相反类型双极型晶体管构成的交叉耦合对，所述第一半导体结构包括：
第一导电类型半导体衬底，所述第一导电类型半导体衬底具有上表面；
绝缘区，所述绝缘区延伸到所述衬底中，以围绕所述衬底的上表面的第一部分；
与第一导电类型相反导电类型的埋层，所述埋层布置在所述衬底中且位于所述上表面的第一部分下方，所述埋层和所述绝缘区共同提供与所述衬底的剩余部分电隔离的半导体材料桶；
第一导电类型的连接区，所述第一导电类型的连接区从所述衬底的上表面延伸到所述埋层，以提供与所述埋层的电连接；
相反导电类型的浅阱区，所述相反导电类型的浅阱区在所述上表面的第二部分上方从所述上表面延伸到所述衬底中，所述第二部分小于所述第一部分，所述浅阱区不延伸到所述埋层；
第一导电类型区，所述第一导电类型区与所述上表面相邻，并在所述上表面的所述第一部分之外延伸到所述桶中，并且不与所述埋层接触，以提供与所述桶的电连接；
场效应晶体管栅极，所述场效应晶体管栅极布置在所述浅阱区上方；
与所述场效应晶体管栅极的第一侧相邻布置的第一导电类型区；
与所述场效应晶体管栅极的第二侧相邻布置的相反导电类型区；并且其中：
所述埋层提供所述第一类型双极型晶体管的发射极；
所述第一导电类型桶提供所述第一类型双极型晶体管的基极；
所述浅阱提供所述第一类型双极型晶体管的集电极和所述相反类型双极型晶体管的基极；并且
与所述场效应晶体管栅极电极的一侧相邻布置的所述第一导电类型区提供所述相反类型双极型晶体管的发射极区。
2.根据权利要求1所述的半导体结构，进一步包括：
与所述第一半导体结构相邻布置的、根据权利要求1的第二半导体结构；
在所述第一半导体结构的阱区与所述第二半导体结构的浅阱区之间的第一电连接；以及
在所述第二半导体结构的阱区与所述第一半导体结构的浅阱区之间的第二电连接。
3.根据权利要求2所述的半导体结构，其中：
所述第二半导体结构相对于所述第一半导体结构旋转180度；并且
所述第一电连接和所述第二电连接是直接线路。
4.根据权利要求3所述的半导体结构，其中，第一电势源耦合到所述埋层，并且第二电势源耦合到与所述场效应晶体管栅极的第一侧相邻布置的所述第一导电类型区。
5.根据权利要求4所述的半导体结构，其中，所述半导体结构提供SRAM单元。
6.根据权利要求5所述的半导体结构，进一步包括位于所述桶之外的场效应晶体管。
7.根据权利要求6所述的半导体结构，其中，所述场效应晶体管包括相反导电类型的源极区和漏极区。
8.根据权利要求7所述的半导体结构，其中，所述相反导电类型的源极区和漏极区中的一个电连接到所述浅阱区。
9.根据权利要求8所述的半导体结构，其中：
位线电连接到所述相反导电类型的源极区和漏极区中的另一个；并且
字线电连接到所述场效应晶体管的栅极。
10.根据权利要求5所述的半导体结构，进一步包括位于所述桶之外的另外的双极型晶体管。
11.根据权利要求10所述的半导体结构，其中，所述另外的双极型晶体管包括连接到所述浅阱的发射极。
12.根据权利要求11所述的半导体结构，其中：
位线电连接到所述另外的双极型晶体管的集电极；并且
字线电连接到所述另外的双极型晶体管的基极。
13.根据权利要求1所述的半导体结构，其中，所述第一导电类型是P型，并且所述相反导电类型是N型。
14.根据权利要求10所述的半导体结构，其中，所述另外的双极型晶体管是垂直NPN双极型晶体管。
15.一种用于形成第一交叉耦合双极型晶体管对的方法，包括：
电隔离第一导电类型半导体衬底中的第一半导体材料桶，所述第一导电类型半导体衬底具有上表面，所述第一桶占用所述上表面的第一部分；
将相反导电类型掺杂剂引入所述上表面的所述第一部分中，以形成埋层；
将第一导电类型掺杂剂引入所述上表面的所述第一部分中，以形成延伸到所述埋层的第一导电类型阱；
将相反导电类型掺杂剂引入所述第一桶的第二部分中，以形成不延伸到所述埋层的浅阱区，所述第二部分小于所述第一部分；
在与集成电路上其他位置处用于形成场效应晶体管的栅极的相同过程中，在所述第一桶的所述第一部分的第一局部上方形成第一栅极，并在所述第一桶的所述第二部分的某些部分和所述第一部分的某些部分上方形成第二栅极；
使用所述栅极作为掩膜，执行将第一导电类型掺杂剂和相反导电类型掺杂剂引入到所述第一桶中的步骤；以及
向所述第一桶中的期望位置供电。
16.根据权利要求15所述的方法，其中，电隔离第一桶的步骤包括：将环形绝缘材料区形成为围绕所述上表面的所述第一部分的全部。
17.根据权利要求16所述的方法，进一步包括在所述上表面的所述第一部分之外形成场效应晶体管的步骤。
18.根据权利要求17所述的方法，其中，在所述上表面的所述第一部分之外形成场效应晶体管的步骤包括：
在与所述集成电路上其他位置处用于形成栅极的相同过程中，在所述第一桶之外提供另外的栅极；以及
在与将所述栅极用作掩膜的相同过程中，执行将相反导电类型杂质引入到与所述另外的栅极相邻的区域中的步骤。
19.根据权利要求16所述的方法，进一步包括：在所述上表面的所述第一部分之外形成双极型晶体管的步骤。
20.根据权利要求19所述的方法，其中，在所述上表面的所述第一部分之外形成双极型晶体管的步骤包括：
电隔离所述第一导电类型半导体衬底中的第二半导体材料桶，所述第二桶占用所述上表面的第三部分；
将相反导电类型掺杂剂引入到所述上表面的第三部分中，以形成第二埋层；
将第一导电类型掺杂剂引入到所述上表面的第三部分中，以形成延伸到所述埋层的另一第一导电类型阱；
在与所述集成电路上其他位置处用于形成场效应晶体管的栅极的相同过程中，在所述第二桶的第三部分上方形成两个另外的栅极；
使用所述两个另外的栅极作为掩膜，执行将第一导电类型掺杂剂和相反导电类型掺杂剂引入到所述第二桶中的步骤；以及
向所述桶中的期望位置供电。
21.根据权利要求20所述的方法，其中，位于所述上表面的第一部分之外的所述双极型晶体管包括垂直NPN双极型晶体管。
22.根据权利要求15所述的方法，进一步包括：在所述第一导电类型半导体衬底中、在所述第一桶之外且与所述第一桶相邻的位置处形成第二双极型晶体管对。
23.根据权利要求22所述的方法，其中，通过在所述第一导电类型半导体衬底的上表面上方的电连接，将所述第二双极型晶体管对电连接到所述第一双极型晶体管对。
24.根据权利要求23所述的方法，其中：
使所述第二双极型晶体管对相对于所述第一双极型晶体管对旋转180度，以便能够电连接到所述第一双极型晶体管对；并且
所述电连接是在所述第一双极型晶体管对与所述第二双极型晶体管对之间的直接线路。
CN201580010862.5A 2014-09-25 2015-09-25 交叉耦合晶闸管sram半导体结构及制造方法 Pending CN106170832A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462055582P 2014-09-25 2014-09-25
US62/055,582 2014-09-25
PCT/US2015/052480 WO2016049590A1 (en) 2014-09-25 2015-09-25 Cross-coupled thyristor sram semiconductor structures and methods of fabrication

Publications (1)

Publication Number Publication Date
CN106170832A true CN106170832A (zh) 2016-11-30

Family

ID=55582122

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201580011000.4A Expired - Fee Related CN106537507B (zh) 2014-09-25 2015-09-25 交叉耦合的晶闸管sram电路及操作方法
CN201580010862.5A Pending CN106170832A (zh) 2014-09-25 2015-09-25 交叉耦合晶闸管sram半导体结构及制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201580011000.4A Expired - Fee Related CN106537507B (zh) 2014-09-25 2015-09-25 交叉耦合的晶闸管sram电路及操作方法

Country Status (4)

Country Link
US (3) US9449669B2 (zh)
EP (2) EP3149738A4 (zh)
CN (2) CN106537507B (zh)
WO (2) WO2016049581A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699876B (zh) * 2018-09-07 2020-07-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
WO2021016800A1 (zh) * 2019-07-29 2021-02-04 苏州晶湛半导体有限公司 半导体结构及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2849218B1 (en) * 2013-09-16 2016-02-03 ST-Ericsson SA Integrated circuit of CMOS type comprising first and second circuit parts
US20160093624A1 (en) * 2014-09-25 2016-03-31 Kilopass Technology, Inc. Thyristor Volatile Random Access Memory and Methods of Manufacture
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US20180102160A1 (en) * 2016-10-07 2018-04-12 Kilopass Technology, Inc. DDR Controller for Thyristor Memory Cell Arrays
US10453515B2 (en) * 2017-05-10 2019-10-22 Tc Lab, Inc. Methods of operation for cross-point thyristor memory cells with assist gates
TWI804940B (zh) * 2020-08-14 2023-06-11 力旺電子股份有限公司 電荷泵電路
US11972793B2 (en) 2021-09-15 2024-04-30 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4635087A (en) * 1984-12-28 1987-01-06 Motorola, Inc. Monolithic bipolar SCR memory cell
US20080029781A1 (en) * 2006-06-29 2008-02-07 International Business Machines Corporation One-transistor static random access memory with integrated vertical pnpn device
US20090108287A1 (en) * 2007-10-29 2009-04-30 International Business Machines Corporation One-transistor static random access memory with integrated vertical pnpn device
CN101711411A (zh) * 2007-03-28 2010-05-19 先进微装置公司 门控横向闸流管存储器单元以及内装有该存储器单元的集成电路

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828031C3 (de) 1978-06-26 1981-07-30 Hüppe Duscha GmbH, 2900 Oldenburg Trennwand für eine Dusch- oder Badewannenabtrennung
JPS57192064A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor integrated circuit
US4598390A (en) * 1984-06-25 1986-07-01 International Business Machines Corporation Random access memory RAM employing complementary transistor switch (CTS) memory cells
US4769785A (en) * 1986-06-02 1988-09-06 Advanced Micro Devices, Inc. Writing speed of SCR-based memory cells
JPS6212999A (ja) * 1986-07-04 1987-01-21 Hitachi Ltd 半導体メモリセル
US4754430A (en) 1986-12-18 1988-06-28 Honeywell Inc. Memory cell with dual collector, active load transistors
US6295241B1 (en) 1987-03-30 2001-09-25 Kabushiki Kaisha Toshiba Dynamic random access memory device
US4794561A (en) 1987-07-02 1988-12-27 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US4858181A (en) * 1987-07-07 1989-08-15 Texas Instruments Incorporated Fast recovery PNP loaded bipolar static RAM memory cell with an independent current path
JPH01154555A (ja) * 1987-12-10 1989-06-16 Fujitsu Ltd 半導体メモリのメモリセル
US5163022A (en) * 1989-01-23 1992-11-10 Hitachi, Ltd. Semiconductor cell memory with current sensing
JPH02239496A (ja) * 1989-03-13 1990-09-21 Fujitsu Ltd 半導体記憶装置
GB2247550B (en) * 1990-06-29 1994-08-03 Digital Equipment Corp Bipolar transistor memory cell and method
US5204541A (en) 1991-06-28 1993-04-20 Texas Instruments Incorporated Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices
US6933541B1 (en) 1997-09-30 2005-08-23 Virginia Tech Intellectual Properties, Inc. Emitter turn-off thyristors (ETO)
US5981335A (en) 1997-11-20 1999-11-09 Vanguard International Semiconductor Corporation Method of making stacked gate memory cell structure
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6026042A (en) 1998-04-10 2000-02-15 Micron Technology, Inc. Method and apparatus for enhancing the performance of semiconductor memory devices
US6225165B1 (en) 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6413806B1 (en) 2000-02-23 2002-07-02 Motorola, Inc. Semiconductor device and method for protecting such device from a reversed drain voltage
KR100350810B1 (ko) 2000-09-21 2002-09-05 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
US7456439B1 (en) * 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6885581B2 (en) 2001-04-05 2005-04-26 T-Ram, Inc. Dynamic data restore in thyristor-based memory device
US6627924B2 (en) 2001-04-30 2003-09-30 Ibm Corporation Memory system capable of operating at high temperatures and method for fabricating the same
US6906354B2 (en) 2001-06-13 2005-06-14 International Business Machines Corporation T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same
JP2002373491A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体記憶装置
US6556471B2 (en) 2001-06-27 2003-04-29 Intel Corporation VDD modulated SRAM for highly scaled, high performance cache
US6721220B2 (en) 2002-07-05 2004-04-13 T-Ram, Inc. Bit line control and sense amplification for TCCT-based memory cells
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
US6703646B1 (en) * 2002-09-24 2004-03-09 T-Ram, Inc. Thyristor with lightly-doped emitter
US7279367B1 (en) 2004-12-07 2007-10-09 T-Ram Semiconductor, Inc. Method of manufacturing a thyristor semiconductor device
CA2447204C (en) 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
US6944051B1 (en) * 2003-10-29 2005-09-13 T-Ram, Inc. Data restore in thryistor based memory devices
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
US7081378B2 (en) 2004-01-05 2006-07-25 Chartered Semiconductor Manufacturing Ltd. Horizontal TRAM and method for the fabrication thereof
US7166904B2 (en) 2004-02-03 2007-01-23 International Business Machines Corporation Structure and method for local resistor element in integrated circuit technology
US7157342B1 (en) * 2004-12-29 2007-01-02 T-Ram Semiconductor, Inc Thyristor-based semiconductor memory device and its method of manufacture
US7460395B1 (en) 2005-06-22 2008-12-02 T-Ram Semiconductor, Inc. Thyristor-based semiconductor memory and memory array with data refresh
US8093107B1 (en) * 2005-06-22 2012-01-10 T-Ram Semiconductor, Inc. Thyristor semiconductor memory and method of manufacture
US7894255B1 (en) * 2005-06-22 2011-02-22 T-Ram Semiconductor, Inc. Thyristor based memory cell
US7786505B1 (en) 2005-12-16 2010-08-31 T-Ram Semiconductor, Inc. Reduction of charge leakage from a thyristor-based memory cell
JP5076462B2 (ja) * 2005-12-28 2012-11-21 ソニー株式会社 半導体メモリデバイス
US20070189067A1 (en) 2006-02-15 2007-08-16 Francis Goodwin Dynamic memory
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
JP4833173B2 (ja) 2006-10-30 2011-12-07 富士通株式会社 復号化器、符号化・復号化装置及び記録再生装置
US7525163B2 (en) * 2006-10-31 2009-04-28 Dsm Solutions, Inc. Semiconductor device, design method and structure
JP4951786B2 (ja) 2007-05-10 2012-06-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7738274B1 (en) 2007-10-15 2010-06-15 T-Ram Semiconductor, Inc. Content-addressable memory architecture
US7679979B1 (en) * 2008-08-30 2010-03-16 Fronteon Inc High speed SRAM
KR101286644B1 (ko) 2007-11-08 2013-07-22 삼성전자주식회사 더미 게이트부를 포함한 반도체 소자 및 그 제조방법
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
FR2925720B1 (fr) 2007-12-21 2009-12-11 Thales Sa Systeme securise de transmission de donnees.
US8072797B2 (en) 2008-07-07 2011-12-06 Certichip Inc. SRAM cell without dedicated access transistors
US8630113B1 (en) 2008-11-25 2014-01-14 Altera Corporation Apparatus for memory with improved performance and associated methods
US8837204B2 (en) 2009-02-15 2014-09-16 NDEP Technologies Ltd. Four-transistor and five-transistor BJT-CMOS asymmetric SRAM cells
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
US8139391B2 (en) 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
JP2011108327A (ja) 2009-11-18 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置
EP2502461B1 (en) 2009-11-20 2019-05-01 Lutron Electronics Company, Inc. Controllable-load circuit for use with a load control device
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8576607B1 (en) 2010-07-02 2013-11-05 Farid Nemati Hybrid memory cell array and operations thereof
US8441881B1 (en) * 2010-07-02 2013-05-14 T-Ram Semiconductor Tracking for read and inverse write back of a group of thyristor-based memory cells
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
WO2012051133A2 (en) 2010-10-12 2012-04-19 Io Semiconductor, Inc. Vertical semiconductor device with thinned substrate
US8436430B2 (en) 2011-04-08 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diodes with embedded dummy gate electrodes
US8526220B2 (en) 2011-06-12 2013-09-03 International Business Machines Corporation Complementary SOI lateral bipolar for SRAM in a low-voltage CMOS platform
US8824230B2 (en) 2011-09-30 2014-09-02 Qualcomm Incorporated Method and apparatus of reducing leakage power in multiple port SRAM memory cell
US9036415B2 (en) 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
US8804406B2 (en) 2012-05-30 2014-08-12 Lsi Corporation Conditional read-assist feature to accelerate access time in an electronic device
US9047945B2 (en) 2012-10-15 2015-06-02 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (RRAM) cells
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8773924B2 (en) 2012-12-05 2014-07-08 Lsi Corporation Read assist scheme for reducing read access time in a memory
US8861290B2 (en) 2012-12-10 2014-10-14 Nvidia Corporation System and method for performing SRAM write assist
US8835977B2 (en) 2012-12-19 2014-09-16 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8993389B2 (en) 2013-01-04 2015-03-31 International Business Machines Corporation Dummy gate interconnect for semiconductor device
US9224453B2 (en) 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
US20140269046A1 (en) 2013-03-15 2014-09-18 Micron Technology, Inc. Apparatuses and methods for use in selecting or isolating memory cells
US9330731B2 (en) * 2014-02-17 2016-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Circuits in strap cell regions
US9280293B2 (en) 2014-05-23 2016-03-08 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. RAID 1 mirror meshed into a co-existing RAID 5 parity stream

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4635087A (en) * 1984-12-28 1987-01-06 Motorola, Inc. Monolithic bipolar SCR memory cell
US20080029781A1 (en) * 2006-06-29 2008-02-07 International Business Machines Corporation One-transistor static random access memory with integrated vertical pnpn device
CN101711411A (zh) * 2007-03-28 2010-05-19 先进微装置公司 门控横向闸流管存储器单元以及内装有该存储器单元的集成电路
US20090108287A1 (en) * 2007-10-29 2009-04-30 International Business Machines Corporation One-transistor static random access memory with integrated vertical pnpn device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699876B (zh) * 2018-09-07 2020-07-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US11139312B2 (en) 2018-09-07 2021-10-05 Toshiba Memory Corporation Semiconductor device
WO2021016800A1 (zh) * 2019-07-29 2021-02-04 苏州晶湛半导体有限公司 半导体结构及其制备方法
CN114175274A (zh) * 2019-07-29 2022-03-11 苏州晶湛半导体有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
WO2016049590A1 (en) 2016-03-31
US20160093367A1 (en) 2016-03-31
US20160093607A1 (en) 2016-03-31
EP3149738A4 (en) 2018-01-24
US9449669B2 (en) 2016-09-20
CN106537507B (zh) 2018-06-19
WO2016049581A1 (en) 2016-03-31
US20170148782A1 (en) 2017-05-25
EP3149738A1 (en) 2017-04-05
CN106537507A (zh) 2017-03-22
EP3149739A4 (en) 2017-06-28
US9564198B2 (en) 2017-02-07
US9748223B2 (en) 2017-08-29
EP3149739A1 (en) 2017-04-05

Similar Documents

Publication Publication Date Title
CN106030713A (zh) 六晶体管sram半导体结构及制造方法
CN106170832A (zh) 交叉耦合晶闸管sram半导体结构及制造方法
CN106030716A (zh) 两晶体管sram半导体结构及制造方法
US9741413B2 (en) Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells
CN100499165C (zh) 自偏压晶体管结构以及sram单元
US10403627B2 (en) Memory device for a dynamic random access memory
US10283185B2 (en) Write assist thyristor-based SRAM circuits and methods of operation
US20040214389A1 (en) Semiconductor latches and SRAM devices
CN107293322A (zh) 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
TW200807693A (en) Imroved sram device and operating metod
CN106062878A (zh) 写辅助sram电路及操作方法
US9865606B2 (en) Semiconductor device and semiconductor memory device
CN101359507A (zh) 基于低压工艺的非挥发性存储器单元及阵列和操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20161130

WD01 Invention patent application deemed withdrawn after publication