JPH01154555A - 半導体メモリのメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第５〜７図）発明が解
決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の第１実施例　　　　（第１図）本発明の第２実
施例　　　　（第２図）本発明の第３実施例　　　　（
第３図）本発明の第４実施例　　　　（第４図）発明の
効果 〔概　要〕 トランジスタ負荷型セルを用いた半導体メモリのメモリ
セルに関し、 集積度を変えずに負荷トランジスタの電流増幅特性を改
善して一層の高速化を図ることを目的とし、 クリップフロップの状態遷移により情報を記憶する半導
体メモリのメモリセルであって、該クリップフロップの
片側は、縦型のＮＰＮ型マルチエミッタトランジスタと
、該マルチエミッタトランジスタのコレクタ領域に形成
された横型のＰＮＰ型負荷トランジスタと、を有すると
ともに、負荷トランジスタのエミッタおよびマルチエミ
ッタトランジスタのベース間には、双方のトランジスタ
で共有されるベース・コレクタ領域が形成された半導体
メモリのメモリセルにおいて、前記ベース・コレクタ領
域の形状が、前記双方のトランジスタを結ぶ仮想線に対
−し、少なくとも直角以外で交差する部分を有するよう
に形成している。

〔産業上の利用分野〕

本発明は、半導体メモリのメモリセルに関し、特に、ト
ランジスタ負荷型セルを用いた半導体メモリのメモリセ
ルに関する。

一般に、へ°イボーラＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ）は高速であるその特長から、
大型計算機のキャシュメモリなどに使用されており、シ
ステムの高性能化を図るうえで重要な役割を果たしてい
る。また、微細化技術の向上に伴って集積度も高められ
る傾向にあり、特に、トランジスタ負荷型セル（例えば
、クロスカップル形ｐｎｐｎメモリセル）はセル構造が
簡単なので、大規模バイポーラＲＡＭのメモリセルとし
て適している。

〔従来の技術〕

第５図はクロスカップル形ｐｎｐｎメモリセルの回路図
である。

第５図において、１０１はクロスカップル形ｐｎｐｎメ
モリセルであり、クロスカップル形ｐｎｐｎメモリセル
１０１は１対のラテラルｐｎｐトランジスタ（負荷トラ
ンジスタ）１０２．１０３と、１対のマルチエミッタｎ
ｐｎ　）ランジスタ（マルチエミッタトランジスタ）１
０４．１０５とからなり、マルチエミッタｎｐｎ）ラン
ジスタ１０４．１０５でフリップフロップを構成すると
ともに、ラテラルｐｎｐトランジスタ１０２．１０３は
クリップフロップの負荷として機能する。

このような構成において、今、マルチエミッタｎｐｎト
ランジスタ１０４がＯＮ、マルチエミッタｎｐｎ）ラン
ジスタ１０５がＯＦＦ状態でフリップフロップが安定し
ていると仮定する。そして、ワード線ＷＴが高レベル電
位、ワード線ＷＴが低レベル電位にあると、ラテラルｐ
ｎｐトランジスタ１０２のエミッターベースおよびマル
チエミッタｎｐｎ）ランジスタ１０４のコレクターエミ
ッタＥ１を通し−＜、　　　ｔ”Ｌ％ｗ’ｒとワード線
ＷＴ間でクリップフロップの安定状態を維持する電流が
流れ続けている。

この状態で、１対のビット線ＢＴ、ＢＴが図示しない定
電流源Ｔ、、１．で引かれ、かつ、ワード線ＷＴの電位
がさらに高レベル側に変化すると、ワード線ＷＴからラ
テラルｐｎｐトランジスタ１０２およびマルチエミッタ
ｎｐｎ）ランジスタ１０４のエミッタＥ２を通してビッ
ト線ＢＴに電流が流れる。一方、ビット線ＢＴにはマル
チエミッタｎｐｎ）ランジスタ１０５がＯＦＦなのでワ
ード線ＷＴからの電流は流れない。すなわち、ビット線
ＢＴ側の図示しない定電流源Ｉ、にはフリ・７プフロソ
プを通して電流が流れ込み、一方、ビット線■下側の定
電流源りには、図示しないセンス回路Ｒｓからの電流が
流れ込む。。したがって、マルチエミッタｎｐｎ）ラン
ジスタ１０４がＯＮ状態で安定している場合は、ビット
線ＢＴにはメモリセル１０１からマルチエミッタｎｐｎ
）ランジスタ１０４を通して決まる電圧が与えられ、ビ
ット線ＢＴには図示しないセンス回路■］から決まる電
圧が与えられることになる。

一般にセンス回路より決まる電圧は、メモリセルから決
まる電圧より低くなる様に設定している。

したがって、ビット線ＢＴとビット線ＢＴＯ間には、電
圧差が生じる。

あるいは、マルチエミッタｎｐｎ）ランジスタ１０５が
ＯＮ状態で安定している場合は、前記の電圧差の逆向き
の電圧差が、ビット線ＢＴとビット線ＢＴの間に生じる
。その結果、これらの電圧差を検出することにより、ク
ロスカップル形ｐｎｐｎメモリセル１０１の情報を読み
出すことができる。

一方、クロスカップル形ｐｎｐｎメモリセル１０１に今
までと異なった情報（“工”→“Ｏ”。

“０”→“１”）を書き込む必要があるときは、フリッ
プフロップの状態を遷移させる。例えば、マルチエミッ
タｎｐｎトランジスタ１０４をＯＮ→○ＦＦ、マルチエ
ミッタｎｐｎ）ランジスタ１０５をＯＦＦ→ＯＮへと変
化させる場合、まず、センス回路Ｒｓから定電流源■、
に大きな電流を供給し、かつ、センス回路Ｅからは電流
を定電流源−乙に供給しない。これにより、定電流源Ｂ
の電流はマルチエミッタｎｐｎ）ランジスタ１０５を通
して供給される。この結果、マルチエミッタｎｐｎ）ラ
ンジスタ１０５のコレクタ電位が低下し、マルチエミッ
タｎｐｎ　トランジスタ１０４へのへ一ス電流が断たれ
て、マルチエミッタｎｐｎ　トランジスタ１０４がＯＦ
Ｆ、マルチエミッタｎｐｎ）ランジスタ１０５がＯＮす
る。このようにしてフリップフロップの状態が遷移し、
新たな情報の書き込みが行われる。

クロスカップル形ｐｎｐｎメモリセル１０１は以上のよ
うな動作で情報の読み出しおよび書き込みを行うもので
あるが、近時の高速化要求に応えてその読み出し速度を
より高速化させるためには、負荷として機能するラテラ
ルｐｎｐ）ランジスタ１０２．１０３の電流増幅特性を
さらに改善する必要がある。

第６図は、第５図の点線で囲んだフリップフロップの片
側の部分に該当するパターン図であり、また、第７図は
第６図の断面構造を示す図である。

第６．７図において、１０２Ｅはラテラルｐｎｐトラン
ジスタ１０２のエミッタ、１０４Ｃはマルチエミッタｎ
ｐｎｌ−ランジスタ１０４のコレクタおよびラテラルｐ
ｎｐトランジスタ１０２の、ベースとじて共有される第
１のベース・コレクタ領域、１０４Ｂはマルチエミッタ
ｎｐｎ）ランジスタ１０４のベースおよびラテラルｐｎ
ｐ）ランジスタ１０２のコレクタとして共存される第２
のベース・コレクタ領域、１０４Ｅ、はマルチエミッタ
ｎｐｎトランジスタ１０４の第１エミツタ、１０４　Ｅ
　ｚはマルチエミッタｎｐｎ）ランジスタ１０４の第２
エミツタである。

なお第６．７図中斜線で示す部分はＰ型半導体を示し、
それ以外の部分はＮ型半導体を示している。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の半導体メモリのメモリ
セルにあっては、集積度を向上させる目的で、第６図に
示すパターンの縦横寸法を可能な限り小さくしていたた
め、第１のベース・コレクタ領域１０４Ｃの長手方向の
断面寸法も小さくなり、その結果、エミッタ１０２Ｅか
ら第１のベース・コレクタ領域１０４Ｃへのキャリア注
入効率が、その断面積によって制限され、負荷側トラン
ジスタとしてのラテラルｐｎｐ）ランジスタ１０２．１
０３の電流増幅特性が改善されず、高速化の妨げになっ
ていた。このような問題点を解決するために第１のベー
ス・コレクタ領域の断面積を大きくすると、第６図に示
すパターンの縦横寸法が大きくなってしまい集積度が低
下するので好ましくない。

なお、第６．７図に示した従来の構造で、キャリア注入
効率を向上して高速化を図る方法としては、 （１）ラテラルｐｎｐ　）ランジスタ１０２の第１のベ
ース・コレクタ領域１０４Ｃの幅Ｗを狭くする、（Ｉ［
）ラテラルｐｎｐ）ランジスタ１０２のエミッタ１０２
Ｅの不純物濃度を高くする、 の２つの方法が考えられるが、（Ｉ）の方法では、パタ
ーン形成時におけるマースフ誤差等のバラツキ以下に狭
くすることはできず、また（ｎ）の方法では、一般に、
不純物濃度が高くなると半導体内に欠陥が生じやすくな
るといったことから、これら（１）、（Ｉ［）の方法で
は限界がある。

本発明は、このような問題点に鑑みてなされたもので、
集積度を変えずに負荷トランジスタの電流増幅特性を改
善して、−層の高速化を図ることを目的としている。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、フリップフロ
ップの状態遷移により情報を記ｔαする半導体メモリの
メモリセルであって、該フリップフロップの片側は、縦
型のＮＰＮ型マルチエミッタトランジスタと、該マルチ
エミッタトランジスタのコレクタ領域に形成された横型
のＰＮＰ型負荷トランジスタと、を有するとともに、負
荷トランジスタのエミッタおよびマルチエミッタトラン
ジスタのベース間には、双方のトランジスタで共有され
るベース・コレクタ領域が形成された半導体メモリのメ
モリセルにおいて、前記ベース・コレクタ領域の形状が
、前記双方のトランジスタを結ぶ仮想線に対し、少なく
とも直角以外で交差する部分を有するように形成してい
る。

［作　用］ 本発明では、メモリセルの形状を大きくすることなく、
負荷トランジスタのエミッタとベース間の接触面積が拡
大され、該トランジスタのエミッタからベースへのキャ
リア注入効率が向上される。

したがって、集積度を変えずに負荷トランジスタの電流
増幅特性が改善されて一層の高速化がＶられる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る半導体メモリのメモリセルの
第１〜４実施例をそれぞれ示す図であり、これらの図は
何れも前述の第６図に対応するものである。なお、前述
の第５〜６図で説明した従来のものと同一の構成部分に
は同一符号を付してその説明を省略する。

築上大許Ｍ 第１図において、１はマルチエミッタｎｐｎ）ランジス
タ１０４のコレクタおよびラテラルｐｎｐトランジスタ
１０２のベースとして共有されるベース・コレクタ領域
であり、このベース・コレクタ領域１はほぼ中央部に１
つの屈曲を持つ形状で形成されている。すなわち、ベー
ス・コレクタ領域１はラテラルｐｎｐトランジスタ１０
２およびマルチエミッタｎｐｎ）ランジスタ１０４の双
方のトランジスタを結ぶ仮想線（図中−点鎖線で示す）
に対し、少なくとも直角以外の交差角で交差している。

このような形状によれば、ラテラルｐｎｐ）ランジスタ
１０２のエミッタとベースとの間の接触面積が拡大され
、しかも、パターン全体の幅Ａは従来と変わらない。し
たがって、メモリセルのパターンを太き（することなく
負荷トランジスタとしてのラテラルｐｎｐトランジスタ
１０２のエミッタからベースへのキャリア注入効率が上
げられ、ラテラルＩ）ｎｐトランジスタ１０２の電流増
幅特性が改善される。その結果、高集積度を維持しなが
らメモリセルの読み出し速度を高速化することができる
。

第ｍ虻桝 第２図において、２はベース・コレクタ領域であり、ベ
ース・コレクタ領域２は所定の曲率を持つ形状で形成さ
れている。すなわち、ベース・コレクタ領域２は仮想線
に対し、直角以外で交差する部分を有して形成されてい
る。このようにしてもラテラルｐｎｐ　）ランジスタ１
０２のエミッタとベースとの間の接触面積が拡大される
ので、第１実施例と同様の効果を得ることができる。

策主夫施± 第３図において、３はベース・コレクタ領域であり、ベ
ース・コレクタ領域３は４つの屈曲を持つ形状に形成さ
れている。すなわち、ベース・コレクタ領域３は仮想線
に対し、はぼ平行（交差角はほぼ０度であり直角以外で
ある）する部分を有して形成されている。このようにし
てもラテラルｐｎｐ）ランジスタ１０２のエミッタとベ
ース間の接触面積が拡大されるので、第１実施例と同様
の効果を得ることができる。

策土尖施貫 第４図において、４はベース・コレクタ領域であり、ベ
ース・コレクタ領域４はラテラルｐｎｐトランジスタ１
０２およびマルチエミッタｎｐｎ　）ランジスタ１０４
を結ぶ仮想線に対し、直角以外の所定の角度θをもって
交差するように形成されている。このようにしても、従
来のθ＝９０°に比してベース・コレクタ領域４の全長
ｒを長くすることができ、ラテラルｐｎｐ）ランジスタ
１０２のエミッタとベースとの間の接触面積を拡大する
ことができる。したがって、本実施例でも第１実施例と
同様の効果を得ることができる。

なお、上記各実施例から他の種々の変形例が考えられる
が、要は、ベース・コレクタ領域の形状が、このベース
・コレクタ領域を共有する双方のトランジスタを結ぶ仮
想線に対し、少なくとも直角以外で交差する部分を有す
るものであればよく、例えば、波状やのこぎり波状であ
ってもよい。

〔発明の効果〕

本発明によれば、メモリセルのパターン面積の増大を招
かずに、負荷トランジスタのエミッターベース間の接触
面積のみを増大させることができる。

したがって、集積度を変えることなく負荷トランジスタ
の電流増幅特性を改善することができ、−層の高速化を
図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すその要部パターン図
、 第２図は本発明の第２実施例を示すその要部パターン図
、 第３図は本発明の第３実施例を示すその要部パターン図
、 第４図は本発明の第４実施例を示すその要部パターン図
、 第５〜７図は従来の半導体メモリのメモリセルを示す図
であり、 第５図はその回路図、 第６図はその要部パターン図、 第７図はその要部構造図である。 １．２．３．４・・・・・・ベース・コレクタ領域、１
０２．１０３・・・・・・ラテラルｐ　ｎ　ｐトランジ
スタ（負荷トランジスタ）、 １０４．１０５・・・・・・マルチエミッタｎｐｎｌ−
ランジスタ（マルチエミッタトラ ンジスタ）。 ４：ベース・コレクタ領域 第４実施例の要部パターン図 第４図 Ｙη 従来のメモリセルの回路図 第５図

Claims (1)

1. 【特許請求の範囲】 フリップフロップの状態遷移により情報を記憶する半導
   体メモリのメモリセルであって、 該フリップフロップの片側は、縦型のＮＰＮ型マルチエ
   ミッタトランジスタと、 該マルチエミッタトランジスタのコレクタ領域に形成さ
   れた横型のＰＮＰ型負荷トランジスタと、を有するとと
   もに、 負荷トランジスタのエミッタおよびマルチエミッタトラ
   ンジスタのベース間には、 双方のトランジスタで共有されるベース・コレクタ領域
   が形成された半導体メモリのメモリセルにおいて、 前記ベース・コレクタ領域の形状が、前記双方のトラン
   ジスタを結ぶ仮想線に対し、 少なくとも直角以外で交差する部分を有するように形成
   したことを特徴とする半導体メモリのメモリセル。