CN110400797A - Sram的存储单元结构版图、sram的存储单元结构及其版图 - Google Patents

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Abstract

本发明涉及SRAM的存储单元结构版图、SRAM的存储单元结构及其版图，涉及半导体集成电路制造方法，在SRAM的存储单元结构中增加两个P型辅助管En1‑1和En1‑2，两个P型辅助管En1‑1和En1‑2把有源区AA连接起来，并两个P型辅助管En1‑1和En1‑2处于常关闭状态而永远无电流通过，所以具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致，且有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。

Description

SRAM的存储单元结构版图、SRAM的存储单元结构及其版图
技术领域
本发明涉及半导体集成电路制造方法，尤其涉及一种SRAM的存储单元结构版图、SRAM的存储单元结构及其版图。
背景技术
随着计算机和智能手机的发展，其内部核心处理器的频率越来越高，功能也越来越强。静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。目前，CPU和片上系统(SoC)约有一半以上的面积为SRAM所占据，这主要得益于SRAM有较高的速度和较小的泄露电流，可以适应CPU/SoC对缓存器的容量、带宽和速度要求。
请参阅图1和图2，图1为典型的1个bit SRAM电路示意图。图2为包括两个图1所示的bit SRAM电路的SRAM版图示意图。如图1所示，现有SRAM的一个存储单元(1个bit)结构由第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1和第四NMOS管PD3这6个晶体管连接而成，第一PMOS管PU1和第二PMOS管PU2作为两个上拉管(PullUp，PU)，第三NMOS管PD1和第四NMOS管PD3作为两个下拉管(Pull Down，PD)，第一NMOS管PG1和第二NMOS管PG2作为选择管。图2中虚线框110内为一个bit SRAM电路的SRAM版图，其第一NMOS管用PG1-1表示，第二NMOS管用PG1-2表示，第一PMOS管PU1-1表示,第二PMOS管用PU1-2表示，其第三NMOS管PD1-1表示，其第四NMOS管用PD1-2表示。图2中虚线框120内为另一个bit SRAM电路的SRAM版图，其第一NMOS管用PG2-1表示，第二NMOS管用PG2-2表示，第一PMOS管用PU2-1表示,第二PMOS管PU2-2表示，其第三NMOS管用PD2-1表示，其第四NMOS管PD2-2表示。如图2所示，每两个上拉管PU占用一段AA pattern(3个POLY Pitch的长度)，如图2中的PU1-1以及PU2-1部分，对于此种存储单元结构，如图2中椭圆形框线130中的部分，如果多晶硅(POLY)由于工艺变化(process variation)导致过短或者偏移(shift)，或者STI Oxide损失过多，都会导致多晶硅下端的有源区有部分露出，导致SiGe生长，引起多晶硅和有源区的桥(bridge)，可参阅图3和图4，图3为SiGe导致的多晶硅和有源区的桥的示意图，图4为沿AA’的剖面图所示的有源区与多晶硅之间的桥的示意图。有源区与多晶硅之间的桥会导致上拉管PU的电性失配(mismatch)，而使得器件失效。
发明内容
本发明的目的在于提供一种SRAM的存储单元结构版图，可有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。
本发明提供的SRAM的存储单元结构版图，包括：第一有源区，第一有源区中形成有SRAM的存储单元结构的第一存储单元第二PMOS管PU1-2、第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1和第二存储单元第二PMOS管PU2-2；第二有源区，第二有源区中形成有第一存储单元第四PMOS管En1-2、第一存储单元第一PMOS管PU1-1、第二存储单元第一PMOS管PU2-1和第二存储单元第四PMOS管En2-2，其中，第一存储单元第二PMOS管PU1-2和第一存储单元第一PMOS管PU1-1为第一存储单元的上拉管，第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2为第一存储单元的辅助管，第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2为第二存储单元的辅助管，第二存储单元第二PMOS管PU2-2和第二存储单元第一PMOS管PU2-1为第二存储单元的上拉管；第一存储单元第二PMOS管PU1-2和第一存储单元第四PMOS管En1-2的栅极结构由第一多晶硅形成；第一存储单元第一PMOS管PU1-1和第一存储单元第三PMOS管En1-1的栅极结构由第二多晶硅形成；第二存储单元第一PMOS管PU2-1和第二存储单元第三PMOS管En2-1的栅极结构由第三多晶硅形成；第二存储单元第四PMOS管En2-2和第二存储单元第二PMOS管PU2-2的栅极结构由第四多晶硅形成；其中，设置第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2，使第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2处于常关闭状态而永远无电流通过。
更进一步的，第一存储单元第三PMOS管En1-1、第一存储单元第四PMOS管En1-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2各自的栅极对应连接各自的源区，其各自的漏区接地VSS，其各自的衬底电极连接直流电压源Vdd。
更进一步的，第三有源区，第三有源区中形成有SRAM的存储单元结构的第一存储单元第一NMOS管PG1-1、第一存储单元第三NMOS管PD1-1、第二存储单元第三NMOS管PD2-1和第二存储单元第一NMOS管PG2-1；以及第四有源区，第四有源区中形成有SRAM的存储单元结构的第一存储单元第四NMOS管PD1-2、第一存储单元第二NMOS管PG1-2、第二存储单元第二NMOS管PG2-2和第二存储单元第四NMOS管PD2-2；其中，第一存储单元第四NMOS管PD1-2的栅极结构、第一存储单元第二PMOS管PU1-2的栅极结构和第一存储单元第四PMOS管En1-2的栅极结构共同由第一多晶硅形成；第一存储单元第三NMOS管PD1-1的栅极结构、第一存储单元第一PMOS管PU1-1的栅极结构和第一存储单元第三PMOS管En1-1的栅极结构共同由第二多晶硅形成；第二存储单元第三NMOS管PD2-1的栅极结构、第二存储单元第一PMOS管PU2-1的栅极结构和第二存储单元第三PMOS管En2-1的栅极结构共同由第三多晶硅形成；第二存储单元第四NMOS管PD2-2的栅极结构、第二存储单元第四PMOS管En2-2的栅极结构和第二存储单元第二PMOS管PU2-2的栅极结构共同由第四多晶硅形成；第一存储单元第一NMOS管PG1-1的栅极结构由第五多晶硅形成；第一存储单元第二NMOS管PG1-2的栅极结构由第六多晶硅形成；第二存储单元第二NMOS管PG2-2的栅极结构由第七多晶硅形成；第二存储单元第一NMOS管PG2-1的栅极结构由第八多晶硅形成；第一存储单元第一NMOS管PG1-1的栅极和第一存储单元第二NMOS管PG1-2的栅极连接到同一跟字线WL；第二存储单元第一NMOS管PG2-1的栅极和第二存储单元第二NMOS管PG2-2的栅极连接到同一跟字线WL；第一存储单元第一NMOS管PG1-1的源区和第二存储单元第一NMOS管PG2-1的源区连接第一位线BL，第一存储单元第二NMOS管PG1-2的源区和第二存储单元第二NMOS管PG2-2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一存储单元第一PMOS管PU1-1的源区、第一存储单元第二PMOS管PU1-2的源区、第二存储单元第一PMOS管PU2-1的源区和第二存储单元第二PMOS管PU2-2的源区都连接到电源电压Vdd；第一存储单元第三NMOS管PD1-1的源区、第一存储单元第四NMOS管PD1-2的源区、第二存储单元第三NMOS管PD2-1的源区、第二存储单元第四NMOS管PD2-2的源区都接地VSS；第一存储单元第一PMOS管PU1-1的漏区、第一存储单元第三NMOS管PD1-1的漏区、第一存储单元第一NMOS管PG1-1的漏区、第一存储单元第二PMOS管PU1-2的栅极、第一存储单元第四NMOS管PD1-2的栅极和第一存储单元第四PMOS管En1-2的栅极和源区以及第二存储单元第一PMOS管PU2-1的漏区、第二存储单元第三NMOS管PD2-1的漏区、第二存储单元第一NMOS管PG2-1的漏区、第二存储单元第二PMOS管PU2-2的栅极、第二存储单元第四NMOS管PD2-2的栅极和第二存储单元第四PMOS管En2-2的栅极和源区接到第一节点NQ；第一存储单元第二PMOS管PU1-2的漏区、第一存储单元第四NMOS管PD1-2的漏区、第一存储单元第二NMOS管PG1-2的漏区、第一存储单元第一PMOS管PU1-1的栅极、第一存储单元第三NMOS管PD1-1的栅极和第一存储单元第三PMOS管En1-1的栅极和源区以及第二存储单元第二PMOS管PU2-2的漏区、第二存储单元第四NMOS管PD2-2的漏区、第二存储单元第二NMOS管PG2-2的漏区、第二存储单元第一PMOS管PU2-1的栅极、第二存储单元第三NMOS管PD2-1的栅极和第二存储单元第三PMOS管En2-1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第一存储单元第一NMOS管PG1-1、第一存储单元第二NMOS管PG1-2、第一存储单元第一PMOS管PU1-1、第一存储单元第二PMOS管PU1-2、第一存储单元第三NMOS管PD1-1、第一存储单元第四NMOS管PD1-2、第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2构成第一存储单元结构101，第一存储单元第一NMOS管PG1-1和第一存储单元第二NMOS管PG1-2为第一存储单元的选择管，第一存储单元第三NMOS管PD1-1和第一存储单元第四NMOS管PD1-2为第一存储单元的下拉管；第二存储单元第一NMOS管PG2-1、第二存储单元第二NMOS管PG2-2、第二存储单元第一PMOS管PU2-1、第二存储单元第二PMOS管PU2-2、第二存储单元第三NMOS管PD2-1、第二存储单元第四NMOS管PD2-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2构成第二存储单元结构，第二存储单元第一NMOS管PG2-1和第二存储单元第二NMOS管PG2-2为第二存储单元的选择管，第二存储单元第三NMOS管PD2-1和第二存储单元第四NMOS管PD2-2为第二存储单元的下拉管。
更进一步的，第一有源区和第二有源区相邻。
更进一步的，第一有源区和第二有源区相邻，第三有源区和第四有源区分别位于第一有源区和第二有源区构成的相邻有源区结构的两侧。
更进一步的，第一多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区，第五多晶硅位于第三有源区，第一多晶硅与第五多晶硅位于第一列；第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列；第三多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第七多晶硅位于第四有源区，第三多晶硅与第七多晶硅位于第三列；第四多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区，第八多晶硅位于第三有源区，第四多晶硅与第八多晶硅位于第四列。
更进一步的，第一列、第二列、第三列与第四列依次相邻排列。
本发明还提供一种SRAM的存储单元结构，包括：第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1、第四NMOS管PD2、第三PMOS管En1和第四PMOS管En2，第一NMOS管PG1的栅极和第二NMOS管PG2的栅极都连接到同一跟字线WL；第一NMOS管PG1的源区连接第一位线BL，第二NMOS管PG2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一PMOS管PU1的源区和第二PMOS管PU2的源区都连接到电源电压Vdd；第三NMOS管PD1的源区和第四NMOS管PD2的源区都接地VSS；第一PMOS管PU1的漏区、第三NMOS管PD1的漏区、第一NMOS管PG1的漏区、第二PMOS管PU2的栅极、第四NMOS管PD2的栅极和第四PMOS管En2的栅极和源区都连接到第一节点NQ；第二PMOS管PU2的漏区、第四NMOS管PD2的漏区、第二NMOS管PG2的漏区、第一PMOS管PU1的栅极、第三NMOS管PD1的栅极和第三PMOS管En1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第三PMOS管En1和第四PMOS管En2的衬底电极连接直流电压源Vdd；第一NMOS管PG1和第二NMOS管PG2为SRAM的存储单元结构的选择管，第三NMOS管PD1和第四NMOS管PD2为SRAM的存储单元结构的下拉管，第一PMOS管PU1和第二PMOS管PU2为SRAM的存储单元结构的上拉管，第三PMOS管En1和第四PMOS管En2为SRAM的存储单元结构的辅助管。
本发明还提供一种SRAM的存储单元结构的版图，包括：第一有源区、第二有源区、第三有源区和第四有源区，第一NMOS管PG1和第三NMOS管PD1形成在第一有源区中，第四PMOS管En2和第一PMOS管PU1形成在第二有源区中，第二PMOS管PU2和第三PMOS管En1形成在第三有源区中，第四NMOS管PD2和第二NMOS管PG2形成在第四有源区中；还包括第一多晶硅、第二多晶硅、第五多晶硅和第六多晶硅，第四NMOS管PD2、第二PMOS管PU2和第四PMOS管En2的栅极结构由第一多晶硅形成，第三NMOS管PD1、第一PMOS管PU1和第三PMOS管En1的栅极结构由第二多晶硅形成，第一NMOS管PG1的栅极结构由第五多晶硅形成，第二NMOS管PG2的栅极结构由第六多晶硅形成。
更进一步的，第一有源区和第二有源区相邻。
更进一步的，第三有源区和第四有源区分别位于第一有源区和第二有源区构成的相邻有源区结构的两侧。
更进一步的，第一多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区。
更进一步的，第五多晶硅位于第三有源区，第一多晶硅与第五多晶硅位于第一列。
更进一步的，第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区。
更进一步的，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列。
更进一步的，第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列，第一列和第二列相邻排列。
本发明提供的SRAM的存储单元结构版图、SRAM的存储单元结构及其版图，在SRAM的存储单元结构中增加两个P型辅助管En1-1和En1-2，两个P型辅助管En1-1和En1-2把有源区AA连接起来，并两个P型辅助管En1-1和En1-2处于常关闭状态而永远无电流通过，所以具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致，且有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。
附图说明
图1为典型的1个bit SRAM电路示意图。
图2为包括两个图1所示的bit SRAM电路的SRAM版图示意图。
图3为SiGe导致的多晶硅和有源区的桥的示意图。
图4为沿AA’的剖面图所示的有源区与多晶硅之间的桥的示意图。
图5为本发明一实施例的SRAM的存储单元结构版图示意图。
图6为本发明一实施例的SRAM的存储单元结构电路示意图。
图7为具有图5所示的SRAM的存储单元结构版图的SRAM的存储单元结构的与LOD相关的曲线图。
对附图中所用到的标记解释如下：
101、第一存储单元结构；102、第二存储单元结构；201、第一有源区；202、第二有源区；203、第三有源区；204、第四有源区；301、第一多晶硅；302、第二多晶硅；303、第三多晶硅；304、第四多晶硅；305、第五多晶硅；306、第六多晶硅；307、第七多晶硅；308、第八多晶硅。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
可参阅图5，图5为本发明一实施例的SRAM的存储单元结构版图示意图。本发明提供的SRAM的存储单元结构版图，包括第一有源区201和第二有源区202，第一有源区201中形成有SRAM的存储单元结构的第一存储单元第二PMOS管PU1-2、第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1和第二存储单元第二PMOS管PU2-2；第二有源区202中形成有第一存储单元第四PMOS管En1-2、第一存储单元第一PMOS管PU1-1、第二存储单元第一PMOS管PU2-1和第二存储单元第四PMOS管En2-2，其中，第一存储单元第二PMOS管PU1-2和第一存储单元第一PMOS管PU1-1为第一存储单元的上拉管，第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2为第一存储单元的辅助管，第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2为第二存储单元的辅助管，第二存储单元第二PMOS管PU2-2和第二存储单元第一PMOS管PU2-1为第二存储单元的上拉管；其中，第一存储单元第二PMOS管PU1-2和第一存储单元第四PMOS管En1-2的栅极结构由第一多晶硅301形成；第一存储单元第一PMOS管PU1-1和第一存储单元第三PMOS管En1-1的栅极结构由第二多晶硅302形成，第二存储单元第一PMOS管PU2-1和第二存储单元第三PMOS管En2-1的栅极结构由第三多晶硅303形成，第二存储单元第四PMOS管En2-2和第二存储单元第二PMOS管PU2-2的栅极结构由第四多晶硅304形成，并设置第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2，使第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2处于常关闭状态而永远无电流通过。
请再参阅图5，更具体的，第一存储单元第三PMOS管En1-1、第一存储单元第四PMOS管En1-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2各自的栅极对应连接各自的源区，其各自的漏区接地VSS，其各自的衬底电极连接直流电压源Vdd。如此，当第一存储单元第三PMOS管En1-1的栅极为0电位时，对应的其Vg(栅极电压)＝Vd(漏极电压)＝Vs(源极电压)＝Gnd，Vb(衬底电极电压)＝Vdd，由于Vgs＝Vds＝0，第一存储单元第三PMOS管En1-1处于关闭状态，无电流通过；而当第一存储单元第三PMOS管En1-1的栅极为高电位时，对应的其Vg(栅极电压)＝Vs(源极电压)＝Vb(衬底电极电压)＝Vdd，Vd(漏极电压)＝Gnd，由于Vgs＝0，第一存储单元第三PMOS管En1-1处于关闭状态，无电流通过，也即第一存储单元第三PMOS管En1-1处于常关闭状态而永远无电流通过。第一存储单元第四PMOS管En1-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2与第一存储单元第三PMOS管En1-1的工作原理相同，在此不再赘述。
更具体的，可再参阅图5，本发明提供的SRAM的存储单元结构版图，还包括第三有源区203，第三有源区203中形成有SRAM的存储单元结构的第一存储单元第一NMOS管PG1-1、第一存储单元第三NMOS管PD1-1、第二存储单元第三NMOS管PD2-1和第二存储单元第一NMOS管PG2-1；第四有源区204，第四有源区204中形成有SRAM的存储单元结构的第一存储单元第四NMOS管PD1-2、第一存储单元第二NMOS管PG1-2、第二存储单元第二NMOS管PG2-2和第二存储单元第四NMOS管PD2-2；其中，第一存储单元第四NMOS管PD1-2的栅极结构、第一存储单元第二PMOS管PU1-2的栅极结构和第一存储单元第四PMOS管En1-2的栅极结构共同由第一多晶硅301形成；第一存储单元第三NMOS管PD1-1的栅极结构、第一存储单元第一PMOS管PU1-1的栅极结构和第一存储单元第三PMOS管En1-1的栅极结构共同由第二多晶硅302形成；第二存储单元第三NMOS管PD2-1的栅极结构、第二存储单元第一PMOS管PU2-1的栅极结构和第二存储单元第三PMOS管En2-1的栅极结构共同由第三多晶硅303形成；第二存储单元第四NMOS管PD2-2的栅极结构、第二存储单元第四PMOS管En2-2的栅极结构和第二存储单元第二PMOS管PU2-2的栅极结构共同由第四多晶硅304形成；第一存储单元第一NMOS管PG1-1的栅极结构由第五多晶硅305形成；第一存储单元第二NMOS管PG1-2的栅极结构由第六多晶硅306形成；第二存储单元第二NMOS管PG2-2的栅极结构由第七多晶硅307形成；第二存储单元第一NMOS管PG2-1的栅极结构由第八多晶硅308形成；第一存储单元第一NMOS管PG1-1的栅极和第一存储单元第二NMOS管PG1-2的栅极连接到同一跟字线WL；第二存储单元第一NMOS管PG2-1的栅极和第二存储单元第二NMOS管PG2-2的栅极连接到同一跟字线WL；第一存储单元第一NMOS管PG1-1的源区和第二存储单元第一NMOS管PG2-1的源区连接第一位线BL，第一存储单元第二NMOS管PG1-2的源区和第二存储单元第二NMOS管PG2-2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一存储单元第一PMOS管PU1-1的源区、第一存储单元第二PMOS管PU1-2的源区、第二存储单元第一PMOS管PU2-1的源区和第二存储单元第二PMOS管PU2-2的源区都连接到电源电压Vdd；第一存储单元第三NMOS管PD1-1的源区、第一存储单元第四NMOS管PD1-2的源区、第二存储单元第三NMOS管PD2-1的源区、第二存储单元第四NMOS管PD2-2的源区都接地VSS；第一存储单元第一PMOS管PU1-1的漏区、第一存储单元第三NMOS管PD1-1的漏区、第一存储单元第一NMOS管PG1-1的漏区、第一存储单元第二PMOS管PU1-2的栅极、第一存储单元第四NMOS管PD1-2的栅极和第一存储单元第四PMOS管En1-2的栅极和源区以及第二存储单元第一PMOS管PU2-1的漏区、第二存储单元第三NMOS管PD2-1的漏区、第二存储单元第一NMOS管PG2-1的漏区、第二存储单元第二PMOS管PU2-2的栅极、第二存储单元第四NMOS管PD2-2的栅极和第二存储单元第四PMOS管En2-2的栅极和源区接到第一节点NQ；第一存储单元第二PMOS管PU1-2的漏区、第一存储单元第四NMOS管PD1-2的漏区、第一存储单元第二NMOS管PG1-2的漏区、第一存储单元第一PMOS管PU1-1的栅极、第一存储单元第三NMOS管PD1-1的栅极和第一存储单元第三PMOS管En1-1的栅极和源区以及第二存储单元第二PMOS管PU2-2的漏区、第二存储单元第四NMOS管PD2-2的漏区、第二存储单元第二NMOS管PG2-2的漏区、第二存储单元第一PMOS管PU2-1的栅极、第二存储单元第三NMOS管PD2-1的栅极和第二存储单元第三PMOS管En2-1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第一存储单元第一NMOS管PG1-1、第一存储单元第二NMOS管PG1-2、第一存储单元第一PMOS管PU1-1、第一存储单元第二PMOS管PU1-2、第一存储单元第三NMOS管PD1-1、第一存储单元第四NMOS管PD1-2、第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2构成第一存储单元结构101，第一存储单元第一NMOS管PG1-1和第一存储单元第二NMOS管PG1-2为第一存储单元的选择管，第一存储单元第三NMOS管PD1-1和第一存储单元第四NMOS管PD1-2为第一存储单元的下拉管；第二存储单元第一NMOS管PG2-1、第二存储单元第二NMOS管PG2-2、第二存储单元第一PMOS管PU2-1、第二存储单元第二PMOS管PU2-2、第二存储单元第三NMOS管PD2-1、第二存储单元第四NMOS管PD2-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2构成第二存储单元结构102，第二存储单元第一NMOS管PG2-1和第二存储单元第二NMOS管PG2-2为第二存储单元的选择管，第二存储单元第三NMOS管PD2-1和第二存储单元第四NMOS管PD2-2为第二存储单元的下拉管。
更具体的，在本发明一实施例中，第一有源区201和第二有源区202相邻。更进一步的，在本发明一实施例中，第三有源区203和第四有源区204分别位于第一有源区201和第二有源区202构成的相邻有源区结构的两侧。
更具体的，在本发明一实施例中，第一多晶硅301从第四有源区204延伸到第一有源区201，然后再延伸到第二有源区202。更进一步的，第五多晶硅305位于第三有源区203，第一多晶硅301与第五多晶硅305位于第一列。
更具体的，在本发明一实施例中，第二多晶硅302从第三有源区203延伸到第二有源区202，然后再延伸到第一有源区201。更进一步的，第六多晶硅306位于第四有源区204，第二多晶硅302与第六多晶硅306位于第二列。
更具体的，在本发明一实施例中，第三多晶硅303从第三有源区203延伸到第二有源区202，然后再延伸到第一有源区201。更进一步的，第七多晶硅307位于第四有源区204，第三多晶硅303与第七多晶硅307位于第三列。
更具体的，在本发明一实施例中，第四多晶硅304从第四有源区204延伸到第一有源区201，然后再延伸到第二有源区202。更进一步的，第八多晶硅308位于第三有源区203，第四多晶硅304与第八多晶硅308位于第四列。
更具体的，在本发明一实施例中，第一列、第二列、第三列与第四列依次相邻排列。
本发明的SRAM的一个存储单元结构在现有的SRAM的一个存储单元结构上增加两个P型辅助管En1-1和En1-2，由于两个P型辅助管En1-1和En1-2永远没有电流流过，所以具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致。具体的，以第一存储单元第三PMOS管En1-1为例，当Q存储0时，则对应的第一存储单元第三PMOS管En1-1的栅极为0电位，对应的其Vg(栅极电压)＝Vd(漏极电压)＝Vs(源极电压)＝Gnd，Vb(衬底电极电压)＝Vdd，由于Vgs＝Vds＝0，第一存储单元第三PMOS管En1-1处于关闭状态，无电流通过；而当Q存储1时，对应的第一存储单元第三PMOS管En1-1的栅极为高电位，Vg(栅极电压)＝Vs(源极电压)＝Vb(衬底电极电压)＝Vdd，Vd(漏极电压)＝Gnd，由于Vgs＝0，第一存储单元第三PMOS管En1-1处于关闭状态，无电流通过，也即第一存储单元第三PMOS管En1-1处于常关闭状态而永远无电流通过。第一存储单元第四PMOS管En1-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2与第一存储单元第三PMOS管En1-1的工作原理相同，在此不再赘述。所以新增的P型辅助管En1-1和En1-2并不影响SRAM的存储单元结构的读写操作。但在不影响SRAM的存储单元结构的读写操作的基础上，具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构具有如下优点中的至少之一：
1.相对于现有技术的SRAM的上拉管PU的AA(有源区)分段式，每段AA有3个POLYpitch，本发明上拉管PU的AA如同控制管PG和下拉管PD一样，是16bits或者32bits共用一根有源区AA，并且将下拉管PU的栅极结构的多晶硅拉长，并将多晶硅拉长部分跨过的有源区AA拉长，使下拉管PU的栅极结构的多晶硅拉长部分与多晶硅拉长部分跨过的有源区AA的拉长部分组成P型晶体管结构，也即P型晶体管结构把原来切断的有源区AA连接起来，不增大SRAM的存储单元结构版图的面积，并且P型晶体管结构的栅极对应连接各自的源区，其各自的漏区接地VSS，各自的衬底电极连接直流电压源Vdd，而处于关闭状态，无电流通过。
2.因为下拉管PU的栅极结构的多晶硅拉长组成P型晶体管结构，所以可以有效的抑制多晶硅和有源区的桥(bridge)缺陷，因此可以降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并本发明的SRAM的存储单元结构与传统工艺兼容，不增大成本。
3.由于只是将下拉管PU的栅极结构的多晶硅拉长部分与多晶硅拉长部分跨过的有源区AA的拉长部分组成P型晶体管结构，因此不增大SRAM的存储单元结构版图的面积，并由原来的2个晶体管共用有源区AA，增加到16bits(32个晶体管)或者32bits(62个晶体管)共用有源区AA，意味着SRAM的存储单元结构的上拉管PU拥有更大LOD(length ofDiffusion)，因此可在不大SRAM的存储单元结构版图面积的基础上提高上拉管PU的驱动能力(drivability)从而增大SNM，并从而增强读取扰动窗口(read disturb window)。具体的，请参阅图7，图7为具有图5所示的SRAM的存储单元结构版图的SRAM的存储单元结构的与LOD相关的曲线图，如图7所示，本发明的SRAM的存储单元结构的上拉管PU的驱动能力(drivability)比传统提高约8％，同时Vtsat升高12mV，意味着降低了下拉管PU的漏电。
本发明一实施例中，还提供一SRAM的存储单元结构，具体的可参阅图6，图6为本发明一实施例的SRAM的存储单元结构电路示意图，本发明的SRAM的存储单元结构包括第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1、第四NMOS管PD2、第三PMOS管En1和第四PMOS管En2，第一NMOS管PG1的栅极和第二NMOS管PG2的栅极都连接到同一跟字线WL；第一NMOS管PG1的源区连接第一位线BL，第二NMOS管PG2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一PMOS管PU1的源区和第二PMOS管PU2的源区都连接到电源电压Vdd；第三NMOS管PD1的源区和第四NMOS管PD2的源区都接地VSS；第一PMOS管PU1的漏区、第三NMOS管PD1的漏区、第一NMOS管PG1的漏区、第二PMOS管PU2的栅极、第四NMOS管PD2的栅极和第四PMOS管En2的栅极和源区都连接到第一节点NQ；第二PMOS管PU2的漏区、第四NMOS管PD2的漏区、第二NMOS管PG2的漏区、第一PMOS管PU1的栅极、第三NMOS管PD1的栅极和第三PMOS管En1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第三PMOS管En1和第四PMOS管En2的衬底电极连接直流电压源Vdd；第一NMOS管PG1和第二NMOS管PG2为SRAM的存储单元结构的选择管，第三NMOS管PD1和第四NMOS管PD2为SRAM的存储单元结构的下拉管，第一PMOS管PU1和第二PMOS管PU2为SRAM的存储单元结构的上拉管，第三PMOS管En1和第四PMOS管En2为SRAM的存储单元结构的辅助管。
当第三PMOS管En1的栅极为0电位时，对应的其Vg(栅极电压)＝Vd(漏极电压)＝Vs(源极电压)＝Gnd，Vb(衬底电极电压)＝Vdd，由于Vgs＝Vds＝0，第三PMOS管En1处于关闭状态，无电流通过；而当第三PMOS管En1的栅极为高电位时，对应的其Vg(栅极电压)＝Vs(源极电压)＝Vb(衬底电极电压)＝Vdd，Vd(漏极电压)＝Gnd，由于Vgs＝0，第三PMOS管En1处于关闭状态，无电流通过，也即第三PMOS管En1处于常关闭状态而永远无电流通过。第四PMOS管En2与第三PMOS管En1的工作原理相同，在此不再赘述。由于第三PMOS管En1和第四PMOS管En2永远没有电流流过，所以本发明的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致。
本发明一实施例中，还提供图6所示的SRAM的存储单元结构的版图，具体的可再参阅图5中的第一存储单元结构101，图5中的第一存储单元第一NMOS管PG1-1、第一存储单元第二NMOS管PG1-2、第一存储单元第三NMOS管PD1-1、第一存储单元第四NMOS管PD1-2、第一存储单元第一PMOS管PU1-1、第一存储单元第二PMOS管PU1-2、第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2分别对应图6中的第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1、第四NMOS管PD2、第三PMOS管En1和第四PMOS管En2。具体的，图6所示的SRAM的存储单元结构的版图，包括：第一有源区201、第二有源区202、第三有源区203和第四有源区204，第一NMOS管PG1和第三NMOS管PD1形成在第一有源区201中，第四PMOS管En2和第一PMOS管PU1形成在第二有源区202中，第二PMOS管PU2和第三PMOS管En1形成在第三有源区203中，第四NMOS管PD2和第二NMOS管PG2形成在第四有源区204中；还包括第一多晶硅301、第二多晶硅302、第五多晶硅305和第六多晶硅306，第四NMOS管PD2、第二PMOS管PU2和第四PMOS管En2的栅极结构由第一多晶硅301形成，第三NMOS管PD1、第一PMOS管PU1和第三PMOS管En1的栅极结构由第二多晶硅302形成，第一NMOS管PG1的栅极结构由第五多晶硅305形成，第二NMOS管PG2的栅极结构由第六多晶硅306形成。
更具体的，在本发明一实施例中，第一有源区201和第二有源区202相邻。更进一步的，在本发明一实施例中，第三有源区203和第四有源区204分别位于第一有源区201和第二有源区202构成的相邻有源区结构的两侧。
更具体的，在本发明一实施例中，第一多晶硅301从第四有源区204延伸到第一有源区201，然后再延伸到第二有源区202。更进一步的，第五多晶硅305位于第三有源区203，第一多晶硅301与第五多晶硅305位于第一列。
更具体的，在本发明一实施例中，第二多晶硅302从第三有源区203延伸到第二有源区202，然后再延伸到第一有源区201。更进一步的，第六多晶硅306位于第四有源区204，第二多晶硅302与第六多晶硅306位于第二列。
更具体的，在本发明一实施例中，第一列和第二列相邻排列。
综上所述，在SRAM的存储单元结构中增加两个P型辅助管En1-1和En1-2，两个P型辅助管En1-1和En1-2把有源区AA连接起来，并两个P型辅助管En1-1和En1-2处于常关闭状态而永远无电流通过，所以具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致，且有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种SRAM的存储单元结构版图，其特征在于，包括：
第一有源区，第一有源区中形成有SRAM的存储单元结构的第一存储单元第二PMOS管PU1-2、第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1和第二存储单元第二PMOS管PU2-2；
第二有源区，第二有源区中形成有第一存储单元第四PMOS管En1-2、第一存储单元第一PMOS管PU1-1、第二存储单元第一PMOS管PU2-1和第二存储单元第四PMOS管En2-2，其中，第一存储单元第二PMOS管PU1-2和第一存储单元第一PMOS管PU1-1为第一存储单元的上拉管，第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2为第一存储单元的辅助管，第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2为第二存储单元的辅助管，第二存储单元第二PMOS管PU2-2和第二存储单元第一PMOS管PU2-1为第二存储单元的上拉管；
第一存储单元第二PMOS管PU1-2和第一存储单元第四PMOS管En1-2的栅极结构由第一多晶硅形成；
第一存储单元第一PMOS管PU1-1和第一存储单元第三PMOS管En1-1的栅极结构由第二多晶硅形成；
第二存储单元第一PMOS管PU2-1和第二存储单元第三PMOS管En2-1的栅极结构由第三多晶硅形成；
第二存储单元第四PMOS管En2-2和第二存储单元第二PMOS管PU2-2的栅极结构由第四多晶硅形成；
其中，设置第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2，使第一存储单元第三PMOS管En1-1、第二存储单元第三PMOS管En2-1、第一存储单元第四PMOS管En1-2和第二存储单元第四PMOS管En2-2处于常关闭状态而永远无电流通过。
2.根据权利要求1的SRAM的存储单元结构版图，其特征在于，第一存储单元第三PMOS管En1-1、第一存储单元第四PMOS管En1-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2各自的栅极对应连接各自的源区，其各自的漏区接地VSS，其各自的衬底电极连接直流电压源Vdd。
3.根据权利要求1的SRAM的存储单元结构版图，其特征在于，还包括：
第三有源区，第三有源区中形成有SRAM的存储单元结构的第一存储单元第一NMOS管PG1-1、第一存储单元第三NMOS管PD1-1、第二存储单元第三NMOS管PD2-1和第二存储单元第一NMOS管PG2-1；以及
第四有源区，第四有源区中形成有SRAM的存储单元结构的第一存储单元第四NMOS管PD1-2、第一存储单元第二NMOS管PG1-2、第二存储单元第二NMOS管PG2-2和第二存储单元第四NMOS管PD2-2；
其中，第一存储单元第四NMOS管PD1-2的栅极结构、第一存储单元第二PMOS管PU1-2的栅极结构和第一存储单元第四PMOS管En1-2的栅极结构共同由第一多晶硅形成；第一存储单元第三NMOS管PD1-1的栅极结构、第一存储单元第一PMOS管PU1-1的栅极结构和第一存储单元第三PMOS管En1-1的栅极结构共同由第二多晶硅形成；第二存储单元第三NMOS管PD2-1的栅极结构、第二存储单元第一PMOS管PU2-1的栅极结构和第二存储单元第三PMOS管En2-1的栅极结构共同由第三多晶硅形成；第二存储单元第四NMOS管PD2-2的栅极结构、第二存储单元第四PMOS管En2-2的栅极结构和第二存储单元第二PMOS管PU2-2的栅极结构共同由第四多晶硅形成；第一存储单元第一NMOS管PG1-1的栅极结构由第五多晶硅形成；第一存储单元第二NMOS管PG1-2的栅极结构由第六多晶硅形成；第二存储单元第二NMOS管PG2-2的栅极结构由第七多晶硅形成；第二存储单元第一NMOS管PG2-1的栅极结构由第八多晶硅形成；第一存储单元第一NMOS管PG1-1的栅极和第一存储单元第二NMOS管PG1-2的栅极连接到同一跟字线WL；第二存储单元第一NMOS管PG2-1的栅极和第二存储单元第二NMOS管PG2-2的栅极连接到同一跟字线WL；第一存储单元第一NMOS管PG1-1的源区和第二存储单元第一NMOS管PG2-1的源区连接第一位线BL，第一存储单元第二NMOS管PG1-2的源区和第二存储单元第二NMOS管PG2-2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一存储单元第一PMOS管PU1-1的源区、第一存储单元第二PMOS管PU1-2的源区、第二存储单元第一PMOS管PU2-1的源区和第二存储单元第二PMOS管PU2-2的源区都连接到电源电压Vdd；第一存储单元第三NMOS管PD1-1的源区、第一存储单元第四NMOS管PD1-2的源区、第二存储单元第三NMOS管PD2-1的源区、第二存储单元第四NMOS管PD2-2的源区都接地VSS；第一存储单元第一PMOS管PU1-1的漏区、第一存储单元第三NMOS管PD1-1的漏区、第一存储单元第一NMOS管PG1-1的漏区、第一存储单元第二PMOS管PU1-2的栅极、第一存储单元第四NMOS管PD1-2的栅极和第一存储单元第四PMOS管En1-2的栅极和源区以及第二存储单元第一PMOS管PU2-1的漏区、第二存储单元第三NMOS管PD2-1的漏区、第二存储单元第一NMOS管PG2-1的漏区、第二存储单元第二PMOS管PU2-2的栅极、第二存储单元第四NMOS管PD2-2的栅极和第二存储单元第四PMOS管En2-2的栅极和源区接到第一节点NQ；第一存储单元第二PMOS管PU1-2的漏区、第一存储单元第四NMOS管PD1-2的漏区、第一存储单元第二NMOS管PG1-2的漏区、第一存储单元第一PMOS管PU1-1的栅极、第一存储单元第三NMOS管PD1-1的栅极和第一存储单元第三PMOS管En1-1的栅极和源区以及第二存储单元第二PMOS管PU2-2的漏区、第二存储单元第四NMOS管PD2-2的漏区、第二存储单元第二NMOS管PG2-2的漏区、第二存储单元第一PMOS管PU2-1的栅极、第二存储单元第三NMOS管PD2-1的栅极和第二存储单元第三PMOS管En2-1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第一存储单元第一NMOS管PG1-1、第一存储单元第二NMOS管PG1-2、第一存储单元第一PMOS管PU1-1、第一存储单元第二PMOS管PU1-2、第一存储单元第三NMOS管PD1-1、第一存储单元第四NMOS管PD1-2、第一存储单元第三PMOS管En1-1和第一存储单元第四PMOS管En1-2构成第一存储单元结构101，第一存储单元第一NMOS管PG1-1和第一存储单元第二NMOS管PG1-2为第一存储单元的选择管，第一存储单元第三NMOS管PD1-1和第一存储单元第四NMOS管PD1-2为第一存储单元的下拉管；第二存储单元第一NMOS管PG2-1、第二存储单元第二NMOS管PG2-2、第二存储单元第一PMOS管PU2-1、第二存储单元第二PMOS管PU2-2、第二存储单元第三NMOS管PD2-1、第二存储单元第四NMOS管PD2-2、第二存储单元第三PMOS管En2-1和第二存储单元第四PMOS管En2-2构成第二存储单元结构，第二存储单元第一NMOS管PG2-1和第二存储单元第二NMOS管PG2-2为第二存储单元的选择管，第二存储单元第三NMOS管PD2-1和第二存储单元第四NMOS管PD2-2为第二存储单元的下拉管。
4.根据权利要求1的SRAM的存储单元结构版图，其特征在于，第一有源区和第二有源区相邻。
5.根据权利要求3的SRAM的存储单元结构版图，其特征在于，第一有源区和第二有源区相邻，第三有源区和第四有源区分别位于第一有源区和第二有源区构成的相邻有源区结构的两侧。
6.根据权利要求3的SRAM的存储单元结构版图，其特征在于，第一多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区，第五多晶硅位于第三有源区，第一多晶硅与第五多晶硅位于第一列；第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列；第三多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第七多晶硅位于第四有源区，第三多晶硅与第七多晶硅位于第三列；第四多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区，第八多晶硅位于第三有源区，第四多晶硅与第八多晶硅位于第四列。
7.根据权利要求6的SRAM的存储单元结构版图，其特征在于，第一列、第二列、第三列与第四列依次相邻排列。
8.一种SRAM的存储单元结构，其特征在于，包括：第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1、第四NMOS管PD2、第三PMOS管En1和第四PMOS管En2，第一NMOS管PG1的栅极和第二NMOS管PG2的栅极都连接到同一跟字线WL；第一NMOS管PG1的源区连接第一位线BL，第二NMOS管PG2的源区连接第二位线BLB，第二位线BLB和第一位线BL组成一对互为反相的位线结构；第一PMOS管PU1的源区和第二PMOS管PU2的源区都连接到电源电压Vdd；第三NMOS管PD1的源区和第四NMOS管PD2的源区都接地VSS；第一PMOS管PU1的漏区、第三NMOS管PD1的漏区、第一NMOS管PG1的漏区、第二PMOS管PU2的栅极、第四NMOS管PD2的栅极和第四PMOS管En2的栅极和源区都连接到第一节点NQ；第二PMOS管PU2的漏区、第四NMOS管PD2的漏区、第二NMOS管PG2的漏区、第一PMOS管PU1的栅极、第三NMOS管PD1的栅极和第三PMOS管En1的栅极和源区都连接到第二节点Q；第一节点NQ和第二节点Q存储一对互为反相的信息且互相锁存；第三PMOS管En1和第四PMOS管En2的衬底电极连接直流电压源Vdd；第一NMOS管PG1和第二NMOS管PG2为SRAM的存储单元结构的选择管，第三NMOS管PD1和第四NMOS管PD2为SRAM的存储单元结构的下拉管，第一PMOS管PU1和第二PMOS管PU2为SRAM的存储单元结构的上拉管，第三PMOS管En1和第四PMOS管En2为SRAM的存储单元结构的辅助管。
9.一种权利要求8所述的SRAM的存储单元结构的版图，其特征在于，包括：第一有源区、第二有源区、第三有源区和第四有源区，第一NMOS管PG1和第三NMOS管PD1形成在第一有源区中，第四PMOS管En2和第一PMOS管PU1形成在第二有源区中，第二PMOS管PU2和第三PMOS管En1形成在第三有源区中，第四NMOS管PD2和第二NMOS管PG2形成在第四有源区中；还包括第一多晶硅、第二多晶硅、第五多晶硅和第六多晶硅，第四NMOS管PD2、第二PMOS管PU2和第四PMOS管En2的栅极结构由第一多晶硅形成，第三NMOS管PD1、第一PMOS管PU1和第三PMOS管En1的栅极结构由第二多晶硅形成，第一NMOS管PG1的栅极结构由第五多晶硅形成，第二NMOS管PG2的栅极结构由第六多晶硅形成。
10.根据权利要求9的版图，其特征在于，第一有源区和第二有源区相邻。
11.根据权利要求10的版图，其特征在于，第三有源区和第四有源区分别位于第一有源区和第二有源区构成的相邻有源区结构的两侧。
12.根据权利要求9的版图，其特征在于，第一多晶硅从第四有源区延伸到第一有源区，然后再延伸到第二有源区。
13.根据权利要求12的版图，其特征在于，第五多晶硅位于第三有源区，第一多晶硅与第五多晶硅位于第一列。
14.根据权利要求9的版图，其特征在于，第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区。
15.根据权利要求14的版图，其特征在于，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列。
16.根据权利要求13的版图，其特征在于，第二多晶硅从第三有源区延伸到第二有源区，然后再延伸到第一有源区，第六多晶硅位于第四有源区，第二多晶硅与第六多晶硅位于第二列，第一列和第二列相邻排列。
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