CN105336358B

CN105336358B - 一种sram存储单元、sram存储器及其控制方法

Info

Publication number: CN105336358B
Application number: CN201410231080.1A
Authority: CN
Inventors: 王颖倩; 王楠; 李煜; 王媛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-05-28
Filing date: 2014-05-28
Publication date: 2019-01-22
Anticipated expiration: 2034-05-28
Also published as: CN105336358A

Abstract

本发明提供一种SRAM存储单元、SRAM存储器及其控制方法，所述存储单元包括：第一上拉晶体管和第一并联下拉晶体管，所述第一上拉晶体管与所述第一并联下拉晶体管连接在一起构成第一反相器，其中所述第一并联下拉晶体管由第一下拉晶体管和第二下拉晶体管并联构成；第二上拉晶体管和第二并联下拉晶体管，所述第二上拉晶体管与所述第二并联下拉晶体管连接在一起构成第二反相器，其中所述第二并联下拉晶体管由第三下拉晶体管和第四下拉晶体管并联构成；所述第一反相器与所述第二反相器交叉耦合。根据本发明实施例的存储单元，可提高生产过程的控制能力，提升双端口SRAM单元的读出电流和静态噪声容限，改善存储单元的失配率，提高了SRAM存储单元的性能和良率。

Description

一种SRAM存储单元、SRAM存储器及其控制方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元、具有该SRAM存储单元的SRAM存储器及该SRAM存储器的控制方法。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(Static Random Access Memory，简称SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

与只具有一个端口进行读写操作的单端口SRAM(Single-port SRAM，简称SP-SRAM)相比，双端口SRAM(Dual-port SRAM，简称DP-SRAM)有两个端口，每个端口都可以进行读操作或写操作，提升了内存带宽。因此，DP-SRAM在高速通信和图像处理等高速数据交换系统中得到广泛应用。

随着存储器尺寸的不断缩小，DP-SRAM的良率面临更大的挑战，因为随着输入电压(VDD)的降低和晶体管失配率的增加，双端口SRAM的写噪声容限(WNM)和读静态噪声容限(RSNM)变的越来越差。另外，由于器件尺寸的不断缩小，读出电流Iread也随之变小，导致很难避免由于位线摆动的缺陷而造成的读取访问失败问题的产生。合理的双端口SRAM布局可以提升失配率和读出电流，同时提高过程和产量裕度。

因此，有必要提出一种新的技术方案，以解决现有技术的不足。

发明内容

针对现有技术的不足，本发明提供一种SRAM存储单元，包括：

第一上拉晶体管和第一并联下拉晶体管，所述第一上拉晶体管与所述第一并联下拉晶体管连接在一起构成第一反相器，其中所述第一并联下拉晶体管由第一下拉晶体管和第二下拉晶体管并联构成；

第二上拉晶体管和第二并联下拉晶体管，所述第二上拉晶体管与所述第二并联下拉晶体管连接在一起构成第二反相器，其中所述第二并联下拉晶体管由第三下拉晶体管和第四下拉晶体管并联构成；

所述第一反相器与所述第二反相器交叉耦合。

进一步，所述第一下拉晶体管的漏极和所述第二下拉晶体管的漏极与所述第一上拉晶体管的漏极电连接在一起，定义为第一存储节点。

进一步，所述第三下拉晶体管的漏极和所述第四下拉晶体管的漏极与所述第二上拉晶体管的漏极电连接在一起，定义为第二存储节点。

进一步，所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电连接并共同电连接至电源Vss。

进一步，所述第三下拉晶体管的源极和所述第四下拉晶体管的源极电连接并共同电连接至电源Vss。

进一步，所述第一上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极电连接在一起并耦合至所述第二存储节点。

进一步，所述第二上拉晶体管、第三下拉晶体管和第四下拉晶体管的栅极电连接在一起并耦合至所述第一存储节点。

进一步，所述第一上拉晶体管的源极和所述第二上拉晶体管的源极电连接至电源Vdd。

进一步，还包括：

第一传输晶体管和第三传输晶体管，构成第一端口，其中：

所述第一传输晶体管的漏极电连接至所述第一端口的第一位线，

所述第三传输晶体管的漏极电连接至所述第一端口的第一补充位线，

所述第一传输晶体管的源极电连接至所述第一存储节点，

所述第三传输晶体管的源极电连接至所述第二存储节点，以及

所述第一传输晶体管的栅极和所述第三传输晶体管的栅极电连接至所述第一端口的第一字线。

进一步，还包括：

第二传输晶体管和第四传输晶体管，构成第二端口，其中：

所述第二传输晶体管的漏极电连接至所述第二端口的第二位线，

所述第四传输晶体管的漏极电连接至所述第二端口的第二补充

位线，

所述第二传输晶体管的源极电连接至所述第一存储节点，

所述第四传输晶体管的源极电连接至所述第二存储节点，以及

所述第二传输晶体管的栅极和所述第四传输晶体管的栅极电连接至所述第二端口第二字线。

进一步，包括基底，以及位于所述基底内的多个有源区包括第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区。

进一步，所述第二传输晶体管的源极与所述第一下拉晶体管的漏极通过有源层相连接并共同形成于所述第一有源区内；

所述第一传输晶体管的源极与所述第二下拉晶体管的漏极通过有源层相连接并共同形成于所述第二有源区内；

所述第四传输晶体管的源极与所述第三下拉晶体管的漏极通过有源层相连接并共同形成于所述第五有源区内；

所述第三传输晶体管的源极与所述第四下拉晶体管的漏极通过有源层相连接并共同形成于所述第六有源区内。

进一步，所述第一上拉晶体管形成于所述第三有源区内，所述第二上拉晶体管形成于所述第四有源区内。

进一步，所述多个有源区彼此之间通过位于所述基底内的隔离结构实现互相绝缘。

进一步，下拉晶体管的有效宽度等于所述第一下拉晶体管与所述第二下拉晶体管的宽度的和或等于所述第三下拉晶体管与所述第四下拉晶体管的宽度的和。

进一步，通过第一金属层互连布线将所述第一下拉晶体管和所述第二下拉晶体管的源极和源极、漏极和漏极电连接在一起，以及通过所述第一金属互连布线将所述第三下拉晶体管和所述第四下拉晶体管的源极和源极、漏极和漏极电连接在一起。

进一步，每个下拉晶体管的宽度是与其处于相同有源区内的传输晶体管的宽度的0.9到1.3倍。

本发明还提供一种SRAM存储器，所述SRAM存储器包括若干个上述的SRAM存储单元。

本发明另外还提供一种基于上述的SRAM存储器的控制方法，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。

综上所述，根据本发明实施例的存储单元，可有效避免在布局中有源区参差不齐问题的出现，进而可提高生产过程的控制能力。另外，本发明实施例的下拉晶体管的有效宽度，与现有技术中的下拉晶体管宽度相比，其增大了10％～40％，进而可有效提升双端口SRAM单元的读出电流和静态噪声容限，改善存储单元的失配率，最终提高了SRAM存储单元的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为现有的一种单端口SRAM存储单元的电路图；

图1B为现有的一种双端口SRAM存储单元的电路图；

图1C为根据图1B所示的双端口SRAM存储单元的布局俯视图；

图2A为根据本发明实施例一的双端口SRAM存储单元的电路图；

图2B为根据本发明实施例一的双端口SRAM存储单元的布局俯视图；

图3为现有的双端口SRAM存储单元与本发明实施例一种双端口SRAM存储单元的SNM曲线的对比图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

现有的一种单SRAM存储单元的电路图，如图1A所示，包括位线对(BL、BLB)、字线(WL)、上拉晶体管(PU1、PU2)、下拉晶体管(PD1、PD2)、传输门晶体管(PG1、PG2)。其中，PU1与PD1构成第一反相器，PU2与PD2构成第二反相器，第一反相器与第二反相器交叉耦合，并且，上拉晶体管PU1和PU2的源极连接至电源电压Vdd，下拉晶体管PD1和PD2的源极接地。传输门晶体管PG1和PG2分别连接至位线BL、BLB，输入来自位线的数据输入信号。

常用的一种双端口8T SRAM存储单元的电路图如图1B所示，现有的8T SRAM存储单元(如图1b所示)包括第一位线对(BLA)和第二位线对(BLB)、字线对(WLA、WLB)、上拉晶体管(PU1、PU2)、下拉晶体管(PD1、PD2)、传输门晶体管(PG1、PG2、PG3、PG4)。传输门晶体管PG1和PG3构成第一端口(port-A)，传输门晶体管PG2和PG4构成第一端口B(port-B)。通过第一端口的字线WLA控制传输门晶体管PG1和PG3，通过第一端口的字线WLB控制传输门晶体管PG2和PG4。

图1C示出了现有的双端口SRAM存储单元的布局图，由于下拉晶体管PD和上拉晶体管PG之间有源区AA宽度的不同，导致双端口SRAM存储单元的布局中有源区AA参差不齐。例如，PD的宽度是PG宽度的1.7～2.1倍。这种大的有源区的参差不齐将会导致圆形的有源区截面，并使得下拉晶体管PD的通道宽度很难控制。

改善有源区的尺寸可以有效提升存储单元的读出电流Iread、静态噪声容限和失配率，然而有源区的尺寸受到设计规则和布局方案的限制。

鉴于此，本发明提出了一种新的SRAM存储单元结构。

实施例一

下面，参照图2A-2B来描述本发明实施例的双端口SRAM存储单元的布局结构。

本发明实施例一的双端口SRAM存储单元，如图2A所示，该SRAM存储单元包括：第一位线BLA、第一补充位线BLA1、第二位线BLB、第二补充位线BLB1、第一字线WLA、第二字线WLB、第一上拉晶体管PU1、第二上拉晶体管PU2、第一并联下拉晶体管组、第二并联下拉晶体管组、第一传输晶体管PG1、第二传输晶体管PG2、第三传输晶体管PG3和第四传输晶体管PG4。其中，第一并联下拉晶体管组由第一下拉晶体管PD1_L和第二下拉晶体管PD1_R并联构成。第二并联下拉晶体管组由第三下拉晶体管PD2_L和第四下拉晶体管PD2_R并联构成。

其中，第一下拉晶体管PD1_L的漏极和第二下拉晶体管PD1_R的漏极电连接。第一下拉晶体管PD1_L的源极和第二下拉晶体管PD1_R的源极电连接并共同电连接至电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态。进一步，第一下拉晶体管PD1_L的漏极和第二下拉晶体管PD1_R的漏极并与第一上拉晶体管PU1的漏极电连接在一起，定义为第一存储节点N1。第一上拉晶体管PU1、第一下拉晶体管PD1_L和第二下拉晶体管PD1_R的栅极连接在一起构成第一反相器。

进一步，第三下拉晶体管PD2_L的漏极和第四下拉晶体管PD2_R的漏极电连接，第三下拉晶体管PD2_L的源极和第四下拉晶体管PD2_R的源极电连接并共同电连接至电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态。进一步，第三下拉晶体管PD2_L的漏极和第四下拉晶体管PD2_R的漏极与第二上拉晶体管PU2的漏极电连接在一起，定义为第二存储节点N2。第二上拉晶体管PU2、第三下拉晶体管PD2_L和第四下拉晶体管PD2_R的栅极电连接在一起构成第二反相器。所述第一反相器与所述第二反相器交叉耦合，用以存储表示“0”或“1”的数据，如图2A所示。

进一步，第一上拉晶体管PU1的源极和第二上拉晶体管PU2的源极电连接至电源Vdd。第一上拉晶体管PU1、第一下拉晶体管PD1_L和第二下拉晶体管PD1_R的栅极电连接在一起并耦合至第二存储节点N2。第二上拉晶体管PU2、第三下拉晶体管PD2_L和第四下拉晶体管PD2_R的栅极电连接在一起并耦合至第一存储节点N1。

可选地，所述第一上拉晶体管PU1和第二上拉晶体管PU2为PMOS晶体管，所述第一下拉晶体管PD1_L、所述第二下拉晶体管PD1_R、所述第三下拉晶体管PD2_L和所述第四下拉晶体管PD2_R为NMOS晶体管。

双端口SRAM存储单元还进一步包括第一端口(Port-A)和第二端口(port-B)。在一个实例中，第一端口和第二端口包括至少4个传输晶体管，分别为第一传输晶体管PG1、第二传输晶体管PG2、第三传输晶体管PG3和第四传输晶体管PG4。第一端口包括第一传输晶体管PG1和第三传输晶体管PG3，第二端口包括第二传输晶体管PG2和第四传输晶体管PG4。第一传输晶体管PG1的源极电连接至第一存储节点N1。第一传输晶体管PG1的栅极电连接至第一端口的第一字线WLA。第一传输晶体管PG1的漏极电连接至第一端口的第一位线BLA。第三传输晶体管PG3的漏极电连接至第一端口的第一补充位线BLA1。第三传输晶体管PG3的源极电连接至第二存储节点N2。第三传输晶体管PG3的栅极电连接至第一端口的第一字线WLA。第二传输晶体管PG2的源极电连接至第一存储节点N1。第二传输晶体管PG2的漏极电连接至第二端口的第二位线BLB。第二传输晶体管PG2的栅极电连接至第二端口的第二字线WLB。第四传输晶体管PG4的源极电连接至第二存储节点N2。第四传输晶体管PG4的漏极电连接至第二端口的第二补充位线BLB1。第四传输晶体管PG4的栅极电连接至第二端口的第二字线WLB。

可选地，所述第一传输晶体管PG1、所述第二传输晶体管PG2、所述第三传输晶体管PG3和所述第四传输晶体管PG4为NMOS晶体管。

如图2B所示，为本发明实施例中双端口SRAM存储单元的布局俯视图。

双端口SRAM单元形成于半导体基底上。半导体基底包括硅。或者基底包括锗、硅化锗或其他适合的半导体材料。半导体基底还可包括其他合适的特征和结构。

在所述半导体基底内形成多个有源区，所述多个有源区彼此之间通过位于所述基底内的隔离结构实现互相绝缘。隔离结构经由合适的技术形成于半导体基底内。在一实施例中，隔离结构经由浅沟槽绝缘(STI)技术形成。在另一实施例中，隔离结构或者可经由硅局部氧化(LOCOS)技术形成。示例性地，利用浅沟槽绝缘技术定义多个有源区包括第一有源区AA1、第二有源区AA2、第三有源区AA3、第四有源区AA4、第五有源区AA5和第六有源区AA6。其中第一有源区AA1、第二有源区AA2、第五有源区AA5和第六有源区AA6形成于N肼区内。第三有源区AA3和第四有源区AA4形成于P肼区内。

进一步地，第二传输晶体管PG2的源极与第一下拉晶体管PD1_L的漏极通过有源层相连接并共同形成于第一有源区内。第一传输晶体管PG1的源极与第二下拉晶体管PD1_R的漏极通过有源层相连接并共同形成于第二有源区内。第四传输晶体管PG4的源极与第三下拉晶体管PD2_L的漏极通过有源层相连接并共同形成于第五有源区内。第三传输晶体管PG3的源极与第四下拉晶体管PD2_R的漏极通过有源层相连接并共同形成于第六有源区内。第一上拉晶体管PU1形成于第三有源区内。第二上拉晶体管PU2形成于第四有源区内。进一步地，本发明实施例的下拉晶体管的宽度是与其处于相同有源区内的传输晶体管的宽度的0.9到1.3倍，其宽度小于现有的双端口SRAM单元的下拉晶体管的宽度。

在一个实例中，作为双端口SRAM存储单元中的下拉晶体管的有效宽度等于第一下拉晶体管PD1_L和第二下拉晶体管PD1_R的宽度的和或等于第三下拉晶体管PD2_L和第四下拉晶体管PD2_R的宽度的和。本发明实施例的第一下拉晶体管PD1_L和第二下拉晶体管PD1_R的宽度的和以及第三下拉晶体管PD2_L和第四下拉晶体管PD2_R的宽度的和比现有的双端口SRAM单元的下拉晶体管的宽度增大了约10％～40％，进而可有效提升双端口SRAM单元的读出电流和静态噪声容限，改善存储单元的失配率。

双端口SRAM存储单元还包括第一金属层的互连布线。各种互连结构可用来耦合NOMS和PMOS晶体管以形成实际运作的双端口SRAM单元。在一个实例中，通过第一金属层互连布线将第一下拉晶体管PD1_L的源极和第二下拉晶体管PD1_R的源极电连接在一起，通过第一金属层互连布线将第三下拉晶体管PD2_L的漏极和第四下拉晶体管PD2_R的漏极电连接在一起。通过第一金属层互连布线将第三下拉晶体管PD2_L的源极和第四下拉晶体管PD2_R的源极电连接在一起，通过第一金属层互连布线将第三下拉晶体管PD2_L的漏极和第四下拉晶体管PD2_R的漏极电连接在一起。

双端口SRAM单元更进一步包括第一金属层的在栅极、漏极端和源极端的各个不同接触窗。接触窗特征的位置与配置是为了布线，包括将掺杂区或栅极电连接至金属层。接触窗的几何结构可根据实际布局需要而设计为各种不同结构。在一个实例中，针对一般接触窗功能，SRAM存储单元的多个接触窗为正方形。在一个实例中，接触窗布线至第一金属层中相应的金属线。在另一个实例中，设计一个或多个接触窗为第一方向上的长方形。

本实施例中，互连结构包括金属线位线(BLB、BLB1、BLA、BLA1)，字线(WLA、WLB)，互连结构可包括在第一金属层的其他金属特征。

根据本发明实施例的双端口SRAM存储单元，对其静态噪声容限SNM进行测试，结果如图3所示，其中a曲线为本发明实施例中双端口SRAM单元的SNM曲线，b曲线为现有技术双端口SRAM单元的SNM曲线，由图可以看出，采用本发明的存储单元结构，其静态噪声容限值达到145mv，与现有技术双端口SRAM存储单元的125mV的静态噪声容限相比有很明显的提升。

综上所述，根据本发明实施例的双端口SRAM单元，用两个较小的下拉晶体管替代现有技术中的单个的大的下拉晶体管，这种替代具有以下两点优点：

(1)、可有效避免在布局中有源区参差不齐问题的出现，进而可提高生产过程的控制能力。

(2)、两个较小的下拉晶体管的宽度之和构成本发明实施例的存储单元的下拉晶体管的有效宽度，与现有技术中的下拉晶体管宽度相比，其增大了10％～40％，进而可有效提升双端口SRAM单元的读出电流和静态噪声容限，改善存储单元的失配率，最终提高了SRAM存储单元的性能和良率。

实施例二

本发明还提供了一种SRAM存储器，所述SRAM存储器包括实施例一所述的SRAM存储单元，其中所述存储器中可以包括若干所述SRAM存储单元，其中，所述SRAM存储单元可以沿着行方向排列或以其他方式排列。

本发明还提供了一种所述SRAM存储器的控制方法，所述控制方法包括：

进一步，将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种SRAM存储单元，包括：

所述第一反相器与所述第二反相器交叉耦合；

第一传输晶体管和第三传输晶体管，构成第一端口，第二传输晶体管和第四传输晶体管，构成第二端口；

基底，以及位于所述基底内的多个有源区包括第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；

所述第二传输晶体管的源极与所述第一下拉晶体管的漏极通过有源层相连接并共同形成于所述第一有源区内；所述第一传输晶体管的源极与所述第二下拉晶体管的漏极通过有源层相连接并共同形成于所述第二有源区内；所述第四传输晶体管的源极与所述第三下拉晶体管的漏极通过有源层相连接并共同形成于所述第五有源区内；所述第三传输晶体管的源极与所述第四下拉晶体管的漏极通过有源层相连接并共同形成于所述第六有源区内。

2.根据权利要求1所述的存储单元，其特征在于，所述第一下拉晶体管的漏极和所述第二下拉晶体管的漏极与所述第一上拉晶体管的漏极电连接在一起，定义为第一存储节点。

3.根据权利要求2所述的存储单元，其特征在于，所述第三下拉晶体管的漏极和所述第四下拉晶体管的漏极与所述第二上拉晶体管的漏极电连接在一起，定义为第二存储节点。

4.根据权利要求1所述的存储单元，其特征在于，所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电连接并共同电连接至电源Vss。

5.根据权利要求1所述的存储单元，其特征在于，所述第三下拉晶体管的源极和所述第四下拉晶体管的源极电连接并共同电连接至电源Vss。

6.根据权利要求3所述的存储单元，其特征在于，所述第一上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极电连接在一起并耦合至所述第二存储节点。

7.根据权利要求2所述的存储单元，其特征在于，所述第二上拉晶体管、第三下拉晶体管和第四下拉晶体管的栅极电连接在一起并耦合至所述第一存储节点。

8.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管的源极和所述第二上拉晶体管的源极电连接至电源Vdd。

9.根据权利要求3所述的存储单元，其特征在于，

所述第一传输晶体管的源极电连接至所述第一存储节点，

10.根据权利要求9所述的存储单元，其特征在于，

所述第二传输晶体管的漏极电连接至所述第二端口的第二位线，所述第四传输晶体管的漏极电连接至所述第二端口的第二补充位线，

所述第二传输晶体管的源极电连接至所述第一存储节点，

11.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管形成于所述第三有源区内，所述第二上拉晶体管形成于所述第四有源区内。

12.根据权利要求1所述的存储单元，其特征在于，所述多个有源区彼此之间通过位于所述基底内的隔离结构实现互相绝缘。

13.根据权利要求1所述的存储单元，其特征在于，下拉晶体管的有效宽度等于所述第一下拉晶体管与所述第二下拉晶体管的宽度的和或等于所述第三下拉晶体管与所述第四下拉晶体管的宽度的和。

14.根据权利要求1所述的存储单元，其特征在于，通过第一金属层互连布线将所述第一下拉晶体管和所述第二下拉晶体管的源极和源极、漏极和漏极电连接在一起，以及通过所述第一金属互连布线将所述第三下拉晶体管和所述第四下拉晶体管的源极和源极、漏极和漏极电连接在一起。

15.根据权利要求1所述的存储单元，其特征在于，每个下拉晶体管的宽度是与其处于相同有源区内的传输晶体管的宽度的0.9到1.3倍。

16.一种SRAM存储器，其特征在于，所述SRAM存储器包括若干个如权利要求1-15中任一项所述的SRAM存储单元。

17.一种基于权利要求16所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括：

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。