CN106601742B - 具有堆叠的位单元的静态随机存取存储器 - Google Patents

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Abstract

提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器和位线之间的第一传输门晶体管和连接在第二反相器和互补位线之间的第二传输门晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下面。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。

Description

具有堆叠的位单元的静态随机存取存储器
技术领域
本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。
背景技术
静态随机存取存储器(SRAM)通常用于集成电路中。此外，SRAM用于需要高速度、低功耗和简单操作的电子应用中。嵌入式SRAM在高速通信、图像处理和芯片上系统(SOC)应用中尤其流行。SRAM具有保持数据而不需要刷新的优势特征。
SRAM包括多个设置在形成阵列的行和列中的位单元。每个位单元包括多个连接至用于读取数据位和将数据写入至存储单元的位线和字线。单端口SRAM使得单个数据位在特定的时间写入位单元和从位单元读取单个数据位。相反，双端口SRAM使得多个写入和读取几乎在相同的时间发生。
发明内容
根据本发明的一个实施例，提供了一种静态随机存取存储器，包括：多个位单元，每个所述位单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，与所述第一反相器交叉连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间；其中，所述位单元分成多个顶部层单元和多个底部层单元，并且所述底部层单元的每个底部层单元均设置在单独的所述顶部层单元下面，其中，所述顶部层单元的所述第一反相器设置在位于衬底内的对应的所述底部层单元的所述第二反相器上，并且所述顶部层单元的所述第二反相器设置在位于所述衬底内的对应的所述底部层单元的所述第一反相器上。
根据本发明的另一实施例，还提供了一种静态随机存取存储器，包括：多个位单元，每个所述位单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，与所述第一反相器交叉连接，包括第二上拉晶体管和第二下拉晶体管；第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间，其中，所述位单元分成形成第一阵列的多个顶部层单元和形成设置在所述第一阵列下面的第二阵列的多个底部层单元，其中，所述顶部层单元的所述第一传输门晶体管、所述第二上拉晶体管和所述第二下拉晶体管设置在所述第一阵列的第一列中，并且对应的所述底部层单元的所述第二传输门晶体管、所述第一上拉晶体管和所述第一下拉晶体管设置在所述第二阵列的与所述第一列平行并且位于所述第一列下面的第二列中，其中，所述顶部层单元的所述晶体管的源极和对应的所述底部层单元的所述晶体管的源极设置在所述第一列和所述第二列之间。
根据本发明的又一实施例，还提供了一种静态随机存取存储器，包括：顶部层单元，连接至金属层的第一字线、位线和互补位线，所述顶部层单元包括位于衬底中的六个晶体管，其中，所述顶部层单元的所述晶体管的漏极设置在所述衬底的第一层上，所述顶部层单元的所述晶体管的栅极设置在位于所述衬底的所述第一层下面的第二层上，所述顶部层单元的所述晶体管的源极设置在位于所述衬底的所述第二层下面的第三层上；以及底部层单元，设置在所述顶部层单元下面并且连接至所述金属层的第二字线、所述位线和所述互补位线，所述底部层单元包括位于所述衬底中的六个晶体管，其中，所述底部层单元的所述晶体管的源极设置在所述第三层上，所述底部层单元的所述晶体管的栅极设置在位于所述衬底的所述第三层下面的第四层上，所述底部层单元的所述晶体管的漏极设置在位于所述衬底的所述第四层下面的第五层上，其中，所述顶部层单元和所述底部层单元的所述六个晶体管分别包括：第一上拉晶体管和第一下拉晶体管，其中，第一反相器由所述第一上拉晶体管和所述第一下拉晶体管形成；第二上拉晶体管和第二下拉晶体管，其中，与所述第一反相器交叉连接的第二反相器由所述第二上拉晶体管和所述第二下拉晶体管形成；第一传输门晶体管，连接在所述第一反相器的输入和所述位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和所述互补位线之间，其中，所述顶部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第一字线控制，并且所述底部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第二字线控制。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了静态随机存取存储器(SRAM)的简图。
图2A示出了根据本发明的一些实施例的单端口SRAM位单元。
图2B示出了根据本发明的一些实施例的图2A的位单元的简图。
图3A示出了示出位阵列的两个相邻的位单元的布局的顶视图。
图3B示出了示出在图3A的两个相邻的位单元中的六个晶体管的配置的简图。
图4A示出了图3A的位单元的沿着剖面线A-AA的截面图。
图4B示出了图3A的位单元的沿着剖面线B-BB的截面图。
图4C示出了图3A的位单元的沿着剖面线C-CC的截面图。
图4D示出了图3A的位单元的沿着剖面线D-DD的截面图。
图5示出了根据本发明的一些实施例的SRAM。
图6示出了示出根据本发明的一些实施例的在顶部层单元和底部层单元中的六个晶体管的配置的简图。
图7A示出了根据本发明的一些实施例的图6的顶部层单元和底部层单元的沿着剖面线E-EE的简图。
图7B示出了根据本发明的一些实施例的图6的顶部层单元和底部层单元的沿着剖面线F-FF的截面图。
图7C示出了根据本发明的一些实施例的图6的顶部层单元和底部层单元的沿着剖面线G-GG的截面图。
图7D示出了根据本发明的一些实施例的图6的顶部层单元和底部层单元的沿着剖面线H-HH的截面图。
图8A示出了示出根据本发明的一些实施例的顶部层单元和底部层单元的栅极区域的配置的顶视图。
图8B示出了根据本发明的一些实施例的顶部层单元和底部层单元沿着剖面线I-II的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例。当然，这些只是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变形。贯穿各个视图和示例性实施例，相似的参考标号用于表示相似的元件。应当理解，能够在公开的方法之前、期间和之后提供额外的步骤，并且能够替代金额消除一些描述的操作用于该方法的其他实施例。
图1示出了静态随机存取存储器(SEAM)100的简图。SRAM 100可以是独立的器件或在集成电路(例如，芯片上系统(SOC))中实施。SRAM 100包括单元阵列110和控制器120，其中单元阵列110包括设置在多个行和多个列中的多个位单元BC。
在SRAM 100中，控制器120能够通过使用多个字线WL1-WLm和多个位线BL1-BLn访问单元阵列110的位单元。在单元阵列110中，每个位单元能够根据对应的字线和对应的位线存储一位数据。
图2A示出了根据本发明的一些实施例的单端口SRAM位单元200。位单元200包括一对交叉连接的反相器INV1和INV2，以及两个传输门晶体管(pass gate transistor)MT1和MT2。反相器INV1和INV2交叉连接在节点n1和n2之间，并且形成锁存器。传输门晶体管MT1连接在位线BL和节点n1之间，并且传输门晶体管MT2连接在互补位线BLB和节点n2之间，其中互补位线BLB与位线BL互补。传输门晶体管MT1和MT2的栅极连接至相同的位线WL。此外，传输门晶体管MT1和MT2是NMOS晶体管。
图2B示出了根据本发明的一些实施例的图2A的位单元200的简化图。反相器INV1包括上拉晶体管MU1和下拉晶体管MD1。上拉晶体管MU1是PMOS晶体管，并且下拉晶体管MD1是NMOS晶体管。上拉晶体管MU1的漏极和下拉晶体管MD1的漏极连接至连接传输门晶体管MT2的节点n2。上拉晶体管MU1和下拉晶体管MD1的栅极连接至连接传输门晶体管MT1的节点n1。此外，上拉晶体管MU1的源极连接至电源线VDD，并且下拉晶体管MD1的源极连接至地线VSS。
类似地，反相器INV2包括上拉晶体管MU2和下拉晶体管MD2。上拉晶体管MU2是PMOS晶体管并且下拉晶体管MD2是NMOS晶体管。上拉晶体管MU2和下拉晶体管MD2的漏极连接至连接传输门晶体管MT1的节点n1。上拉晶体管MU2和下拉晶体管MD2的栅极连接至连接传输门晶体管MT2的节点n2。此外，上拉晶体管MU2的源极连接至电源线VDD，并且下拉晶体管MD2的源极连接至地线VSS。
图3A示出了示出位阵列的两个相邻位单元BC1和BC2的布局的顶视图。如上所述，位单元BC1和BC2的每个均包括由上拉晶体管MU1和下拉晶体管MD1形成的反相器INV1、由上拉晶体管MU2和下拉晶体管MD2形成的反相器INV2和两个传输门晶体管MT1和MT2。下面将描述位单元BC1和BC2的布局的细节。
图3B示出了示出在图3A的两个相邻的位单元BC1和BC2中的六个晶体管的配置的简图。如图3A和图3B中示出，位单元BC1邻近位单元BC2，并且位单元BC1和BC2的布局是对称的。位单元BC1和BC2的传输门晶体管MT1连接至相同的位线BL，并且位单元BC1和BC2的传输门晶体管MT2连接至相同的互补位线BLB。此外，位单元BC1的传输门晶体管MT1和MT2的栅极和位单元BC2的传输门晶体管MT1和MT2的栅极连接至不同的字线。例如，位单元BC1的传输门晶体管MT1和MT2的栅极连接至第一字线WL1，并且位单元BC2的传输门晶体管MT1和MT2的栅极连接至第二字线WL2。
在位单元BC1中，传输门晶体管MT2、上拉晶体管MU1和下拉晶体管MD1设置在第一列列1中，并且上拉晶体管MU2、下拉晶体管MD2和传输门晶体管MT1设置在第二列列2中。
在位单元BC2中，上拉晶体管MU2、下拉晶体管MD2和传输门晶体管MT1设置在第三列列3中，并且传输门晶体管MT2、上拉晶体管MU1个下拉晶体管MD1设置在第一列列4中。
对于位单元BC1和BC2，传输门晶体管MT2设置在第一行行1中。此外，位单元BC1和BC2的上拉晶体管MU1和MU2设置在第二行行2中。位单元BC1和BC2的下拉晶体管MD1和MD2设置在第三行行3中。传输门晶体管MT1设置在第四行行4中。
下面将详细地描述图3A的位阵列的布局结构。
图4A示出了图3A的位单元BC1和BC2沿着剖面线A-AA截取的剖面图。参考图3A和图4A，形成位单元BC1的传输门晶体管MT2和位单元BC2的传输门晶体管MT2。由于位单元BC1和BC2的对称布局，只示出了位单元BC1的传输门晶体管MT2以便简化说明。
位单元BC1和BC2的传输门晶体管MT2的源极设置在源极焊盘310上。源极焊盘310可以是漏极硅化物。互补位线BLB通过导线440、通孔430和漏极顶上金属层(即，漏极上金属，MD)接触件420连接至源极焊盘310。MD接触件设置为形成至掺杂的区域(诸如源极区域或漏极区域)的接触件。导线440设置在金属层中。
位单元BC1的传输门晶体管MT2的漏极设置在漏极焊盘320中。如上提及，在每个位单元中，传输门晶体管MT2的漏极在节点n2处连接至上拉晶体管MU2和下拉晶体管MD2的栅极。因此，漏极焊盘320经由MD接触件421、在多晶(poly)顶上金属层(即，多晶上金属，MP)接触件410和栅极区域334连接至上拉晶体管MU2和下拉晶体管MD2的栅极。
位单元BC1的传输门晶体管MT2的栅极设置在栅极区域330中，并且传输门晶体管MT2的沟道CH形成在位于漏极焊盘320和源极焊盘310之间的栅极区域330中。此外，第一字线WL1经由导线302连接至栅极区域330。导线302设置在金属层中。设置MP接触件以形成至栅极区的连接。
图4B示出了图3A的位单元BC1和BC2的沿着剖面线B-BB截取的剖面图。参考图3A和图4B，形成位单元BC1的上拉晶体管MU1和MU2和位单元BC2的上拉晶体管MU1和MU2。由于位单元BC1和BC2的对称的布局，只示出了位单元BC1的上拉晶体管MU1和MU2。
位单元BC1和BC2的上拉晶体管MU1和MU2的源极设置在源极焊盘312上。电源线VDD经由导线442、通孔432和MD接触件422连接至源极焊盘312。
对于位单元BC1，上拉晶体管MU1的漏极设置在漏极焊盘320中。如上提及，在每个位单元中，上拉晶体管MU1的漏极在节点n2处连接至下拉晶体管MD1和传输门晶体管MT2的漏极。因此，上拉晶体管MU1的漏极和传输门晶体管MT2的漏极经由漏极焊盘320连接在一起。此外，上拉晶体管MU2的漏极设置在漏极焊盘322中。
对于位单元BC1，上拉晶体管MU1的栅极设置在栅极区域332中，并且上拉晶体管的沟道CH形成在漏极焊盘320和源极焊盘312之间的栅极区域332中。此外，上拉晶体管MU2的栅极设置在栅极区域334中，并且上拉晶体管MU2的沟道CH设置在栅极焊盘322和源极焊盘312之间的栅极区域334中。
如上提及，传输门晶体管MT2的漏极(例如，图4A的漏极焊盘320)经由相应的MD接触件(例如，图4A的MD接触件421)和相应的MP接触件(例如，图4A的MD接触件410)连接至上拉晶体管MU2的栅极(例如，图4A的图4B的栅极区域334)。
图4C示出了图3A的位单元BC1和BC2的沿着剖面线C-CC截取的剖面图。参考图3A和图4C，形成位单元BC1的下拉晶体管MD1和MD2以及位单元BC2的下拉晶体管MD1和MD2。由于位单元BC1和BC2的对称的布局，只示出位单元BC1的下拉晶体管以便简化描述。
位单元BC1和BC2的下拉晶体管MD1和MD2的源极设置在源极焊盘314上。地线VSS经由导线444、通孔434和MD接触件424连接至源极焊盘314。
对于位单元BC1，下拉晶体管MD1的漏极设置在漏极焊盘320中。下拉晶体管MD1、上拉晶体管MU1和传输门晶体管MT2的漏极经由漏极焊盘320连接在一起。此外，下拉晶体管MD2的漏极设置在漏极焊盘322中。下拉晶体管MD2和上拉晶体管MU2的漏极经由漏极焊盘322连接在一起。
对于位单元BC1，下拉晶体管MD1的栅极设置在栅极区域332中，并且下拉晶体管MD1的沟道CH形成在漏极焊盘320和源极焊盘314之间的栅极区域332中。下拉晶体管MD1和上拉晶体管MU1的栅极经由栅极区域332连接在一起。此外，下拉晶体管MD2的栅极设置在栅极区域334中，并且下拉晶体管MD2的沟道CH形成在漏极焊盘322和源极焊盘314之间的栅极区域334中。下拉晶体管MD2和上拉晶体管MU2的栅极经由栅极区域334连接在一起。
图4D示出了图3A的位单元BC1和BC2的沿着剖面线C-CC截取的剖面图。参考图3A和图4D，形成了位单元BC1和位单元BC2的传输门晶体管MT1。由于位单元BC1和BC2的对称布局，只示出位单元BC1的传输门晶体管MT1以便简化描述。
位单元BC1和BC2的传输门晶体管MT1的源极设置在源极焊盘316上。位线BL经由导线446、通孔436和MD接触件426连接至源极焊盘316。
位单元BC1的传输门晶体管MT1的漏极设置在漏极焊盘322中。漏极焊盘322经由MD接触件427、MP接触件412和栅极区域332连接至上拉晶体管MU1和下拉晶体管MD1的栅极。此外，对于位单元BC1，传输门晶体管MT1、下拉晶体管MD2和上拉晶体管MU2的漏极经由漏极焊盘322连接在一起。
位单元BC1的传输门晶体管MT1的栅极设置在栅极区域336中，并且传输门晶体管MT1的沟道CH设置在位于漏极焊盘322和源极焊盘316之间的栅极区域336中。此外，第一字线WL1连接至栅极区域336。
图5示出了根据本发明的一些实施例的SRAM 500。SRAM 500包括多个位单元。如上面提及，每个位单元包括六个晶体管，包括两个上拉晶体管MU1和MU2、两个下拉晶体管MD1和MD2，以及两个传输门晶体管MT1和MT2，如图2B中示出。此外，上拉晶体管MU1和下拉晶体管MD1形成反相器INV1，并且上拉晶体管MU2和下拉晶体管MD2形成反相器INV2。
在该实施例中，SRAM 500的位单元分成多个顶部层单元BC_T和多个底部层单元BC_B。顶部层单元BC_T设置在第一阵列510的多个行和多个列中。此外，底部层单元BC_B设置在第二列520的多个行和多个列中。应当注意，在衬底中第二列520设置在第一列510下面。
在一些实施例中，第一列510的行的数量与第二列520的行的数量相同。第一阵列510的列的数量与第二阵列520的列的数量相同。
图6示出了示出根据本发明的一些实施例的示出在顶部层单元BC_T和底部层单元BC_B中的六个晶体管的配置的简图。顶部层单元BC_T设置在底部层单元BC_B上。
在顶部层单元BC_T中，上拉晶体管MU2、下拉晶体管MD2和传输门晶体管MT1设置在第一列列1中。此外，传输门晶体管MT2、上拉晶体管MU1和下拉晶体管MD1设置在第二列列2中。
在底部层单元BC_B中，传输门晶体管MT2、上拉晶体管MU1和下拉晶体管MD1设置在第三列列3中。此外，上拉晶体管MU2、下拉晶体管MD2和传输门晶体管MT1设置在第四列列4中。
在一些实施例中，第一列列1平行于并且邻近第二列列2。此外，第三列列3平行于并且邻近第四列列4。应当注意，第三列平行于第一列列1并且在第一列列1下面，并且第四列列4平行于第二列列2并且在第二列列2下面。
在顶部层单元BC_T中，传输门晶体管MT2设置在第一行行1中。上拉晶体管MU1和MU2设置在第二行行2中，并且第二行行2平行于并且邻近第一行行1。下拉晶体管MD1和MD2设置在第三行行3中，并且第三行行3平行于并且邻近第二行行2。传输门晶体管MT1设置在第四行行4中，并且第四行行4平行于并且邻近第三行行3。
在底部层单元BC_B中，传输门晶体管MT2设置在第五行行5中，并且第五行行5平行于第一行行1并且在第一行行1下面。上拉晶体管MU1和MU2设置在第六行行6中，并且第六行平行于第二行行2并且在第二行行2下面。下拉晶体管MD1和MD2设置在第七行行7中，并且第七行行7平行于第三行并且在第三行下面。传输门晶体管MT1设置在第八行行8中，并且第八行行8平行于第四行并且在第四行下面。
在一些实施例中，由顶部层单元BC_T中的上拉晶体管MU2和下拉晶体管MD2形成的反相器设置在由底部层单元BC_B的上拉晶体管MU1和下拉晶体管MU1形成的反相器上。此外，由顶部层单元BC_T中的上拉晶体管MU1和下拉晶体管MD1形成的反相器设置在由底部层单元BC_B中的上拉晶体管MU2和下拉晶体管MD2形成的反相器上。
下面将描述图6的顶部层单元BC_T和底部层单元BC_B的堆叠的结构。
图7A示出了根据本发明的一些实施例的图6的顶部层单元BC_T和底部层单元BC_B沿着剖面线E-EE截取的剖面图。顶部层单元BC_T的传输门晶体管MT2和底部层单元BC_B的传输门晶体管MT2形成在衬底700中。
顶部层单元BC_T和底部层BC_B的传输门晶体管MT2的源极设置在源极焊盘610上。互补位线BLB经由在衬底700上的导线740和通孔730以及衬底700的MD接触件720连接至源极焊盘610。在一些实施例中，导线740设置在衬底700上的金属层中。源极焊盘610设置在衬底700的第三层L3中。应当注意，第三层L3的源极焊盘610可以作为互补位线BLB被顶部层单元BC_T和底部层单元BC_B共用。
对于顶部层单元BC_T，传输门晶体管MT2的漏极设置在漏极焊盘620中。在顶部层单元BC_T中，传输门晶体管MT2的漏极连接至上拉晶体管MU2和下拉晶体管MD2的栅极。因此，漏极焊盘620经由衬底700的MD接触件721、MP接触件710和栅极区域334连接至上拉晶体管MU2和下拉晶体管MD2的栅极。应当注意，漏极焊盘620设置在衬底700的第一层L1中。
对于顶部层单元BC_T，传输门晶体管MT2的栅极设置在栅极区域630中，并且传输门晶体管MT2的沟道CH形成在漏极焊盘620和源极焊盘610之间的栅极区域630中。此外，第一字线WL1连接至栅极区域630，并且下面将描述连接的细节。应当注意栅极区域630和634设置在衬底700的第二层L2中，并且第二层L2设置在衬底700中的第一层L1和第三层L3之间。
对于底部层单元BC_B，传输门晶体管MT2的漏极设置在漏极焊盘760中。对于底部层单元BC_B，传输门晶体管MT2的漏极设置在漏极焊盘700中。在底部层单元BC_B中，传输门晶体管MT2的漏极连接至上拉晶体管MU2和下拉晶体管MD2的栅极。因此，漏极焊盘760能够提供用于经由衬底700的栅极区域774(而不通过MD接触件或MP接触件)的直接连接至上拉晶体管MU2和下拉晶体管MD2的栅极的内部连接。因此，能够降低掩模计数(mask counts)制造SRAM。应当注意，漏极焊盘760设置在衬底700的第五层L5中。
对于底部层单元BC_B,传输门晶体管MT2的栅极设置在漏极焊盘760和源极焊盘610之间的栅极区域770中。此外，第二字线WL2连接至栅极区域770。应当注意，栅极区域770和774设置在衬底700的第四层L4中，并且第四层L4设置在第三层L3和第五层L5之间。在一些实施例中，去除额外的掩模，诸如CH埠(bu)，并且在漏极焊盘760和源极焊盘610之间的栅极区域774中不形成沟道CH。
与图4A的位单元BC1和BC2的布局结构相比，图7A的顶部层单元BC_T和底部层单元BC_B的堆叠的结构的布局面积通过将底部层单元BC_B设置在顶部层单元BC_T下而减小。
图7B示出了根据本发明的一些实施例的图6的顶部层单元BC_T和底部层单元BC_B的沿着剖面线F-FF的截面图。顶部单元BC_T的上拉晶体管MU2和MU1和底部层单元BC_B的上拉晶体管MU2和MU1形成在衬底700中。
顶部层单元BC_T和底部层单元BC_B的上拉晶体管MU1和MU2的源极设置在源极焊盘612上。电源线VDD经由在衬底700上的导线742和通孔732和衬底700的MD接触件722连接至源极焊盘612。在一些实施例中，导线742设置在衬底700上的金属层中。应当注意，第三层L3的源极焊盘612能够作为电源线VDD被顶部层单元BC_T和底部层单元BC_B共用。
对于顶部层单元BC_T，上拉晶体管MU1的漏极设置在漏极焊盘620中。因此，上拉晶体管MU1的漏极和传输门晶体管MT2的漏极经由漏极焊盘620连接在一起。此外，上拉晶体管MU2的漏极设置在漏极焊盘622中。漏极焊盘620和622设置在衬底700的相同的层，即第一层L1中。
对于顶部层单元BC_T，上拉晶体管MU1的栅极设置在栅极区域632中，并且上拉晶体管MU1的沟道CH形成在位于漏极焊盘620和源极焊盘612之间的栅极区域632中。此外，上拉晶体管MU2的栅极设置在栅极区域634中，并且上拉晶体管MU2的沟槽CH形成在位于漏极焊盘622和源极焊盘612之间的栅极区域634中。上拉晶体管MU2的栅极经由图7A的栅极区域634、MP接触件721和漏极焊盘620连接至传输门晶体管MU2的漏极。栅极区域632和634设置在衬底700的相同的层，即第二层L2中。
对于底部层单元BC_B，上拉晶体管MU1的漏极设置在漏极焊盘760中。因此，上拉晶体管MU1的漏极和传输门晶体管MT2的漏极经由漏极焊盘760连接在一起。此外，上拉晶体管MU2的漏极设置在漏极焊盘762中。漏极焊盘760和762设置在衬底700的相同的层，即第五层L5中。
对于底部层单元BC_B，上拉晶体管MU1的栅极设置在栅极区域772中，并且上拉晶体管MU1的沟道CH形成在漏极焊盘760和源极焊盘612之间的栅极区域772中。此外，上拉晶体管MU2的栅极设置在栅极区域774中，并且上拉晶体管MU2的沟道CH形成在漏极焊盘762和源极焊盘612之间的栅极区域774中。上拉晶体管MU2的栅极经由图7A的栅极区域774和漏极焊盘760连接至传输门晶体管MT2的漏极。栅极区域774和772设置在衬底700的相同的层，即第四层L4中。
与图4B的位单元BC1和BC2的布局结构相比，图7B的顶部层单元BC_T和底部层单元BC_B的堆叠的结构的布局面积通过将底部层单元BC_B设置在顶部层单元BC_T下而减小。
图7C示出了根据本发明的一些实施例的图6的顶部层单元BC_T和底部层单元BC_B的沿着剖面线G_G的截面图。顶部层单元BC_T的下拉晶体管MD2和MD1和底部层单元BC_B的下拉晶体管MD2和MD1形成在衬底700中。
顶部层单元BC_T和底部层单元BC_B的下拉晶体管MD1和MD2的源极设置在源极焊盘614上。地线VSS经由衬底700上的导线744和通孔734和衬底700的MD接触件724连接至源极焊盘614。在一些实施例中，导线744设置在衬底700上的金属层中。应当注意，第三层L3的源极焊盘614作为地线VSS能够被顶部层单元BC_T和底部层单元BC_B共用。
对于顶部层单元BC_T，下拉晶体管MD1的漏极设置在漏极焊盘620中。因此，下拉晶体管MD1、上拉晶体管MU1和传输门晶体管MT2的漏极经由漏极焊盘620连接在一起。此外，下拉晶体管MD2的漏极设置在漏极焊盘622中。下拉晶体管MD2的漏极经由漏极焊盘622连接至上拉晶体管MU2的漏极。
对于顶部层单元BC_T，下拉晶体管MD1的栅极设置在栅极区域632中，并且下拉晶体管MD1的沟道CH形成在漏极焊盘620和源极焊盘614之间的栅极区域632中。此外，下拉晶体管MD2的栅极设置在栅极区域634中，并且下拉晶体管MD2的沟道CH形成在漏极焊盘622和源极焊盘614之间的栅极区域634中。
对于底部层单元BC_B，下拉晶体管MD1的漏极设置在漏极焊盘760中。因此，下拉晶体管MD1、上拉晶体管MU1和传输门晶体管MT2的漏极经由漏极焊盘760连接在一起。此外，下拉晶体管MD2的漏极设置在漏极焊盘762中。下拉晶体管MD2的漏极经由漏极焊盘762连接至上拉晶体管MU1的漏极。
对于底部层单元BC_B，下拉晶体管MD1的栅极设置在栅极区域772中，并且上拉晶体管MU1的沟道CH形成在漏极焊盘760和源极焊盘614之间的栅极区域772中。此外，下拉晶体管MD2的栅极设置在栅极区域774中，并且上拉晶体换MU2的沟道CH形成在漏极焊盘762和源极焊盘614之间的栅极区域774中。
与图4C的位单元BC1和BC2的布局结构相比，图7C的顶部层单元BC_T和底部层单元BC_B的堆叠的结构的布局面积通过将底部层单元BC_B设置在顶部层单元BC-T下而减小。
图7D示出了根据本发明的一些实施例的图6的顶部层单元BC_T和底部层单元BC_B沿着剖面线H-HH的截面图。顶部单元BC_T的传输门晶体管MT1和底部层单元BC_B的传输门晶体管MT1形成在衬底700中。
顶部层单元BC_T和底部层单元BC_B的传输门晶体管MT1的源极设置在源极焊盘616上。位线BL经由在衬底700上的导线746和通孔736和衬底700的MD接触件726连接至源极焊盘616。在一些实施例中，导线746设置在衬底700上的金属层中。源极焊盘616设置在衬底700的第三层L3中。应当注意，第三层L3的源极焊盘616作为位线BL能够被顶部层单元BC_T和底部层单元BC_B共用。
对于顶部层单元BC_T，传输门晶体管MT1的漏极设置在漏极焊盘622中。在顶部层单元BC_T中，传输门晶体管MT1的漏极经由漏极焊盘622连接至上拉晶体管MU2和下拉晶体管MD2的漏极。此外，传输门晶体管MT1的漏极连接至上拉晶体管MU1和下拉晶体管MD1的栅极。因此，漏极焊盘632经由衬底700的MD接触件727、MP接触件712和栅极区域632连接至上拉晶体管MU1和下拉晶体管MD1的栅极。
对于顶部层单元BC_T，传输门晶体管MT1的栅极设置在栅极区域636中，并且传输门晶体管MT1的沟道CH形成在漏极焊盘622和源极焊盘616之间的栅极区域636中。此外，第一字线WL1连接至栅极区域636。应当注意，栅极区域630和634设置在衬底700的相同的层，即第二层L2中。
对于底部层单元BC_B，传输门晶体管MT1的漏极设置在漏极焊盘762中。在底部层单元BC_B中，传输门晶体管MT1的漏极连接至上拉晶体管MU1和下拉晶体管MD1的栅极。因此，漏极焊盘762能够提供用于经由衬底700的栅极区域772(而不是通过MD接触件或MP接触件)直接连接至上拉晶体管MU1和下拉晶体管MD1的栅极的内部连接。因此，能够降低掩模计数制造SRAM。
对于底部层单元BC_B，传输门晶体管MT1的栅极设置在栅极区域776中，并且传输门晶体管MT1的沟道CH形成在漏极焊盘762和源极焊盘616之间的栅极区域776中。此外，第二字线WL2连接至栅极区域776。栅极区域776和772设置在衬底700的相同的层，即层L4中。在一些实施例中，n型阱由诸如CH埠(bu)的掩模去除，并且在漏极焊盘762和源极焊盘616之间的栅极区域772中不形成沟道CH。
与图4D的位单元BC1和BC2的布局结构相比，图7D的顶部层单元BC_T和底部层单元BC_B的堆叠的结构的布局面积通过将底部层单元BC_B设置在顶部层单元BC_T下而减小。
图8A示出了示出根据本发明的一些实施例的顶部层单元BC_T和底部层单元BC_B的栅极区域的配置的顶视图。顶部层单元BC_T设置在底部层单元BC_B上。在该实施例中，标记G_T代表顶部层单元BC_T的栅极区域。此外，标记G_B代表底部层单元BC_B的栅极区域。通孔820设置在顶部层单元BC_T的栅极区域G_T上。在一些实施例中，通孔820用于将第一字线WL1连接至顶部层单元BC_T。此外，通孔850设置在底部层单元BC_B的栅极区域G_B上。在一些实施例中，通孔850用于将第二字线WL2连接至底部层单元BC_B。
图8B示出了根据本发明的一些实施例的顶部层单元BC_T的底部层单元BC_B沿着剖面线I-II的截面图。如上面提及，顶部单元BC_T的传输门晶体管MT2和底部层单元BC_B的传输门晶体管MT2形成在衬底800中。顶部层单元BC_T和底部层单元BC_B的传输门晶体管MT2的堆叠的结构能够参考图7A。
对于顶部层单元BC_T，栅极区域630经由衬底800的MP接触件810和衬底800上的通孔820和导线830连接至第一字线WL1。在一些实施例中，导线830设置在衬底800上的金属层中。
对于底部层单元BC_B，栅极区域770经由衬底800的MP接触件840和衬底800上的通孔850和导线860连接至第二字线WL2。在一些实施例中，导线860设置在衬底800上的金属层中。
通过将顶部层单元BC_T的传输门晶体管MT2和底部层单元BC_B的传输门晶体管MT2设置在不同的列，在顶部层单元BC_T的传输门晶体管MY2的栅极和第一字线WL1之间的连接路径将不重叠在底部层单元BC_B的传输门晶体管MT2的栅极和第二字线WL2之间的连接路径。因此，减小了布局复杂性。
根据实施例，堆叠的布局能够在其他类型的SRAM单元中实施，诸如双端口SRAM单元，其包括四个传输门晶体管。
提供了用于减小SRAM的布局面积的实施例。多个SRAM的位单元分成第一位阵列和设置在第一位阵列下的第二位阵列。第一位阵列包括设置在多个行和多个列中的多个顶部层单元。第二位阵列包括设置在多个行和多个列中的多个底部层单元。对应于相同的位线和相同的互补位线的顶部层单元和底部层单元堆叠在衬底的五个层(例如，图7A至图7D的L1至L5)中。第三层(例如，图7A至图7D的L3)分别作为用于上拉晶体管的源极的电源线、用于下拉晶体管的源极的地线、用于第二传输门晶体管的源极的互补位线和用于第一传输门晶体管的源极的位线而被堆叠的单元共用。通过堆叠顶部层单元和底部层单元，减小了SRAM的布局面积。在一些实施例中，能够得到几乎一半的面积减小。对于底部层单元，传输门晶体管的漏极作为用于不通过MP或MD接触件而连接邻近传输门晶体管的漏极设置的栅极的互连。
在一些实施例中，提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器的输入和位线之间的第一传输门晶体管以及连接在第二反相器的输入和互补位线之间的第二传输门晶体管。第一反相器包括第一上拉晶体管和第一下拉晶体管。第二反相器包括第二上拉晶体管和第二下拉晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。
在一些实施例中，提供了一种SRAM。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反向器的输入和位线之间的第一传输门晶体管和连接在第二反相器的输入和互补位线之间的第二传输门晶体管。第一反相器包括第一上拉晶体管和第一下拉晶体管。第二反相器包括第二上拉晶体管和第二下拉晶体管。位单元分成形成第一阵列的多个顶部层单元和形成位于第一阵列下的第二阵列的多个底部层单元。顶部层单元的第一传输门晶体管、第二上拉晶体管和第二下拉晶体管设置在第一阵列的第一列中，并且对应的底部层单元的第二传输门晶体管、第一上拉晶体管和第一下拉晶体管设置在与第一列平行并且位于第一列下面的第二列中。顶部层单元的晶体管的源极和对应的底部层单元的晶体管的源极设置在第一列和第二列之间。
在一些实施例中，提供了一种SRAM。SRAM包括顶部层位单元和底部层单元，顶部层位单元连接至金属层的第一字线、位线和互补位线，以及底部层单元设置在顶部位单元下面并且连接至金属层的第二字线、位线和互补位线。顶部层位单元包括位于衬底中的六个晶体管。在顶部层位单元中，顶部层单元的晶体管的漏极设置在衬底的第一层上，顶部层单元的晶体管的栅极设置在位于衬底的第一层下面的第二层上，顶部层单元的晶体管的源极设置位于衬底的第二层下面的第三层上。底部层位单元包括在衬底中的六个晶体管。在底部层位单元中，底部层单元的晶体管的源极设置在第三层上，底部层单元的晶体管的栅极设置在衬底的第三层下面的第四层上，底部层单元的晶体管的漏极设置位于衬底的第四层下面的第五层上。顶部层位单元和底部层位单元的六个晶体管分别包括：第一上拉晶体管和第一下拉晶体管，其中第一反相器由第一上拉晶体管和第一下拉晶体管形成；第二上拉晶体管和第二下拉晶体管，其中与第一反相器交叉连接的第二反相器由第二上拉晶体管和第二下拉晶体管形成；连接在第一反相器的输入和位线之间的第一传输门晶体管；以及连接在第二反相器的输入和互补位线之间的第二传输门晶体管。顶部层位单元的第一传输门晶体管和第二传输门晶体管由第一字线控制，并且底部层位单元的第一和第二传输门晶体管由第二字线控制。
根据本发明的一个实施例，提供了一种静态随机存取存储器，包括：多个位单元，每个所述位单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，与所述第一反相器交叉连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间；其中，所述位单元分成多个顶部层单元和多个底部层单元，并且所述底部层单元的每个底部层单元均设置在单独的所述顶部层单元下面，其中，所述顶部层单元的所述第一反相器设置在位于衬底内的对应的所述底部层单元的所述第二反相器上，并且所述顶部层单元的所述第二反相器设置在位于所述衬底内的对应的所述底部层单元的所述第一反相器上。
在上述静态随机存取存储器中，所述顶部层单元和对应的所述底部层单元的所述第一传输门晶体管连接至相同的位线，并且所述顶部层单元和相应的所述底部层单元的所述第二传输门晶体管连接至相同的互补位线。
在上述静态随机存取存储器中，所述顶部层单元的所述晶体管的漏极设置在所述衬底的第一层上，所述顶部层单元的所述晶体管的栅极设置在位于所述衬底的所述第一层的下面的所述第二层上，所述顶部层单元的所述晶体管的源极和对应的所述底部层单元的所述晶体管的源极设置在位于所述衬底的所述第二层下面的第三层上，对应的所述底部层单元的所述晶体管的栅极设置在位于所述衬底的所述第三层下面的第四层上，以及对应的所述底部层单元的所述晶体管的漏极设置在位于所述衬底的所述第四层下面的第五层上。
在上述静态随机存取存储器中，所述顶部层单元的所述第二传输门晶体管的所述漏极经由位于所述衬底上的金属层和所述第一层之间的第一漏极上金属接触件以及位于所述金属层和所述第二层之间的第一多晶上金属接触件连接至所述顶部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述栅极，其中，对应的所述底部层单元的所述第二传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至对应的所述底部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述漏极，其中，所述顶部层单元和对应的所述底部层单元的所述第二传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述互补位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，第一字线从所述金属层经由位于所述金属层和所述衬底的所述第二层之间的第二通孔和第二多晶上金属接触件连接至所述顶部层单元的所述第二传输门晶体管的所述栅极，以及所述第二字线从所述金属层经由位于所述金属层和所述衬底的所述第四层之间的第三通孔和第三多晶上金属接触件连接至对应的所述底部层单元的所述第二传输门晶体管的所述栅极。
在上述静态随机存取存储器中，在所述顶部层单元中，所述第一上拉晶体管邻近所述第二上拉晶体管，其中，所述顶部层单元的所述第一上拉晶体管设置在对应的所述底部层单元的所述第二上拉晶体管上方，以及所述顶部层单元的所述第二上拉晶体管设置在对应的所述底部层单元的所述第一上拉晶体管上方，其中，所述顶部层单元和对应的所述底部层单元的所述第一上拉晶体管的和所述第二上拉晶体管的所述源极连接至所述第三层的源极焊盘，以及电源线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，在所述顶部层单元中，所述第一下拉晶体管邻近所述第二下拉晶体管，其中，所述顶部层单元的所述第一下拉晶体管设置在对应的所述底部层单元的所述第二下拉晶体管上方，以及所述顶部层单元的所述第二下拉晶体管设置在对应的所述底部层单元的所述第一下拉晶体管上方，其中，所述顶部层单元和对应的所述底部层单元的所述第一下拉晶体管的和所述第二下拉晶体管的所述源极连接至所述第三层的源极焊盘，以及地线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至的所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，所述顶部层单元的所述第一传输门晶体管的所述漏极经由位于所述衬底上的金属层和所述第一层之间的第一漏极上金属接触件和位于所述金属层和所述第二层之间的第一多晶上金属接触件连接至所述顶部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述栅极，其中，对应的所述底部层单元的所述第一传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至对应的所述底部层单元的所述第二上拉晶体管和所述第二下拉晶体管的所述漏极，其中，所述顶部层单元和对应的所述底部层单元的所述第一传输门晶体管的所述源极连接至所述第三层的源极焊盘，以及所述位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，第一字线从所述金属层经由位于所述金属层和所述第二层之间的第二通孔和第二多晶上金属接触件连接至所述顶部层单元的所述第一传输门晶体管的所述栅极，以及第二字线从所述金属层经由位于所述金属层和所述衬底的所述第四层之间的第三通孔和第三多晶上金属接触件连接至所述顶部层单元的所述第一传输门晶体管的所述栅极。
根据本发明的另一实施例，还提供了一种静态随机存取存储器，包括：多个位单元，每个所述位单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，与所述第一反相器交叉连接，包括第二上拉晶体管和第二下拉晶体管；第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间，其中，所述位单元分成形成第一阵列的多个顶部层单元和形成设置在所述第一阵列下面的第二阵列的多个底部层单元，其中，所述顶部层单元的所述第一传输门晶体管、所述第二上拉晶体管和所述第二下拉晶体管设置在所述第一阵列的第一列中，并且对应的所述底部层单元的所述第二传输门晶体管、所述第一上拉晶体管和所述第一下拉晶体管设置在所述第二阵列的与所述第一列平行并且位于所述第一列下面的第二列中，其中，所述顶部层单元的所述晶体管的源极和对应的所述底部层单元的所述晶体管的源极设置在所述第一列和所述第二列之间。
在上述静态随机存取存储器中，所述顶部层单元的所述第二传输门晶体管、所述第一上拉晶体管和所述第一下拉晶体管设置在所述第一阵列的与所述第一阵列的所述第一列平行并且邻近的第三列中，以及对应的所述底部层单元的所述第一传输门晶体管、所述第二上拉晶体管和所述第二下拉晶体管设置在所述第二阵列的平行于所述第一阵列的所述第三列并且位于所述第一阵列的所述第三列下面的第四列中，其中，在所述第二阵列中，所述第四列平行并且邻近所述第二列。
在上述静态随机存取存储器中，所述顶部层单元的所述第二传输门晶体管设置在所述第一阵列的第一行上，并且对应的所述底部层单元的所述第二传输门晶体管设置在所述第二阵列的与所述第一阵列的所述第一行平行并且位于所述第一阵列的所述第一行下面的第二行上。
在上述静态随机存取存储器中，所述顶部层单元的所述第一上拉晶体管和所述第二上拉晶体管设置在所述第一阵列的第三行上，并且对应的所述底部层单元的所述第一上拉晶体管和所述第二上拉晶体管设置在所述第二阵列的与所述第一阵列的所述第三行平行并且位于所述第一阵列的所述第三行下面的第四行上，其中，在所述第一阵列中，所述第三行平行并且邻近所述第一行。
在上述静态随机存取存储器中，所述顶部层单元的所述第一下拉晶体管和所述第二下拉晶体管设置在所述第一阵列的第五行上，并且对应的所述底部层单元的所述第一下拉晶体管和所述第二下拉晶体管设置在所述第二阵列的与所述第一阵列的所述第五行平行并且位于所述第一阵列的所述第五行下面的第六行上，其中，在所述第一阵列中，所述第五行平行并且邻近所述第三行。
在上述静态随机存取存储器中，所述顶部层单元的所述第一传输门晶体管设置在所述第一阵列的第七行上，并且对应的所述底部层单元的所述第一传输门晶体管设置在所述第二阵列的与所述第一阵列的所述第七行平行并且位于所述第一阵列的所述第七行下面的第八行上，其中，在所述第一阵列中，所述第七行平行并且邻近所述第五行。
根据本发明的又一实施例，还提供了一种静态随机存取存储器，包括：
顶部层单元，连接至金属层的第一字线、位线和互补位线，所述顶部层单元包括位于衬底中的六个晶体管，其中，所述顶部层单元的所述晶体管的漏极设置在所述衬底的第一层上，所述顶部层单元的所述晶体管的栅极设置在位于所述衬底的所述第一层下面的第二层上，所述顶部层单元的所述晶体管的源极设置在位于所述衬底的所述第二层下面的第三层上；以及底部层单元，设置在所述顶部层单元下面并且连接至所述金属层的第二字线、所述位线和所述互补位线，所述底部层单元包括位于所述衬底中的六个晶体管，其中，所述底部层单元的所述晶体管的源极设置在所述第三层上，所述底部层单元的所述晶体管的栅极设置在位于所述衬底的所述第三层下面的第四层上，所述底部层单元的所述晶体管的漏极设置在位于所述衬底的所述第四层下面的第五层上，其中，所述顶部层单元和所述底部层单元的所述六个晶体管分别包括：第一上拉晶体管和第一下拉晶体管，其中，第一反相器由所述第一上拉晶体管和所述第一下拉晶体管形成；第二上拉晶体管和第二下拉晶体管，其中，与所述第一反相器交叉连接的第二反相器由所述第二上拉晶体管和所述第二下拉晶体管形成；第一传输门晶体管，连接在所述第一反相器的输入和所述位线之间；以及第二传输门晶体管，连接在所述第二反相器的输入和所述互补位线之间，其中，所述顶部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第一字线控制，并且所述底部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第二字线控制。
在上述静态随机存取存储器中，所述顶部层单元的所述第二传输门晶体管的所述漏极经由位于所述金属层和所述第一层之间的第一漏极上金属接触件和位于所述金属层和所述第二层之间的第一多晶上金属接触件连接至所述顶部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述栅极，其中，所述底部层单元的所述第二传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至所述底部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述漏极，其中，所述顶部层位单元和所述底部层单元的所述第二传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述互补位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，在所述顶部层单元中，所述第一上拉晶体管邻近所述第二上拉晶体管，其中，所述顶部层单元的所述第一上拉晶体管设置在所述底部层单元的所述第二上拉晶体管上方，并且所述顶部层单元的所述第二上拉晶体管设置在所述底部层单元的所述第一上拉晶体管上方，其中，所述顶部层单元和所述底部层单元的所述第一上拉晶体管的和所述第二上拉晶体管的所述源极连接至所述第三层的源极焊盘，并且电源线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，在所述顶部层位单元中，所述第一下拉晶体管邻近所述第二下拉晶体管，其中，所述顶部层单元的所述第一下拉晶体管设置在所述底部层单元的所述第二下拉晶体管上方，并且所述顶部层单元的所述第二下拉晶体管设置在所述底部层单元的所述第一下拉晶体管上方，其中，所述顶部层单元和所述底部层单元的所述第一下拉晶体管的和所述第二下拉晶体管的所述源极连接至所述第三层的源极焊盘，以及地线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
在上述静态随机存取存储器中，所述顶部层单元的所述第一传输门晶体管的所述漏极经由位于所述金属层和所述第一层之间的第一漏极上金属接触件和位于所述金属层和所述第二层之间的第一多晶上金属接触件连接至所述顶部层单元的所述第一上拉晶体管和所述第一下拉晶体管的所述栅极，其中，所述底部层单元的所述第一传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至所述底部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述漏极，其中，所述顶部层单元和所述底部层单元的所述第一传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种静态随机存取存储器(SRAM)，包括：
多个位单元，每个所述位单元包括：
第一反相器，包括第一上拉晶体管和第一下拉晶体管；
第二反相器，与所述第一反相器交叉连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；
第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及
第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间；
其中，所述位单元分成多个顶部层单元和多个底部层单元，并且所述底部层单元的每个底部层单元均设置在单独的所述顶部层单元下面，
其中，所述顶部层单元的所述第一反相器设置在位于衬底内的对应的所述底部层单元的所述第二反相器上，并且所述顶部层单元的所述第二反相器设置在位于所述衬底内的对应的所述底部层单元的所述第一反相器上；
其中，所述顶部层单元的晶体管的漏极设置在所述衬底的第一层上，所述顶部层单元的晶体管的栅极设置在位于所述衬底的所述第一层的下面的第二层上，所述顶部层单元的晶体管的源极和对应的所述底部层单元的晶体管的源极设置在位于所述衬底的所述第二层下面的第三层上，对应的所述底部层单元的晶体管的栅极设置在位于所述衬底的所述第三层下面的第四层上，以及对应的所述底部层单元的晶体管的漏极设置在位于所述衬底的所述第四层下面的第五层上。
2.根据权利要求1所述的静态随机存取存储器，其中，所述顶部层单元和对应的所述底部层单元的所述第一传输门晶体管连接至相同的位线，并且所述顶部层单元和相应的所述底部层单元的所述第二传输门晶体管连接至相同的互补位线。
3.根据权利要求1所述的静态随机存取存储器，其中，所述顶部层单元的所述第二传输门晶体管的所述漏极经由位于所述衬底上的金属层和所述第一层之间的第一漏极上金属(MD)接触件以及位于所述金属层和所述第二层之间的第一多晶上金属(MP)接触件连接至所述顶部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述栅极，其中，对应的所述底部层单元的所述第二传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至对应的所述底部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述漏极，其中，所述顶部层单元和对应的所述底部层单元的所述第二传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述互补位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
4.根据权利要求3所述的静态随机存取存储器，其中，第一字线从所述金属层经由位于所述金属层和所述衬底的所述第二层之间的第二通孔和第二多晶上金属接触件连接至所述顶部层单元的所述第二传输门晶体管的所述栅极，以及第二字线从所述金属层经由位于所述金属层和所述衬底的所述第四层之间的第三通孔和第三多晶上金属接触件连接至对应的所述底部层单元的所述第二传输门晶体管的所述栅极。
5.根据权利要求1所述的静态随机存取存储器，其中，在所述顶部层单元中，所述第一上拉晶体管邻近所述第二上拉晶体管，其中，所述顶部层单元的所述第一上拉晶体管设置在对应的所述底部层单元的所述第二上拉晶体管上方，以及所述顶部层单元的所述第二上拉晶体管设置在对应的所述底部层单元的所述第一上拉晶体管上方，其中，所述顶部层单元和对应的所述底部层单元的所述第一上拉晶体管的和所述第二上拉晶体管的所述源极连接至所述第三层的源极焊盘，以及电源线从金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
6.根据权利要求1所述的静态随机存取存储器，其中，在所述顶部层单元中，所述第一下拉晶体管邻近所述第二下拉晶体管，其中，所述顶部层单元的所述第一下拉晶体管设置在对应的所述底部层单元的所述第二下拉晶体管上方，以及所述顶部层单元的所述第二下拉晶体管设置在对应的所述底部层单元的所述第一下拉晶体管上方，其中，所述顶部层单元和对应的所述底部层单元的所述第一下拉晶体管的和所述第二下拉晶体管的所述源极连接至所述第三层的源极焊盘，以及地线从金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至的所述第三层的所述源极焊盘。
7.根据权利要求1所述的静态随机存取存储器，其中，所述顶部层单元的所述第一传输门晶体管的所述漏极经由位于所述衬底上的金属层和所述第一层之间的第一漏极上金属(MD)接触件和位于所述金属层和所述第二层之间的第一多晶上金属(MP)接触件连接至所述顶部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述栅极，其中，对应的所述底部层单元的所述第一传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至对应的所述底部层单元的所述第二上拉晶体管和所述第二下拉晶体管的所述漏极，其中，所述顶部层单元和对应的所述底部层单元的所述第一传输门晶体管的所述源极连接至所述第三层的源极焊盘，以及所述位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
8.根据权利要求7所述的静态随机存取存储器，其中，第一字线从所述金属层经由位于所述金属层和所述第二层之间的第二通孔和第二多晶上金属接触件连接至所述顶部层单元的所述第一传输门晶体管的所述栅极，以及第二字线从所述金属层经由位于所述金属层和所述衬底的所述第四层之间的第三通孔和第三多晶上金属接触件连接至所述顶部层单元的所述第一传输门晶体管的所述栅极。
9.一种静态随机存取存储器(SRAM)，包括：
多个位单元，每个所述位单元包括：
第一反相器，包括第一上拉晶体管和第一下拉晶体管；
第二反相器，与所述第一反相器交叉连接，包括第二上拉晶体管和第二下拉晶体管；
第一传输门晶体管，连接在所述第一反相器的输入和位线之间；以及
第二传输门晶体管，连接在所述第二反相器的输入和互补位线之间，
其中，所述位单元分成形成第一阵列的多个顶部层单元和形成设置在所述第一阵列下面的第二阵列的多个底部层单元，
其中，所述顶部层单元的所述第一传输门晶体管、所述第二上拉晶体管和所述第二下拉晶体管设置在所述第一阵列的第一列中，并且对应的所述底部层单元的所述第二传输门晶体管、所述第一上拉晶体管和所述第一下拉晶体管设置在所述第二阵列的与所述第一列平行并且位于所述第一列下面的第二列中，
其中，所述顶部层单元的晶体管的源极和对应的所述底部层单元的晶体管的源极设置在所述第一列和所述第二列之间；
其中，每个所述顶部层单元和对应的所述底部层单元连接至相同的位线和不同的字线。
10.根据权利要求9所述的静态随机存取存储器，其中，所述顶部层单元的所述第二传输门晶体管、所述第一上拉晶体管和所述第一下拉晶体管设置在所述第一阵列的与所述第一阵列的所述第一列平行并且邻近的第三列中，以及对应的所述底部层单元的所述第一传输门晶体管、所述第二上拉晶体管和所述第二下拉晶体管设置在所述第二阵列的平行于所述第一阵列的所述第三列并且位于所述第一阵列的所述第三列下面的第四列中，其中，在所述第二阵列中，所述第四列平行并且邻近所述第二列。
11.根据权利要求9所述的静态随机存取存储器，其中，所述顶部层单元的所述第二传输门晶体管设置在所述第一阵列的第一行上，并且对应的所述底部层单元的所述第二传输门晶体管设置在所述第二阵列的与所述第一阵列的所述第一行平行并且位于所述第一阵列的所述第一行下面的第二行上。
12.根据权利要求11所述的静态随机存取存储器，其中，所述顶部层单元的所述第一上拉晶体管和所述第二上拉晶体管设置在所述第一阵列的第三行上，并且对应的所述底部层单元的所述第一上拉晶体管和所述第二上拉晶体管设置在所述第二阵列的与所述第一阵列的所述第三行平行并且位于所述第一阵列的所述第三行下面的第四行上，其中，在所述第一阵列中，所述第三行平行并且邻近所述第一行。
13.根据权利要求12所述的静态随机存取存储器，其中，所述顶部层单元的所述第一下拉晶体管和所述第二下拉晶体管设置在所述第一阵列的第五行上，并且对应的所述底部层单元的所述第一下拉晶体管和所述第二下拉晶体管设置在所述第二阵列的与所述第一阵列的所述第五行平行并且位于所述第一阵列的所述第五行下面的第六行上，其中，在所述第一阵列中，所述第五行平行并且邻近所述第三行。
14.根据权利要求13所述的静态随机存取存储器，其中，所述顶部层单元的所述第一传输门晶体管设置在所述第一阵列的第七行上，并且对应的所述底部层单元的所述第一传输门晶体管设置在所述第二阵列的与所述第一阵列的所述第七行平行并且位于所述第一阵列的所述第七行下面的第八行上，其中，在所述第一阵列中，所述第七行平行并且邻近所述第五行。
15.一种静态随机存取存储器(SRAM)，包括：
顶部层单元，连接至金属层的第一字线、位线和互补位线，所述顶部层单元包括位于衬底中的六个晶体管，其中，所述顶部层单元的晶体管的漏极设置在所述衬底的第一层上，所述顶部层单元的晶体管的栅极设置在位于所述衬底的所述第一层下面的第二层上，所述顶部层单元的晶体管的源极设置在位于所述衬底的所述第二层下面的第三层上；以及
底部层单元，设置在所述顶部层单元下面并且连接至所述金属层的第二字线、所述位线和所述互补位线，所述底部层单元包括位于所述衬底中的六个晶体管，其中，所述底部层单元的晶体管的源极设置在所述第三层上，所述底部层单元的晶体管的栅极设置在位于所述衬底的所述第三层下面的第四层上，所述底部层单元的晶体管的漏极设置在位于所述衬底的所述第四层下面的第五层上，
其中，所述顶部层单元和所述底部层单元的所述六个晶体管分别包括：
第一上拉晶体管和第一下拉晶体管，其中，第一反相器由所述第一上拉晶体管和所述第一下拉晶体管形成；
第二上拉晶体管和第二下拉晶体管，其中，与所述第一反相器交叉连接的第二反相器由所述第二上拉晶体管和所述第二下拉晶体管形成；
第一传输门晶体管，连接在所述第一反相器的输入和所述位线之间；以及
第二传输门晶体管，连接在所述第二反相器的输入和所述互补位线之间，
其中，所述顶部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第一字线控制，并且所述底部层单元的所述第一传输门晶体管和所述第二传输门晶体管由所述第二字线控制。
16.根据权利要求15所述的静态随机存取存储器，其中，所述顶部层单元的所述第二传输门晶体管的所述漏极经由位于所述金属层和所述第一层之间的第一漏极上金属(MD)接触件和位于所述金属层和所述第二层之间的第一多晶上金属(MP)接触件连接至所述顶部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述栅极，其中，所述底部层单元的所述第二传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至所述底部层单元的所述第一上拉晶体管的和所述第一下拉晶体管的所述漏极，其中，所述顶部层位单元和所述底部层单元的所述第二传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述互补位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的第一通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
17.根据权利要求15所述的静态随机存取存储器，其中，在所述顶部层单元中，所述第一上拉晶体管邻近所述第二上拉晶体管，其中，所述顶部层单元的所述第一上拉晶体管设置在所述底部层单元的所述第二上拉晶体管上方，并且所述顶部层单元的所述第二上拉晶体管设置在所述底部层单元的所述第一上拉晶体管上方，其中，所述顶部层单元和所述底部层单元的所述第一上拉晶体管的和所述第二上拉晶体管的所述源极连接至所述第三层的源极焊盘，并且电源线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
18.根据权利要求15所述的静态随机存取存储器，其中，在所述顶部层位单元中，所述第一下拉晶体管邻近所述第二下拉晶体管，其中，所述顶部层单元的所述第一下拉晶体管设置在所述底部层单元的所述第二下拉晶体管上方，并且所述顶部层单元的所述第二下拉晶体管设置在所述底部层单元的所述第一下拉晶体管上方，其中，所述顶部层单元和所述底部层单元的所述第一下拉晶体管的和所述第二下拉晶体管的所述源极连接至所述第三层的源极焊盘，以及地线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和漏极上金属接触件连接至所述第三层的所述源极焊盘。
19.根据权利要求15所述的静态随机存取存储器，其中，所述顶部层单元的所述第一传输门晶体管的所述漏极经由位于所述金属层和所述第一层之间的第一漏极上金属(MD)接触件和位于所述金属层和所述第二层之间的第一多晶上金属(MP)接触件连接至所述顶部层单元的所述第一上拉晶体管和所述第一下拉晶体管的所述栅极，其中，所述底部层单元的所述第一传输门晶体管的所述漏极经由所述第五层的漏极焊盘连接至所述底部层单元的所述第二上拉晶体管的和所述第二下拉晶体管的所述漏极，其中，所述顶部层单元和所述底部层单元的所述第一传输门晶体管的所述源极连接至所述第三层的源极焊盘，并且所述位线从所述金属层经由位于所述金属层和所述衬底的所述第三层之间的通孔和第二漏极上金属接触件连接至所述第三层的所述源极焊盘。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659632B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with stacked bit cells
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
FR3076051B1 (fr) * 2017-12-26 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit memoire
US10593681B1 (en) * 2018-08-21 2020-03-17 International Business Machines Corporation Three-dimensional monolithic vertical transistor memory cell with unified inter-tier cross-couple
US11968818B2 (en) 2021-03-19 2024-04-23 Samsung Electronics Co., Ltd. SRAM memory cell for stacked transistors with different channel width

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
KR100665842B1 (ko) * 2004-12-24 2007-01-09 삼성전자주식회사 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조
KR100665853B1 (ko) * 2005-12-26 2007-01-09 삼성전자주식회사 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀
US20090026524A1 (en) * 2007-07-27 2009-01-29 Franz Kreupl Stacked Circuits
KR101567024B1 (ko) * 2009-05-15 2015-11-09 삼성전자주식회사 반도체 기억 소자
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
US9202557B2 (en) * 2013-09-23 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional two-port bit cell
US9524920B2 (en) * 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
US9299391B2 (en) * 2014-01-21 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional wordline sharing memory
US9659632B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with stacked bit cells

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