CN106409331B - 具有带单元的存储器阵列 - Google Patents

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Abstract

本发明的实施例提供一种存储器阵列，包括以列和行布置的多个存储器单元。存储器阵列还包括以行布置的多个第一类型带单元，其中每个第一类型带单元都包括第一类型阱带结构。存储器阵列还包括以行布置的多个第二类型带单元。每个第二类型带单元都包括第二类型阱带结构。每一列存储器单元都被多个第一类型带单元的至少一个第一类型带单元或多个第二类型带单元的至少一个第二类型带单元界定。

Description

具有带单元的存储器阵列
技术领域
本发明的实施例涉及半导体领域，更具体地，涉及具有带单元的存储器阵列。
背景技术
静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件中的数据存储。最近，鳍式场效应晶体管(“finFET”)技术的进步使用可能的finFET晶体管制造了先进的SRAM单元。SRAM阵列性能通常与布局有关。例如，SRAM单元位于SRAM阵列中的位置有时使得SRAM阵列的内部单元与SRAM阵列的边缘单元相比不同地执行操作。性能的差异通常由边缘单元的不连续单元布局结构引起。一些SRAM阵列包括具有P阱和N阱带结构的伪单元来帮助使得总体SRAM性能更加统一。包括带结构的伪单元有时被称为带单元(strap cell)。
发明内容
本发明的实施例提供了一种存储器阵列，包括：多个存储器单元，所述多个存储器单元以列和行进行布置，存储器单元的列布置在第一方向上，存储器单元的行布置在与所述第一方向不同的第二方向上，所述多个存储器单元的每个存储器单元都包括：位线部，在所述第一方向上延伸，所述位线部与相邻存储器单元的位线部耦合；互补位线部，在所述第一方向上延伸，所述互补位线部与所述相邻存储器单元的互补位线部耦合；字线部，在所述第二方向上延伸，所述字线部与另一相邻存储器单元的字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述存储器单元的至少一个字线部基本平行的行，其中，每个第一类型带单元都包括第一类型阱带结构，并且所述第一类型阱带结构被配置为将所述第一类型带单元的第一类型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述至少一个字线部或至少一个其他字线部基本平行的行，其中，每个第二类型带单元都包括第二类型阱带结构，并且所述第二类型阱带结构被配置为将所述第二类型带单元的第二类型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中，所述存储器单元的列的每一列存储器单元都被所述多个第一类型带单元中的至少一个第一类型带单元或所述多个第二类型带单元中的至少一个第二类型带单元界定。
本发明的实施例还提供了一种两端口静态随机存取存储器(SRAM)阵列，包括：多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合，互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中，所述SRAM单元的列的每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定。
本发明的实施例还提供了一种两端口静态随机存取存储器(SRAM)阵列，包括：多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合；互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定，所述多个SRAM单元的SRAM单元被划分为第一子阵列、第二子阵列、第三子阵列和第四子阵列，所述第一子阵列具有所述多个SRAM单元的第一组SRAM单元，所述第二子阵列具有所述多个SRAM单元的第二组SRAM单元，所述第三子阵列具有所述多个SRAM单元的第三组SRAM单元，并且所述第四子阵列具有所述多个SRAM单元的第四组SRAM单元，所述第一子阵列邻接所述第二子阵列，所述第三子阵列邻接所述第四子阵列，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的写位线部电连接，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的互补写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的互补写位线部电连接，所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的写位线部电连接，所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的互补写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的互补写位线部电连接，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的读位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的读位线部物理分离，以及所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的读位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的读位线部物理分离。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据一个或多个实施例的静态随机存取存储器(SRAM)阵列的平面图。
图2是根据一个或多个实施例的SRAM阵列的平面图。
图3是根据一个或多个实施例的SRAM阵列的平面图。
图4是根据一个或多个实施例的两端口SRAM阵列的平面图。
图5是根据一个或多个实施例的两端口SRAM阵列的平面图。
图6是根据一个或多个实施例的两端口SRAM阵列的平面图。
图7是根据一个或多个实施例的两端口SRAM阵列的平面图。
图8是根据一个或多个实施例的SRAM单元的电路图。
图9是根据一个或多个实施例的SRAM单元的电路图。
图10是根据一个或多个实施例的SRAM单元的布局图。
图11是根据一个或多个实施例的SRAM单元的布局图。
图12是根据一个或多个实施例的SRAM单元的高级(high-level)图。
图13是根据一个或多个实施例的两端口SRAM单元的电路图。
图14是根据一个或多个实施例的两端口SRAM单元的布局。
图15是根据一个或多个实施例的两端口SRAM单元的高级图。
图16是根据一个或多个实施例的SRAM阵列的高级图。
图17是根据一个或多个实施例的SRAM阵列的布局图，其中SRAM单元的列在SRAM单元的列的端部处具有第一类型带状单元的行。
图18是根据一个或多个实施例的SRAM阵列的布局图，其中SRAM单元的列在SRAM单元的列的端部处具有第二类型的带单元的行。
图19是根据一个或多个实施例的形成具有带单元的SRAM阵列的方法。
具体实施方式
以下公开内容提供了用于实施所提供主题的不同特征的许多不同的实施例或实例。以下描述组件或布置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或配置之间的关系。
带单元有助于使总体SRAM阵列性能在SRAM阵列的内部单元和边缘单元之间更加统一。包括在一些SRAM阵列中的带单元包括N阱带结构(在衬底中的电压线和N阱区域之间进行电连接)和P阱带结构(在衬底中的电压线和P阱区域之间进行电连接)。这些连接用于帮助在SRAM阵列中实现均匀的电荷分布。随着SRAM阵列在物理尺寸上朝向10纳米技术持续缩小并且超过该技术，传统的带单元消耗SRAM阵列面积的增加的百分比，这降低了SRAM阵列的效率。如此，以下讨论的实施例引入了SRAM阵列，其包括与包括相互相邻的N阱带结构和P阱带结构两者的带单元相比消耗更少量SRAM阵列的带单元。
与包括相互相邻的P阱带结构和N阱带结构两者的带单元的可比较SRAM阵列相比，本文讨论的实施例有助于将SRAM阵列尺寸的面积减小大约1.3％至大约18.5％。例如，本文讨论的实施例描述了SRAM阵列，其包括仅具有N阱带结构和P阱带结构中的一种的带单元或具有与P阱带结构间隔开的N阱带结构的带单元。
此外，在一些实施例中，由于所讨论的带单元仅包括N阱带结构和P阱带结构中的一种，所以带单元的单元高度低于包括P阱带结构和N阱带结构两者的带单元的单元高度。包括具有较低单元高度的带单元的SRAM阵列包含具有总体较短长度的位线。位线的长度影响位线中的电容。例如，电容随着位线长度的增加而增加。类似地，电容随着位线长度的减小而减小。SRAM阵列性能随着位线电容的降低而提高。
图1是根据一个或多个实施例的SRAM阵列100的平面图。SRAM阵列100包括布置为列和行的多个SRAM单元101。SRAM阵列100还包括多个第一类型带单元103和多个第二类型带单元105。SRAM阵列100任选地包括列边缘/伪单元106。SRAM单元101被配置为电连接至感测放大器107。
在第一方向Y上布置SRAM单元101的列。SRAM阵列100包括N列，其中N是正整数。在第二方向X上布置SRAM单元101的行。第二方向X不同于第一方向Y。SRAM阵列包括M行，其中M是正整数。
每个SRAM单元101都包括在第一方向Y上延伸的位线部BL、在第一方向Y上延伸的互补位线部BLB、在第二方向X上延伸的字线部WL(未示出)、至第一电压线Vss(未示出)的连接和至第二电压线Vdd(未示出)的连接。在SRAM阵列100的同一列中，每个SRAM单元101的位线部BL都与相邻的SRAM单元101的位线部BL耦合以形成贯穿(across)SRAM阵列100的位线。在SRAM阵列100的同一列中，每个SRAM单元101的互补位线部BLB都与相邻的SRAM单元101的互补位线部BLB耦合以在第一方向Y上形成贯穿SRAM阵列100的互补位线。在SRAM阵列100的同一行中，每个SRAM单元101的字线部WL都与相邻的SRAM单元101的字线部WL耦合以在第二方向X上形成横跨SRAM阵列100的字线。
多个第一类型带单元103被布置为与SRAM单元101的至少一个字线部WL基本平行的行。每个第一类型带单元103都包括第一类型阱带结构(未示出)。第一类型阱带结构是P型阱带结构和N型阱带结构中的一种。为了便于讨论，第一类型带单元103被主要讨论并且示出为具有P型阱带结构。每个第一类型带单元103都不包括第二类型阱带结构。例如，第二类型阱带结构是N型阱带结构和P型阱带结构中的包括在第一类型带单元103中的另外一种。第一类型带单元103能够小于包括P型和N型阱带结构两者的带单元。
第一类型带单元103的第一类型阱带结构被配置为将相同类型的阱类型与第一电压线Vss或第二电压线Vdd电连接。例如，如果第一类型带单元103包括P型阱带结构，则P型阱带结构被配置为将第一类型带单元103的P型阱与第一电压连接件(未示出)电连接。第一电压连接件与第一电压线Vss电耦合。在一些实施例中，第一电压连接件与第二电压线Vdd电耦合。在一些实施例中，第一类型带单元103被配置为不用于存储数据的伪单元。在一些实施例中，第一类型带单元103均包括一个或多个伪栅电极。在一些实施例中，第一类型带单元103均包括至少六个伪栅电极。
多个第二类型带单元105被布置为与SRAM单元101的至少一个字线部WL或至少一个其他字线部WL基本平行的行。在一些实施例中，第二类型带单元105的行基本平行于第一类型带单元103的行。每个第二类型带单元105都包括第二类型阱带结构(未示出)。第二类型阱带结构是N型阱带结构和P型阱带结构中的另一种，该另一种与包括在第一类型带单元103中的阱带结构的类型相反。为了便于讨论，由于第一类型带单元103被主要讨论并且示为具有P型阱带结构，所以第二类型带单元105被主要讨论并且示为具有N型阱带结构。每个第二类型带单元105都不包括第一类型阱带结构。第二类型带单元105能够小于包括P型和N型阱带结构两者的带单元。
第二类型带单元105的第二类型阱带结构被配置为将相同类型的阱类型与第二电压线Vdd和第一电压线Vss中的另一个电连接。例如，如果第一类型带单元103包括P型阱带结构，则第二类型带单元105包括N型阱带结构。N型阱带结构被配置为将第二类型带单元105的N型阱与第二电压连接件(未示出)电连接。第二电压连接件与第二电压线Vdd电耦合。在一些实施例中，如果第一电压连接件与第二电压线Vdd电耦合，则第二电压连接件与第一电压线Vss电耦合。在一些实施例中，第二类型带单元被配置为不用于存储数据的伪单元。在一些实施例中，第二类型带单元105均包括一个或多个伪栅电极。在一些实施例中，第二类型带单元105均包括至少六个伪栅电极。
每一列SRAM单元101都被一个第一类型带单元103和一个第二类型带单元105界定(bracket，或称为“囊括”)。第一类型带单元103位于SRAM单元101的列的第一端，而第二类型带单元105位于SRAM单元101的该列的与SRAM单元101的该列的第一端相对的第二端。
SRAM单元101布置为SRAM单元101的具有在第一方向Y上的单元间距P的列。第一类型带单元103和第二类型带单元105具有在第一方向Y上的单元高度H。在一些实施例中，单元高度H等于单元间距P的大约三倍。在一些实施例中，单元间距P小于约0.135微米。例如，如果第一SRAM设计规则指定每条位线的位单元的最大量为256位，并且阱带(well strap)之间的最大距离由第二SRAM设计规则设置为大约35微米，则大约0.135微米的单元间距P使得SRAM单元设计满足第一设计规则和第二设计规则。例如，256(位)x0.135微米(单元间距)等于大约34.56微米，这满足阱带之间的最大距离的第二设计规则。在一些实施例中，位于SRAM单元101的第一列的第一端的第一类型带单元103和位于SRAM单元101的第一列的第二端的第二类型带单元105之间的最大距离小于约33微米。
在一些实施例中，位于SRAM单元101的第一列的第一端的第一类型带单元103和位于SRAM单元101的第一列的第二端的第二类型带单元105之间的最大距离被设置为一距离，该距离使得SRAM阵列性能类似于包括具有p型和n型带结构两者的带单元的SRAM阵列。因此，基于SRAM阵列100的大小，SRAM阵列100任选地包括第一类型带单元103和/或第二类型带单元105的更大量的行。在一些实施例中，不管带单元103/105的行的量是多少，包括在SRAM阵列100中的带单元103/105的行以带单元的类型交替。例如，如果SRAM阵列100中的带单元的第一行包括第一类型的带单元103，则SRAM阵列100中的带单元的下一行包括第二类型的带单元105。
SRAM单元101的位线部BL和互补位线部BLB被配置为电连接至感测放大器107。伪单元106被配置为提供至第一电压线Vss、第二电压线Vdd和/或字线部WL的连接。在一些实施例中，伪单元106包括字线部WL的字线部驱动器电路。
图2是根据一个或多个实施例的SRAM阵列200的平面图。SRAM阵列200包括SRAM阵列100(图1)的许多部件，参考标号增加了100。SRAM单元201被划分为具有第一组SRAM单元201的第一子阵列202a和具有第二组SRAM单元201的第二子阵列202b，第一组SRAM单元201将第二组SRAM单元201排除在外。SRAM阵列200包括被配置为将一个以上的感测放大器207(诸如第一感测放大器207a和第二感测放大器207b)连接至SRAM阵列200的部件。
SRAM阵列200包括至少一行伪单元204。伪单元204将第一子阵列202a与第二子阵列202b隔离。在一些实施例中，SRAM阵列200包括多行伪单元204。包括在SRAM阵列200中的伪单元204的数量等于SRAM单元201的数量。在第二方向X上布置包括在SRAM阵列200中的伪单元204，并且该伪单元基本与包括在SRAM阵列200中的SRAM单元201的列对齐。伪单元204的行位于第一子阵列202a和第二子阵列202b之间。第一子阵列202a的SRAM单元201的位线部BL与第二子阵列202b的SRAM单元201的位线部BL物理分离。第一子阵列202a的SRAN单元201的互补位线部BLB与第二子阵列202b的SRAM单元201的互补位线部BLB物理分离。
包括在第一子阵列202a中的SRAM单元201的位线部BL和互补位线部BLB被配置为电连接至第一感测放大器207a。包括在第二子阵列202b中的SRAM单元201的位线部BL和互补位线部BLB被配置为电连接至与第一感测放大器207a不同的第二感测放大器207b。
图3是根据一个或多个实施例的SRAM阵列300的平面图。SRAM阵列300包括SRAM阵列200(图2)的许多部件，参考标号增加了100。在SRAM阵列300中，伪单元204(图2)被第一类型带单元303所替代。在一些实施例中，伪单元204(图2)被第二类型带单元305所替代。换句话说，第一类型带单元303或第二类型带单元305能够被用作伪单元来隔离邻接或相邻的子阵列，诸如第一子阵列303a和第二子阵列303b。SRAM阵列300包括第一类型带单元303和/或第二类型带单元305的多行，从而使得SRAM阵列300交替第一类型带单元303和第二类型带单元305的行。第二类型带单元305的行包括位于SRAM单元301的列的第一端处的第二类型带单元305。第二类型带单元305的行还包括位于SRAM单元301的列的与第一端相对的第二端处的第二类型带单元305。第一类型带单元303的行包括位于SRAM阵列300中的第一类型带单元303，从而使得第一类型带单元303位于第一子阵列302a和第二子阵列302b之间。
包括在第一子阵列302a中的SRAM单元301的位线部BL和互补位线部BLB被配置为电连接至第一感测放大器307a。包括在第二子阵列302b中的SRAM单元301的位线部BL和互补位线部BLB被配置为电连接至与第一感测放大器307a不同的第二感测放大器307b。
图4是根据一个或多个实施例的两端口SRAM阵列400的平面图。SRAM阵列400包括类似于关于SRAM阵列100(图1)所讨论的部件，其中参考标号增加300。
每个SRAM单元401都包括在第一方向Y上延伸的读位线部RBL、在第一方向Y上延伸的写位线部WBL、在第一方向Y上延伸的互补写位线部WBLB、在第二方向X上延伸的写字线部WWL(未示出)、在第二方向X上延伸的读字线部RWL(未示出)、至第一电压线Vss的连接(未示出)和至第二电压线Vdd的连接(未示出)。每个SRAM单元401的读位线部RBL都与SRAM阵列400的同一列中的相邻SRAM单元401的读位线部RBL耦合以形成贯穿SRAM阵列400的读位线。每个SRAM单元401的写位线部WBL都与SRAM阵列400的同一列中的相邻SRAM单元401的写位线部WBL耦合以形成贯穿SRAM阵列400的写位线。互补写位线部WBLB与SRAM阵列400的同一列中的相邻SRAM单元401的互补写位线部WBLB耦合以形成贯穿SRAM阵列400的互补写位线。每个SRAM单元401的字线部WL都与SRAM阵列400的同一行中的相邻SRAM单元401的字线部WL耦合以形成贯穿SRAM阵列400的字线。
SRAM单元401的写位线部WBL、互补写位线部WBLB和读位线部RBL被配置为电连接至感测放大器407。
图5是根据一个或多个实施例的两端口SRAM阵列500的平面图。SRAM阵列500包括关于SRAM阵列400(图4)所讨论的许多部件，其中参考标号增加了100。SRAM阵列500包括被配置为将一个以上的感测放大器507(诸如第一感测放大器507a和第二感测放大器507b)连接至SRAM阵列500的部件。
在SRAM 500中，SRAM单元501被划分为具有第一组SRAM单元501的第一子阵列502a和具有第二组SRAM单元501的第二子阵列502b，第一组SRAM单元501将第二组SRAM单元501排除在外。第一子阵列502a邻接第二子阵列502b，即在第二子阵列502b和第一子阵列502a之间没有伪单元的中介行。相对于第二方向X，第一子阵列502a的SRAM单元501的至少一个第一列与第二子阵列502b的SRAM单元501的至少一个第二列基本对齐。
第一子阵列502a的SRAM单元501的布置在至少一个第一列中的写位线部WBL与第二子阵列502b的SRAM单元501的布置在至少一个第二列中的写位线部WBL电连接。第一子阵列502a的SRAM单元501的布置在至少一个第一列中的互补写位线部WBLB与第二子阵列502b的SRAM单元501的布置在至少一个第二列中的互补写位线部WBL电连接。
第一子阵列502a的读位线部RBL与第二子阵列502b的读位线部RBL物理分离。例如，第一子阵列502a的SRAM单元501的布置在至少一个第一列中的读位线部RBL与第二子阵列502b的SRAM单元501的布置在至少一个第二列中的读位线部RBL物理分离。
包括在第一子阵列502a中的SRAM单元501的读位线部RBL被配置为电连接至第一感测放大器507a。包括在第二子阵列502b中的SRAM单元501的读位线部RBL被配置为电连接至第二感测放大器507b。包括在第一子阵列502a中的SRAM单元501的写位线部WBL和包括在第二子阵列502b中的SRAM单元501的写位线部WBL被配置为电连接至第一感测放大器507a。包括在第一子阵列502a中的SRAM单元501的互补写位线部WBLB和包括在第二子阵列502b中的SRAM单元501的互补写位线部WBLB被配置为电连接至第一感测放大器507a。
图6是根据一个或多个实施例的两端口SRAM阵列600的平面图。SRAM阵列600包括关于SRAM阵列500(图5)所讨论的许多部件，其中参考标号增加了100。
SRAM阵列600包括至少一行伪单元604。在一些实施例中，SRAM阵列600包括多行伪单元604。包括在SRAM阵列600中的伪单元604的数量等于SRAM单元601的列的数量。包括在SRAM阵列600中的伪单元604布置在第二方向X上，并且与包括在SRAM阵列600中的SRAM单元601的列基本对齐。伪单元604的行位于第一子阵列602a和第二子阵列602b之间。
第一子阵列602a的读位线部RBL与第二子阵列602b的读位线部RBL物理分离。例如，第一子阵列602a的SRAM单元601的布置在至少一个第一列中的读位线部RBL与第二子阵列602b的SRAM单元601的布置在至少一个第二列中的读位线部RBL物理分离。包括在第一子阵列602a中的SRAM单元601的读位线部RBL被配置为电连接至第一感测放大器607a。包括在第二子阵列602b中的SRAM单元601的读位线部RBL电连接至第二感测放大器607b。
与SRAM阵列500相比，第一子阵列602a的SRAM单元601的写位线部WBL与第二子阵列602b的SRAM单元601的写位线部WBL物理分离。第一子阵列602a的SRAM单元601的互补写位线部WBLB与第二子阵列602b的SRAM单元601的互补写位线部WBLB物理分离。包括在第一子阵列602a中的SRAM单元601的写位线部WBL和包括在第一子阵列602a中的SRAM单元601的互补写位线部WBLB被配置为电连接至第一感测放大器607a。包括在第二子阵列602b中的SRAM单元601的写位线部WBL和包括在第二子阵列602b中的SRAM单元601的互补写位线部WBLB被配置为电连接至第二感测放大器607b。
图7是根据一个或多个实施例的两端口SRAM阵列700的平面图。SRAM阵列700包括关于SRAM阵列500(图5)所讨论的许多部件，其中参考标号增加了200。
在SRAM 700中，SRAM单元701被划分为第一子阵列702a、第二子阵列702b、第三子阵列702c和第四子阵列702d。第一子阵列702a包括第一组SRAM单元701。第二子阵列702b包括第二组SRAM单元701，第一组SRAM单元701将第二组SRAM单元701排除在外。第三子阵列702c包括第三组SRAM单元701，第一组SRAM单元701和第二组SRAM单元701将第三组SRAM单元701排除在外。第四子阵列702d包括第四组SRAM单元701，第一组SRAM单元701、第二组SRAM单元701和第三组SRAM单元701将第四组SRAM单元701排除在外。
第一子阵列702a邻接第二子阵列702b。第三子阵列702c邻接第四子阵列702d。相对于第二方向X，第一子阵列702a的SRAM单元701的至少一个第一列与第二子阵列702b的SRAM单元701的至少一个第二列基本对齐。相对于第二方向X，第三子阵列702c的SRAM单元701的至少一个第三列与第四子阵列702d的SRAM单元701的至少一个第四列基本对齐。每个子阵列702a-702d的每一列SRAM单元701都被至少一个第一类型带单元703或至少一个第二类型带单元705界定。在一些实施例中，每个子阵列702a-702d的每一列SRAM单元701都被多个第一类型带单元703或多个第二类型带单元705界定。
例如，第一子阵列702a具有位于包括在第一子阵列702a中的SRAM单元701的列的第一端处的第二类型带单元705的行。第一子阵列702a还具有位于包括在第一子阵列702a中的SRAM单元701的列的第二端处的SRAM单元701的行，其中第一子阵列702a与第二子阵列702b邻接。第二子阵列702b具有位于包括在第二子阵列702b中的SRAM单元701的列的第一端处的第一类型带单元703的行。第二子阵列702b还具有位于包括在第二子阵列702b中的SRAM单元701的列的第二端处的SRAM单元701的行，其中第一子阵列702a与第二子阵列702b邻接。类似地，第三子阵列702c具有位于包括在第三子阵列702c中的SRAM单元701的列的第一端处的第二类型带单元705的行。第三子阵列702c还具有位于包括在第三子阵列702c中的SRAM单元701的列的第二端处的SRAM单元701的行，其中第三子阵列702c与第四子阵列702d邻接。第四子阵列702d具有位于包括在第四子阵列702d中的SRAM单元701的列的第一端处的第一类型带单元703的行。第四子阵列702d还具有位于包括在第四子阵列702d中的SRAM单元701的列的第二端处的SRAM单元701的行，其中第三子阵列702c与第四子阵列702d邻接。
换句话说，第一子阵列702a具有位于第一子阵列702a的SRAM单元701与第一感测放大器707a之间的带单元的行，第二子阵列702b具有位于第二子阵列702b的SRAM单元701与第二感测放大器707b之间的带单元的行，第三子阵列702c具有位于第三子阵列702c的SRAM单元701与第二感测放大器707b之间的带单元的行，以及第四子阵列702d具有位于第四子阵列702d的SRAM单元701与第三感测放大器707c之间的带单元的行。
在一些实施例中，SRAM阵列700包括介于第一子阵列702a和第二子阵列702b之间的一行或多行伪单元，诸如伪单元604(图6)。在一些实施例中，SRAM 700包括介于第三子阵列702c和第四子阵列702d之间的一行或多行伪单元，诸如伪单元604。在其他实施例中，SRAM阵列700包括介于第一子阵列702a和第二子阵列702b之间的一行或多行带单元，诸如第一类型带单元703或第二类型带单元705。在一些实施例中，SRAM阵列700包括介于第三子阵列702c和第四子阵列702d之间的一行或多行带单元，诸如第一类型带单元703或第二类型带单元705。
第一子阵列702a中包括的SRAM单元701的布置在至少一个第一列中的写位线部WBL与第二子阵列702b中包括的SRAM单元701的布置在至少一个第二列中的写位线部WBL电连接。第三子阵列702c中包括的SRAM单元701的布置在至少一个第三列中的写位线部WBL与第四子阵列702d中包括的SRAM单元701的布置在至少一个第四列中的写位线部WBL电连接。第三子阵列702c中的包括的SRAM单元701的布置在至少一个第三列中的写位线部WBL与第二子阵列702b中包括的SRAM单元701的布置在至少一个第二列中的写位线部WBL电连接。
第一子阵列702a中包括的SRAM单元701的布置在至少一个第一列中的互补写位线部WBLB与第二子阵列702b中包括的SRAM单元701的布置在至少一个第二列中的互补写位线部WBLB电连接。第三子阵列702c中包括的SRAM单元701的布置在至少一个第三列中的互补写位线部WBLB与第四子阵列702d中包括的SRAM单元701的布置在至少一个第四列中的互补写位线部WBLB电连接。第三子阵列702c中包括的SRAM单元701的布置在至少一个第三列中的互补写位线部WBLB与第二子阵列702b中包括的SRAM单元701的布置在至少一个第二列中的互补写位线部WBLB电连接。
第一子阵列702a的读位线部RBL与第二子阵列702b的读位线部物理分离。例如，第一子阵列702a中包括的SRAM单元701的布置在至少一个第一列中的读位线部RBL与第二子阵列702b中包括的SRAM单元701的布置在至少一个第二列中的读位线部RBL物理分离。类似地，第三子阵列702c的读位线部RBL与第四子阵列702d的读位线部RBL物理分离。例如，第三子阵列702c中包括的SRAM单元701的布置在至少一个第三列中的读位线部RBL与第四子阵列702d中包括的SRAM单元701的布置在至少一个第四列中的读位线部RBL物理分离。
包括在第一子阵列702a中的SRAM单元701的读位线部RBL被配置为电连接至第一感测放大器707a。包括在第二子阵列702b中的SRAM单元701的读位线部RBL被配置为电连接至第二感测放大器707b。包括在第三子阵列702c中的SRAM单元701的读位线部RBL被配置为电连接至第二感测放大器707b。包括在第四子阵列702d中的SRAM单元701的读位线部RBL被配置为电连接至第三感测放大器707c。感测放大器707a-707c是局部(local)读端口感测放大器电路。
包括在子阵列702a-702d中的SRAM单元701的写位线部WBL被配置为电连接至全局选择器和驱动器电路709。包括在子阵列702a-702d中的SRAM单元701的互补写位线部WBLB被配置为电连接至全局选择器和驱动器电路709。全局选择器和驱动器电路709是写选择器和驱动器电路。
在一些实施例中，包括在子阵列702a-702d中的SRAM单元701的写位线部WBL被配置为电连接至第一感测放大器707a、第二感测放大器707b或第三感测放大器707c。在一些实施例中，包括在子阵列702a-702d中的SRAM单元701的互补写位线部WBLB被配置为电连接至第一感测放大器707a、第二感测放大器707b或第三感测放大器707c。
图8是根据一个或多个实施例的SRAM单元801的电路图。SRAM单元801可用作包括在本文所讨论的SRAM阵列中的一个SRAM单元。在一些实施例中，例如，SRAM单元801可用作SRAM阵列100(图1)中包括的一个或多个SRAM单元101(图1)。
SRAM单元801包括位线部BL、互补位线部BLB、字线部WL、至第一电压线Vss的连接和至第二电压线Vdd的连接。SRAM单元801还包括第一反相器803、第二反相器805、第一传输门PG-1和第二传输门PG-2。
第一反相器803包括第一下拉晶体管PD-1和第一上拉晶体管PU-1。在一些实施例中，第一下拉晶体管PD-1是n型金属氧化物半导体(NMOS)晶体管，以及第一上拉晶体管PU-1是p型金属氧化物半导体(PMOS)晶体管。第二反相器805包括第二下拉晶体管PD-2和第二上拉晶体管PU-2。在一些实施例中，第二下拉晶体管PD-2是NMOS晶体管，以及第二上拉晶体管PU-2是PMOS晶体管。第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1和第二下拉晶体管PD-2的每一个都包括源极/漏极区域、阱区域和栅电极。
第二反相器805与第一反相器803交叉耦合。第二下拉晶体管PD-2的漏极和第二上拉晶体管PU-2的漏极与第一下拉晶体管PD-1的栅极和第一上拉晶体管PU-1的栅极耦合。第一下拉晶体管PD-1的漏极和第一上拉晶体管PU-1的漏极与第二下拉晶体管PD-2的栅极和第二上拉晶体管PU-2的栅极耦合。
第一传输门PG-1的源极与位线部BL耦合，第一传输门PG-1的栅极与字线部WL耦合，以及第一传输门PG-1的漏极与第一上拉晶体管PU-1的漏极和第一下拉晶体管PD-1的漏极耦合。第二传输门PG-2的源极与互补位线部BLB耦合，第二传输门PG-2的栅极与字线部WL耦合，以及第二传输门PG-2的漏极与第二上拉晶体管PU-2的漏极和第二下拉晶体管PD-2的漏极耦合。在一些实施例中，第一传输门PG-1和第二传输门PG-2是数据读/写控制晶体管。第一传输门PG-1和第二传输门PG-2的每一个都包括源极/漏极区域、阱区域和栅电极。
第一上拉晶体管PU-1的源极和第二上拉晶体管PU-2的源极与第二电压线Vdd耦合。第一下拉晶体管PD-1的源极和第二下拉晶体管PD-2的源极与第一电压线Vss耦合。
图9是根据一个或多个实施例的SRAM单元901的电路图。SRAM单元901是SRAM单元801(图8)的高级图，其中参考标号增加了100。SRAM单元901包括第一反相器903和第二反相器905。第一反相器903的输出与第二反相器905的输入耦合。第二反相器905的输出与第一反相器903的输入耦合。
图10是根据一个或多个实施例的SRAM单元1001的布局图。SRAM单元1001是六晶体管(6T)SRAM单元，其作为SRAM单元801(图8)的示例性实施例。SRAM单元1001被描述为finFET器件。如此，图10包括用于使用单个鳍式finFET器件的6T SRAM单元的局部互连、鳍结构和阱。SRAM单元1001包括关于SRAM单元801所讨论的许多部件。SRAM单元1001还包括半导体鳍结构Fin1、Fin2、Fin3和Fin4。SRAM单元1001包括一层或多层中的位于对应的接触件或接合衬垫上方或下方的通孔。通孔以中心具有“X”的圆形来表示。通孔垂直延伸(进出纸面)并且被配置为在位于SRAM单元1001的不同层级上的导电层之间提供连接。SRAM单元1001在第一方向Y上具有间距Y1且在第二方向X上具有间距X1。在一些实施例中，X1与Y1的比率大于或等于2。
鳍结构Fin1和Fin4分别位于P_well-1和于P_well-2上方。鳍结构Fin2和Fin3位于N_well区域上方以提供第一上拉晶体管PU-1和第二上拉晶体管PU-2的半导体区域。在一些实施例中，N_well区域还提供用于第一上拉晶体管PU-1和第二上拉晶体管PU-2的主体或块状端BLK的接触件。
鳍结构Fin1提供第一下拉晶体管PD-1和第一传输门PG-1的沟道、源极和漏极区域。鳍结构Fin2提供第一上拉晶体管PU-1的沟道、源极和漏极区域。鳍结构Fin3提供第二上拉晶体管PU-2的沟道、源极和漏极区域。鳍结构Fin4提供第二下拉晶体管PU-2和第二传输门PG-2的沟道、源极和漏极区域。
形成晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的每一个的栅电极的栅极材料G位于鳍结构Fin1、Fin2、Fin3和Fin4上方。晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的源极和漏极区域位于每个对应的晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的栅电极的相对侧上的对应的鳍结构中。
鳍结构Fin1、Fin2、Fin3和Fin4被配置为至SRAM单元1001的层级上的位于鳍结构Fin1、Fin2、Fin3和Fin4上面的导电部件(诸如位线部BL、互补位线部BLB、字线部WL、第一电压线Vss(图8)和第二电压线Vdd)的连接点。
第一传输门PG-1通过鳍结构Fin1、字线部接合衬垫WLP1、字线部接触件WLC1和至少一个通孔在字线节点WLND1处与字线部WL电连接。第二传输门PG-2通过鳍结构Fin4、字线部接合衬垫WLP2、字线部接触件WLC2和至少一个通孔在字线节点WLND2处与字线部WL电连接。第一传输门PG-1通过鳍结构Fin1、位线部接触件BLC和至少一个通孔在位线节点BLND处与位线部BL电连接。第二传输门PG-2通过鳍结构Fin4、互补位线部接触件BLBC和至少一个通孔在互补位线节点BLBND处与互补位线部BLB电连接。
第一上拉晶体管PU-1通过鳍结构Fin2、电压接触件VddC1和至少一个通孔在电压节点VddN1处与第二电压线Vdd电连接。第二上拉晶体管PU-2通过鳍结构Fin3、电压接触件VddC2和至少一个通孔在电压节点VddN2处与第二电压线Vdd电连接。
第一下拉晶体管PD-1通过鳍结构Fin1、电压线接合衬垫VssP1、电压接触件VssC1和至少一个通孔在电压节点VssN1处与第一电压线Vss电连接。第二下拉晶体管PD-2通过鳍结构Fin4、电压线接合衬垫VssP2、电压接触件VssC2和至少一个通孔在电压节点VssN2处与第一电压线Vss电连接。
各个接触件被配置为在位于SRAM单元1001的不同层级上的SRAM单元1001的导电部件之间提供垂直连接。在一些实施例中，一些接触件位于一个或多个鳍结构Fin1、Fin2、Fin3和Fin4上方，并且一些接触件位于一个或多个晶体管PU-1、PU-2、PD-1、PD-2、PG1和PG-2的栅极材料G上方。一些接触件被配置为电连接SRAM单元1001的位于相同层级上的元件。例如，鳍结构Fin1通过第一鳍接触件FinC1与鳍结构Fin2耦合。类似地，鳍结构Fin3通过第二鳍接触件FinC2与鳍结构Fin4耦合。在一些实施例中，一个或多个第一鳍接触件FinC1通过第一栅极接触件GC1与第二上拉晶体管PU-2的栅极耦合，并且第二鳍接触件FinC2通过第二栅极接触件GC2与第一上拉晶体管PU-1的栅极耦合。
第一鳍接触件FinC1和第一栅极接触件GC1一起将第二上拉晶体管PU-2的栅极与第一上拉晶体管PU-1的源极/漏极区域(即，鳍结构Fin2)和第一下拉晶体管PD-1的源极/漏极区域(即，鳍结构Fin1)耦合，以形成存储节点SN。类似地，第二鳍接触件FinC2和第二栅极接触件GC2一起将第一上拉晶体管PU-1的栅极与第二上拉晶体管PU-2的源极/漏极区域(即，鳍结构Fin3)和第二下拉晶体管PD-2的源极/漏极区域(即，鳍结构Fin4)耦合，以形成存储节点SNB。
图11是根据一个或多个实施例的SRAM单元1101的布局图。SRAM单元1101是六晶体管(6T)SRAM单元，其作为SRAM单元801(图8)的示例性实施例。SRAM单元1101与SRAM单元1001(图10)的不同之处在于，SRAM单元1101是多鳍finFET SRAM单元。SRAM单元1101能够以与SRAM单元1001类似的方式来工作。在使用中，与SRAM单元1001相比，SRAM单元1101具有增加的驱动强度，这可以简化至作为多鳍finFET结构的SRAM单元的电源连接。
与SRAM单元1001相比，下拉晶体管PD-1和传输门晶体管PG-1的鳍结构被加倍为包括并联电耦合的鳍结构Fin1A和Fin1B的双鳍结构。第一传输门PG-1的栅极材料G在鳍结构Fin1A和Fin1B上方延伸。位线接触件BLC在第一传输门PG-1的一个源极/漏极端处将鳍结构Fin1A和Fin1B耦合在一起。第一下拉晶体管PD-1的源极/漏极端形成在鳍结构Fin1A和Fin1B上。第一下拉晶体管PD-1的栅极材料G在鳍结构Fin1A和Fin1B上方延伸。电压接触件VssC1在第一下拉晶体管PD-1的一个源极/漏极端处将鳍结构Fin1A和Fin1B耦合在一起。存储节点SN的第一鳍接触件FinC1将第一传输门PG-1和第一下拉晶体管PD-1的剩余源极/漏极端耦合在一起，从而使得两个鳍结构Fin1A和Fin1B形成用于第一传输门PG-1和第一下拉晶体管PD-1的单个更大的驱动晶体管。第二传输门PG-2和第二下拉晶体管PD-2类似地形成在鳍结构Fin4A和Fin4B上方。鳍结构Fin4A和Fin4B类似地通过存储节点SNB的第二鳍接触件FinC2、电压接触件VssC2和互补位线接触件BLBC并联电耦合，从而使得两个鳍结构Fin4A和Fin4B形成用于第二传输门PG-2和第二下拉晶体管PD-2的单个更大的驱动晶体管。
与SRAM单元1001相比，存储节点SN的第一鳍接触件FinC1在第二方向X上更宽，这使得可以在鳍结构Fin1A和Fin1B上方延伸。类似地，与SRAM单元1001相比，存储节点SNB的第二鳍接触件FinC2更宽，这使得可以在鳍结构Fin4A和Fin4B上方延伸。SRAM单元1101在第一方向Y上具有间距Y2并且在第二方向X上具有间距X2。在一些实施例中，X2与Y2的比率大于或等于3。因为SRMA单元1101包括上述多鳍结构，所以第二方向X上的间距X2大于SRAM单元1001中的间距X1(图10)。在一些实施例中，间距X2至少为间距X1的1.1倍。然而，间距Y2基本等于SRAM单元1001的间距Y1(图10)。在一些实施例中，间距Y2任选地不同于间距Y1。在一些实施例中，包括在SRAM单元1101中的存储节点SN的第一鳍接触件FinC1的宽度与包括在SRAM单元1001中的存储节点SN的第一鳍接触件FinC1的宽度的比率对应于间距X2与间距X1的比率。例如，在一些实施例中，包括在SRAM单元1101中的存储节点SN的第一鳍接触件FinC1的宽度至少是包括在SRAM单元1001中的存储节点SN的第一鳍接触件FinC1的宽度的1.1倍。在一些实施例中，包括在SRAM单元1101中的存储节点SN的第一鳍接触件FinC1的宽度和间距X2与间距X1的比率无关。
为了增加SRAM单元1101的驱动强度，任选地添加附加的鳍结构来代替SRAM单元1001的一个或多个鳍结构Fin1、Fin2、Fin3或Fin4。例如，SRAM单元1101能够包括三个、四个或更多个鳍结构来代替鳍结构Fin1A和Fin1B和/或鳍结构Fin4A和Fin4B。在这些可选实施例中，即使进一步与间距X1相比，也能够增加间距X2。在包括两个以上的鳍结构来代替鳍结构Fin1和鳍结构Fin4的实施例中，存储节点SN和SNB的鳍接触件FinC1和FinC2还延伸越过图11所示以对应于鳍结构之间的添加的间距，这使得可以将源极和漏极部耦合到一起形成多鳍finFET晶体管。
图12是根据一个或多个实施例的SRAM单元1201的高级图。SRAM单元1201包括关于本文讨论的其他SRAM单元所讨论的字线部WL、位线部BL、互补位线部BLB、至第一电压线Vss的连接和至第二电压线Vdd的连接。
在SRAM单元1201中，字线部WL通过字线部接合衬垫WLP1和WLP2、字线部接触件WLC1和WLC2以及对应的通孔分别在字线节点WLND1和WLND2处电连接至字线部WL上面或下面的层。位线部BL和互补位线部BLB通过位线接触件BLC和互补位线接触件BLBC和对应通孔分别在位线节点BLND和互补位线节点BLBND处连接至位线部BL或互补位线部BLB上面或下面的层。SRAM单元1201包括电连接至第一电压线Vss的第一连接件Vss1和第二连接件Vss2。在一些实施例中，第一连接件Vss1和第二连接件Vss2包括一种或多种导电材料，其与第一电压线Vss电连接。在一些实施例中，第一连接件Vss1和第二连接件Vss2是与第一电压线Vss电连接的导线。在一些实施例中，尽管描述为连接件，但第一连接件Vss1和第二连接件Vss2是单独的电压线Vss。第一连接件Vss1通过电压接合衬垫VssP1、电压接触件VssC1和至少一个对应的通孔在电压节点VssN1处电连接至第一连接件Vss1上面或下面的层。第二连接件Vss2通过电压接合衬垫VssP2、电压接触件VssC2和至少一个对应的通孔在电压节点VssN2处电连接至第二连接件Vss2上面或下面的层。第二电压线Vdd通过电压接触件VddC1和VddC以及对应的通孔在电压节点VddN1和VddN2处电连接至第二电压线Vdd上面或下面的层。
图13是根据一个或多个实施例的两端口SRAM单元1301的电路图。SRAM单元1301可用作包括在本文讨论的SRAM阵列中的一个SRAM单元。在一些实施例中，例如，SRAM单元1301可用作包括在两端口SRAM阵列400(图4)中的一个或多个SRAM单元401(图4)。
SRAM单元1301包括写位线部WBL、互补写位线部WBLB、读位线部RBL、写字线部WWL、读字线部RWL、至第一电压线Vss和第二电压线Vdd的一个或多个连接。SRAM单元1301还包括第一反相器1303、第二反相器1305、第一写传输门WPG-1、第二写传输门WPG-2、读下拉晶体管RPD和读传输门RPG。
第一反相器1303包括第一下拉晶体管PD-1和第一上拉晶体管PU-1。在一些实施例中，第一下拉晶体管PD-1是NMOS晶体管并且第一上拉晶体管PU-1是PMOS晶体管。第二反相器1305包括第二下拉晶体管PD-2和第二上拉晶体管PU-2。在一些实施例中，第二下拉晶体管PD-2是NMOS晶体管并且第二上拉晶体管PU-2是PMOS晶体管。第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1和第二下拉晶体管PD-2的每一个都包括源极/漏极区域、阱区域和栅电极。
第二反相器1305与第一反相器1303交叉耦合。第二下拉晶体管PD-2的漏极和第二上拉晶体管PU-2的漏极与第一下拉晶体管PD-1的栅极和第一上拉晶体管PU-1的栅极耦合。第一下拉晶体管PD-1的漏极和第一上拉晶体管PU-1的漏极与第二下拉晶体管PD-2的栅极和第二上拉晶体管PU-2的栅极耦合。
第一写传输门WPG-1与写位线部WBL、写字线部WWL、第一上拉晶体管PU-1的漏极和第一下拉晶体管PD-1的漏极耦合。第二写传输门WPG-2与互补写位线部WBLB、写字线部WWL、第二上拉晶体管PU-2的漏极和第二下拉晶体管PD-2的漏极耦合。读下拉晶体管RPD与第二上拉晶体管PU-2的栅极、第二下拉晶体管PD-2、读传输门RPG和第一电压线Vss耦合。读传输门RPG与读下拉晶体管RPD、读字线部RWL和读位线部RBL耦合。
在一些实施例中，第一写传输门WPG-1和第二写传输门WPG-2、读下拉晶体管RDP和读传输门晶体管RPG是数据存储和数据读/写控制晶体管。第一写传输门WPG-1、第二写传输门WPG-2、读下拉晶体管RPD和读传输门RPG的每一个都包括源极/漏极区域、阱区域和栅电极。
第一上拉晶体管PU-1的源极和第二上拉晶体管PU-2的源极与第二电压线Vdd耦合。第一下拉晶体管PD-1的源极和第二下拉晶体管PD-2的源极与第一电压线Vss耦合。
在一些实施例中，写位线部WBL、互补写位线部WBLB和读位线部RBL位于SRAM单元1301的第一层级上的第一层中，并且写字线部WWL和读字线部RWL位于SRAM单元1301的与第一层级不同的第二层级上的第二层中。在一些实施例中，第二层级位于第一层级上方。在一些实施例中，SRAM单元1301包括至第一电压线Vss的两个或多个连接以及至第二电压线Vdd的至少一个连接。
在一些实施例中，至第一电压线Vss的两个或多个连接中的至少一个位于SRAM单元1301的与其上形成至第一电压线Vss的另一连接的层级不同的层级上。至第一电压线Vss的每个连接都在第一方向Y上延伸并且与位于SRAM单元1301的同一或其他层级中的至第一电压线Vss的其他连接基本平行。
图14是根据一个或多个实施例的两端口SRAM单元1401的布局。SRAM单元1401是八晶体管(8T)SRAM单元，其作为两端口SRAM单元1301(图13)的示例性实施例。SRAM单元1401被描述为多finFET器件。如此，图14示出了用于使用多鳍finFET器件的8T SRAM单元的局部互连、鳍结构和阱。SRAM单元1401包括关于SRAM单元1301所讨论的许多部件，SRAM单元1401还包括半导体鳍结构Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C。SRAM单元1401在一层或多层中包括位于对应的接触件或接合衬垫上方或下方的通孔。通孔被示为中心具有“X”的圆形。通孔垂直延伸(进出纸张)并且被配置为在SRAM单元1401的不同层级上的导电层之间提供连接。
鳍结构Fin1A、Fin1B形成在P_well-1上方。Fin4A、Fin4B、Fin5A、Fin5B和Fin5C形成在P_well-2上方。鳍结构Fin2和Fin3形成在N_well区域上方以提供第一上拉晶体管PU-1和第二上拉晶体管PU-2的半导体区域。在一些实施例中，N_well区域还提供用于第一上拉晶体管PU-1和第二上拉晶体管PU-2的主体或块状端的接触件。
鳍结构Fin1A和Fin1B提供第一写下拉晶体管WPD-1和第一写传输门WPG-1的沟道、源极和漏极区域。鳍结构Fin2提供第一上拉晶体管PU-1的沟道、源极和漏极区域。鳍结构Fin3提供第二上拉晶体管PU-2的沟道、源极和漏极区域。鳍结构Fin4A和Fin4B提供第二写下拉晶体管WPD-2和第二写传输门WPG-2的沟道、源极和漏极区域。鳍结构Fin5A、Fin5B和Fin5C提供读下拉晶体管RPD和读传输门RPG的沟道、源极和漏极区域。
形成晶体管PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG中的每一个的栅电极的栅极材料G位于鳍结构Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C上方。晶体管PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的源极和漏极区域位于每个对应的晶体管PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的栅电极的相对侧上的对应的鳍结构中。鳍结构Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C被配置为至SRAM单元1401的层级上的位于鳍结构Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B和Fin5C上面的导电部件(诸如写位线部WBL、互补写位线部WBLB、读位线部RBL、写字线部WWL、读字线部RWL、连接件Vss1/Vss2/Vss3和第二电压线Vdd)的连接点。
第一写传输门WPG-1通过鳍结构Fin1A和Fin1B、写字线部接合衬垫WWLP1、写字线部接触件WWLC1和至少一个通孔在写字线节点WWLND1处与写字线部WWL电连接。第二写传输门WPG-2通过鳍结构Fin4A和Fin4B、写字线部接合衬垫WWLP2、写字线部接触件WWLC2和至少一个通孔在写字线节点WWLND2处与写字线部WWL电连接。
第一写传输门WPG-1通过鳍结构Fin1A和Fin1B、写位线部接触件WBLC和至少一个通孔在写位线节点WBLND处与写位线部WBL电连接。第二写传输门WPG-2通过鳍结构Fin4A和Fin4B、互补写位线部接触件WBLBC和至少一个通孔在互补写位线节点WBLBND处与互补写位线部WBLB电连接。
读传输门RPG通过鳍结构Fin5A、Fin5B和Fin5C、读字线部接合衬垫RWLP、读字线部接触件RWLC和至少一个通孔在读字线节点RWLND处与读字线部RWL电连接。读传输门RPG通过鳍结构Fin5A、Fin5B和Fin5C、读位线部接触件RBLC和至少一个通孔在读位线节点RBLND处与读位线部RBL电连接。
第一上拉晶体管PU-1通过鳍结构Fin2、电压接触件VddC1和至少一个通孔在电压节点VddN1处与第二电压线Vdd电连接。第二上拉晶体管PU-2通过鳍结构Fin3、电压接触件VddC2和至少一个通孔在电压节点VddN2处与第二电压线Vdd电连接。
第一写下拉晶体管WPD-1通过鳍结构Fin1A和Fin1B、第一连接件Vss1、电压接触件VssC1和至少一个通孔在电压节点VssN1处电连接至第一电压线Vss。第二写下拉晶体管WPD-2通过鳍结构Fin4A和Fin4B、第二连接件Vss2、电压接触件VssC2和至少一个通孔在电压线节点VssN2处电连接至第一电压线Vss。读下拉晶体管RPD通过鳍结构Fin5A、Fin5B和Fin5C、第三连接件Vss3、电压接触件VssC3和至少一个通孔在电压线节点VssN3处电连接至第一电压线Vss。类似于第一连接件Vss1和Vss2，在一些实施例中，第三连接件Vss3包括与第一电压线Vss电连接的一种或多种导电材料。在一些实施例中，第三连接件Vss3是与第一电压线Vss电连接的导线。在一些实施例中，尽管被描述为连接件，但第三连接件是单独的电压线Vss。
各个接触件被配置为在SRAM单元1401的位于SRAM单元1401的不同层级上的导电部件之间提供垂直连接。在一些实施例中，一些接触件位于一个或多个鳍结构Fin1A、Fin1B、Fin2、Fin3、Fin4A、Fin4B、Fin5A、Fin5B或Fin5C上方，以及一些接触件位于一个或多个晶体管PU-1、PU-2、WPD-1、WPD-2、WPG-1、WPG-2、RPD和RPG的栅极材料G上方。一些接触件被配置为电连接SRAM单元1401的位于相同层级上的元件。例如，鳍结构Fin1A和Fin1B通过第一鳍接触件FinC1与鳍结构Fin2耦合。类似地，鳍结构Fin3通过第二鳍接触件FinC2与鳍结构Fin4A和Fin4B耦合。在一些实施例中，一个或多个第一鳍接触件FinC1通过第一栅极接触件GC1与第二上拉晶体管PU-2的栅极耦合，或者第二鳍接触件FinC2通过第二栅极接触件GC2与第一上拉晶体管PU-1的栅极耦合。
第一鳍接触件FinC1和第一栅极接触件GC1一起将第二上拉晶体管PU-2的栅极与第一上拉晶体管PU-1的源极/漏极区域(即，鳍结构Fin2)和第一写下拉晶体管WPD-1的源极/漏极区域(即，鳍结构Fin1A和Fin1B)耦合，以形成存储节点SN。类似地，第二鳍接触件FinC2和第二栅极接触件GC2一起将第一上拉晶体管PU-1的栅极与第二上拉晶体管PU-2的源极/漏极区域(即，鳍结构Fin3)和第二写下拉晶体管WPD-2的源极/漏极区域(即，鳍结构Fin4A和Fin4B)耦合，以形成存储节点SNB。
为了增加或降低SRAM单元1401的驱动强度，任选地向SRAM单元1401添加或从SRAM单元1401中去除附加的鳍结构。类似于SRAM单元1101，添加鳍结构增加了SRAM单元的在第二方向上的间距，而去除鳍结构减小了SRAM单元的在X方向上的间距。
图15是根据一个或多个实施例的两端口SRAM单元1501的高级图。SRAM单元1501包括关于本文讨论的其他SRAM单元所讨论的读字线部RWL、读位线部RBL、写位线部WBL、互补写位线部WBLB、至第一电压线Vss的连接和至第二电压线Vdd的连接。
在SRAM单元1501中，写字线部WWL通过写字线部接合衬垫WWLP1和WWLP2、写字线部接触件WWLC1和WWLC2以及对应的通孔分别在写字线节点WWLND1和WWLND2处电连接至写字线部WWL上面或下面的层。读字线部RWL通过读字线接合衬垫RWLP、读字线部接触件RWLC和至少一个对应的通孔在读字线节点RWLND处电连接至读字线部RWL上面或下面的层。写位线部WBL通过写位线接触件WBLC和至少一个对应的通孔在写位线节点WBLND处电连接至写位线部WBL上面或下面的层。互补写位线部WBLB通过互补写位线接触件WBLBC和至少一个对应的通孔在互补写位线节点WBLBND处电连接至互补写位线部WBLB上面或下面的层。读位线部RBL通过读位线接触件RBLC和至少一个对应的通孔在读位线节点RBLND处电连接至读位线部RBL上面或下面的层。
SRAM单元1501包括电连接至第一电压线Vss的第一连接件Vss1、第二连接件Vss2和第三连接件Vss3。第一连接件Vss1、第二连接件Vss2和第三连接件Vss3在第一方向Y上延伸。第一连接件Vss1通过电压接触件VssC1和至少一个对应的通孔在电压节点VssN1处电连接至第一连接件Vss1上面或下面的层。第二连接件Vss2通过电压接触件VssC2和至少一个对应的通孔在电压节点VssN2处电连接至第二连接件Vss2上面或下面的层。第三连接件Vss3通过电压接触件VssC3和至少一个对应的通孔在电压节点VssN3处电连接至第三连接件Vss3上面或下面的层。第二电压线Vdd通过电压接触件VddC1和VddC2以及对应的通孔在电压节点VddN1和VddN2处电连接至第二电压线Vdd上面或下面的层。
图16是根据一个或多个实施例的SRAM阵列1600的高级图。SRAM阵列1600是2x4阵列，其是邻接的两端口SRAM单元1601的实例并且在子阵列1602a和1602b之间具有分离的读位线部RBL。SRAM单元1601类似于SRAM单元1501(图15)，但是邻接的SRAM单元1601具有分离的读位线部RBL。包括在SRAM阵列1600中的SRAM单元1601的布局基本彼此相同，但是包括在子阵列1602a中的SRAM单元1601和包括在子阵列1602b中的SRAM单元1601相互邻接。位于子阵列1602a/1602b之间的邻接的SRAM单元1601在与读位线部RBL相关联的金属层中未连接。如上所述，电连接包括在子阵列1602a和1602b中的SRAM单元1601的写位线部WBL、互补写位线部WBLB、写字线部WWL和读字线部WBL。
图17是根据一个或多个实施例的SRAM阵列1700的布局图，其中SRAM单元1701的列在SRAM单元1701的列的端部处具有第一类型带单元1703的行。SRAM单元1701类似于SRAM单元801(图8)，但是其能够被本文所讨论的任何SRAM单元所代替。第一类型带单元1703包括P_well带区域和伪区域。P_well带区域和伪区域包括栅电极1704。为了简化，仅标出一个栅电极1704。在一些实施例中，栅电极1704包括用于形成包括在SRAM单元1701中的晶体管的栅电极的栅极材料G。
P_well带区域和伪区域包括半导体鳍结构1706。为了简化，只标出了一个鳍结构1706。鳍结构1706类似于鳍结构Fin1、Fin2、Fin3、Fin4和Fin5(图10、图11和图14)。例如，鳍结构1706被配置为至第一类型带单元1703的层级上的位于鳍结构1706上面的导电部件的连接点。第一类型带单元1703和SRAM单元1701电连接。在一些实施例中，第一类型带单元1703邻接SRAM单元1701，从而使得一些鳍结构1706与包括在SRAM单元1701中的一个或多个鳍结构电连接。在一些实施例中，通过包括一种或多种导电材料、导线或一些其他适当耦合(未示出)的电连接件，将鳍结构1706与包括在SRAM单元1701中的一个或多个鳍结构电耦合。第一类型带单元1703被配置为有助于在整个SRAM阵列1700中均匀地分布电荷。在一些实施例中，栅电极1704是伪栅电极，其连接相同的第一类型带单元1703中的一些鳍结构1706，以有助于SRAM阵列1700中均匀的电荷分布。在一些实施例中，第一类型带单元1703均包括至少六个伪栅电极1704以利于均匀的电荷分布。
P_well带区域包括P型阱带结构1711，其位于SRAM阵列1700的P_well区域上方。每个第一类型带单元1703都不包括N型阱带结构。在一些实施例中，P型阱带结构1711形成在位于P_well区域上方的P型氧化物限定区域上方。在一些实施例中，P型氧化物限定区域包括硅锗。在一些实施例中，SRAM阵列1700形成在硅衬底上方，并且硅锗在硅衬底上方的P_well区域上方外延生长。
P型阱带结构1711被配置为将第一类型带单元1703的P_well与第一电压线Vss(图8)电连接以有助于SRAM阵列1700中均匀的电荷分布。每个P型阱带结构1711都包括电连接至第一电压线Vss的第一组接触层1713、第一通孔层1715和第一导电层1717。第一组接触层1713通过第一通孔层1715和第一导电层1717与第一电压线Vss电连接。在一些实施例中，省略一个或多个第一通孔层1715或第一导电层1717，并且第一组接触层1713与第一电压线Vss直接电连接或者第一组接触层1713通过第一通孔层1715与第一电压线连接。在一些实施例中，第一导电层1717包括单个层。在其他实施例中，第一导电层1717包括多层。
至少一些鳍结构1706通过至少一个P型阱带结构1711的第一组接触层1713相互耦合。在一些实施例中，通过至少一个P型阱带结构1711的第一组接触层1713相互耦合的鳍结构1706位于相邻的第一类型带单元1703中，并且包括在同一第一类型带单元1703中的鳍结构1706不通过至少一个P型阱带结构1711的第一组接触层1713相互耦合。通过至少一个P型阱带结构使至少一些鳍结构1706相互耦合，第一类型带单元1703的P_well与第一电压线Vss电连接。例如，第一类型带单元1703的P_well通过包括在P_well带区域中的鳍结构1706以及第一组接触层1713、通孔层1715或第一导电层1717中的一个或多个与第一电压线Vss耦合。
图18是根据一个或多个实施例的SRAM阵列1800的布局图，其中SRAM单元1801的列在SRAM单元1801的列的端部处具有第二类型带单元1805的行。SRAM单元1801类似于SRAM单元801(图8)，但其能够被本文讨论的任何SRAM单元所代替。第二类型带单元1803包括N_well带区域和伪区域。N_well带区域和伪区域包括栅电极1804。为了简化，只标出了一个栅电极1804。在一些实施例中，栅电极1804包括用于形成包括在SRAM单元1801中的晶体管的栅电极的栅极材料G。
N_well带区域和伪区域包括半导体鳍结构1806。为了简化，只标出了一个鳍结构1806。鳍结构1806类似于鳍结构Fin1、Fin2、Fin3、Fin4和Fin5(图10、图11和图14)。例如，鳍结构1806被配置为至第二类型带单元1803的层级上的位于鳍结构1806上面的导电部件的连接点。带单元1805和SRAM单元1801电连接。在一些实施例中，带单元1805邻接SRAM单元1801，从而使得一些鳍结构1806与包括在SRAM单元1801中的一个或多个鳍结构电连接。在一些实施例中，通过包括一种或多种导电材料、导线或一些其他适当耦合(未示出)的电连接件，将鳍结构1806与包括在SRAM单元1801中的一个或多个鳍结构电耦合。第二类型带单元1803被配置为有助于在SRAM阵列1800中均匀地分布电荷。在一些实施例中，栅电极1804是伪栅电极，其连接同一第二类型带单元1803中的一些鳍结构1806以有助于SRAM阵列1800中的均匀的电荷分布。在一些实施例中，第二类型带单元1803均包括至少六个伪栅电极1804以利于均匀的电荷分布。
N_well带区域包括N型阱带结构1811，其位于SRAM阵列1800的N_well区域上方。每个第二类型带单元1803都不包括P型阱带结构。在一些实施例中，N型阱带结构1811形成在位于N_well区域上方的N型氧化物限定区域上方。在一些实施例中，N型氧化物限定区域包括磷酸硅。在一些实施例中，SRAM阵列1800形成在硅衬底上方，并且磷酸硅在硅衬底上方的N_well区域上方外延生长。
N型阱带结构1811被配置为将第二类型带单元1803的N_well与第二电压线Vdd(图8)电连接，以有助于SRAM阵列1800中的均匀的电荷分布。每个N型阱带结构1811都包括电连接至第二电压线Vdd的第二组接触层1813、第二通孔层1815和第二导电层1817。第二组接触层1813通过第二通孔层1815和第二导电层1817与第二电压线Vdd电连接。在一些实施例中，省略一个或多个第二通孔层1815或第二导电层1817，并且第二组接触层1813与第二电压线Vdd直接电连接，或者第二组接触层1813通过第二通孔层1815与第二电压线Vdd连接。在一些实施例中，第二导电层1817包括单层。在其他实施例中，第二导电层1817包括多层。
至少一些鳍结构1806通过至少一个N型阱带结构1811的第二组接触层1813相互耦合。在一些实施例中，通过至少一个N型阱带结构1811的第二组接触层1813相互耦合的鳍结构1806位于相邻的第二类型带单元1803中，并且包括在同一第二类型带单元1803中的鳍结构1806不通过少一个N型阱带结构1811的第二组接触层1813相互耦合。通过至少一个N型阱带结构将至少一些鳍结构1806相互电耦合，第二类型带单元1803的N_well与第二电压线Vdd电连接。例如，第二类型带单元1803的N_well通过包括在N_well带区域中的鳍结构1806以及第二组接触层1813、第二通孔层1815或第二导电层1817中的一个或多个与第二电压线Vdd耦合。
图19是根据一个或多个实施例的形成具有带单元的SRAM阵列的方法1900。在步骤1901中，多个SRAM单元形成在衬底上方。多个SRAM单元以列和行进行布置。在步骤1903中，第一类型带单元的行形成在衬底上方，与多个SRAM单元的SRAM单元的列的第一端邻接。在步骤1905中，第二类型带单元的行形成为与SRAM单元的列的与第一端相对的第二端邻接。第一类型带单元不包括与第二类型带单元相关联的阱接触件。第二类型带单元不包括与第一类型带单元相关联的阱接触件。在步骤1907中，第一类型带单元与第一电压线耦合。在步骤1909中，第二类型带单元与第二电压线耦合。在步骤1911中，SRAM阵列被任选地划分为两个或多个子阵列，并且第一类型和第二类型带单元的行被任选地形成在SRAM阵列的两个或多个子阵列的列的一端或多端处。
本发明的一个实施例涉及一种存储器阵列，其包括以列和行进行布置的多个存储器单元。存储器单元的列被布置在第一方向上，存储的行被布置在与第一方向不同的第二方向上。多个存储器单元的每个存储器单元都包括：位线部，在第一方向上延伸；互补位线部，在第一方向上延伸；字线部，在第二方向上延伸；至第一电压线的至少一个连接；和至第二电压线的至少一个连接。位线部与相邻存储器单元的位线部耦合。互补位线部与相邻存储器单元的互补位线部耦合。字线部与另一相邻存储器单元的字线部耦合。存储器阵列还包括多个第一类型带单元，多个第一类型带单元布置为与存储器单元的至少一个字线部基本平行的行。每一个第一类型带单元都包括第一类型阱带结构。第一类型阱带结构被配置为将第一类型带单元的第一类型阱与第一电压连接件电连接，其中第一电压连接件与第一电压线电耦合。存储器阵列还包括多个第二类型带单元，多个第二类型带单元布置为与至少一个字线部或至少一个其他字线部基本平行的行。每一个第二类型带单元都包括第二类型阱带结构。第二类型阱带结构被配置为将第二类型带单元的第二类型阱与第二电压连接件电连接，其中第二电压连接件与第二电压线电耦合。存储器单元的列的每一列存储器单元的都被多个第一类型带单元中的至少一个第一类型带单元或者多个第二类型带单元中的至少一个第二类型带单元界定。
本发明的另一实施例涉及一种两端口静态随机存取存储器(SRAM)阵列，包括以列和行进行布置的多个SRAM单元。SRAM单元的列布置在第一方向上。SRAM单元的行布置在与第一方向不同的第二方向上。多个SRAM单元中的每个SRAM单元都包括：写位线部，在第一方向上延伸；互补写位线部，在第一方向上延伸；读位线部，在第一方向上延伸；写字线部，在第二方向上延伸；读字线部，在第二方向上延伸；至第一电压线的至少一个连接；和至第二电压线的至少一个连接。写位线部与相邻SRAM单元的写位线部耦合。互补写位线部与相邻SRAM单元的互补写位线部耦合。读位线部与相邻SRAM单元的读位线部耦合。写字线部与另一相邻SRAM单元的写字线部耦合。读字线部与另一相邻SRAM单元的读字线部耦合。SRAM阵列还包括多个第一类型带单元，多个第一类型带单元布置为与SRAM单元的至少一个读字线部或SRAM单元的至少一个写字线部基本平行的行。每个第一类型带单元都包括P型阱带结构。P型阱带结构被配置为将第一类型带单元的P型阱与第一电压连接件电连接，其中第一电压连接件与第一电压线电耦合。SRAM阵列还包括多个第二类型带单元，多个第二类型带单元布置为与SRAM单元的读字线部或SRAM单元的至少一个写字线部基本平行的行。每个第二类型带单元都包括N型阱带结构。N型阱带结构被配置为将第二类型带单元的N型阱与第二电压连接件电连接，其中第二电压连接件与第二电压线电耦合。SRAM单元的列的每一列SRAM单元的都被多个第一类型带单元的一个第一类型带单元或多个第二类型带单元的一个第二类型带单元界定。
本发明的又一实施例涉及一种两端口静态随机存取存储器(SRAM)阵列，包括以列和行进行布置的多个SRAM单元。SRAM单元的列布置在第一方向上。SRAM单元的行布置在与第一方向不同的第二方向上。多个SRAM单元中的每个SRAM单元都包括：写位线部，在第一方向上延伸；互补写位线部，在第一方向上延伸；读位线部，在第一方向上延伸；写字线部，在第二方向上延伸；读字线部，在第二方向上延伸；至第一电压线的至少一个连接；和至第二电压线的至少一个连接。写位线部与相邻SRAM单元的写位线部耦合。互补写位线部与相邻SRAM单元的互补写位线部耦合。读位线部与相邻SRAM单元的读位线部耦合。写字线部与另一相邻SRAM单元的写字线部耦合。读字线部与另一相邻SRAM单元的读字线部耦合。SRAM阵列还包括多个第一类型带单元，多个第一类型带单元布置为与SRAM单元的至少一个读字线部或SRAM单元的至少一个写字线部基本平行的行。每个第一类型带单元都包括P型阱带结构。P型阱带结构被配置为将第一类型带单元的P型阱与第一电压连接件电连接，其中第一电压连接件与第一电压线电耦合。SRAM阵列还包括多个第二类型带单元，多个第二类型带单元布置为与SRAM单元的至少一个读字线部或SRAM单元的至少一个写字线部基本平行的行。每个第二类型带单元都包括N型阱带结构。N型阱带结构被配置为将第二类型带单元的N型阱与第二电压连接件电连接，其中第二电压连接件与第二电压线电耦合。每一列SRAM单元都被多个第一类型带单元的一个第一类型带单元或多个第二类型带单元的一个第二类型带单元界定。
多个SRAM单元中的SRAM单元被划分为第一子阵列、第二子阵列、第三子阵列和第四子阵列，第一子阵列具有多个SRAM单元中的第一组SRAM单元，第二子阵列具有多个SRAM单元中的第二组SRAM单元，第三子阵列具有多个SRAM单元中的第三组SRAM单元，并且第四子阵列具有多个SRAM单元中的第四组SRAM单元。第一子阵列邻接第二子阵列。第三子阵列邻接第四子阵列。第一子阵列的SRAM单元的布置在至少一个第一列中的写位线部与第二子阵列的SRAM单元的布置在至少一个第二列中的写位线部电连接。第一子阵列的SRAM单元的布置在至少一个第一列中的互补写位线部与第二子阵列的SRAM单元的布置在至少一个第二列中的互补写位线部电连接。第三子阵列的SRAM单元的布置在至少一个第三列中的写位线部与第四子阵列的SRAM单元的布置在至少一个第四列中的写位线部电连接。第三子阵列的SRAM单元的布置在至少一个第三列中的互补写位线部与第四子阵列的SRAM单元的布置在至少一个第四列中的互补写位线部电连接。第一子阵列的SRAM单元的布置在至少一个第一列中的读位线部与第二子阵列的SRAM单元的布置在至少一个第二列中的读位线部物理分离。第三子阵列的SRAM单元的布置在至少一个第三列中的读位线部与第四子阵列的SRAM单元的布置在至少一个第四列中的读位线部物理分离。
本发明的实施例提供了一种存储器阵列，包括：多个存储器单元，所述多个存储器单元以列和行进行布置，存储器单元的列布置在第一方向上，存储器单元的行布置在与所述第一方向不同的第二方向上，所述多个存储器单元的每个存储器单元都包括：位线部，在所述第一方向上延伸，所述位线部与相邻存储器单元的位线部耦合；互补位线部，在所述第一方向上延伸，所述互补位线部与所述相邻存储器单元的互补位线部耦合；字线部，在所述第二方向上延伸，所述字线部与另一相邻存储器单元的字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述存储器单元的至少一个字线部基本平行的行，其中，每个第一类型带单元都包括第一类型阱带结构，并且所述第一类型阱带结构被配置为将所述第一类型带单元的第一类型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述至少一个字线部或至少一个其他字线部基本平行的行，其中，每个第二类型带单元都包括第二类型阱带结构，并且所述第二类型阱带结构被配置为将所述第二类型带单元的第二类型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中，所述存储器单元的列的每一列存储器单元都被所述多个第一类型带单元中的至少一个第一类型带单元或所述多个第二类型带单元中的至少一个第二类型带单元界定。
根据本发明的一个实施例，其中，每一列存储器单元的至少一个第一类型带单元位于所述存储器单元的列的第一端上，并且每一列存储器单元的至少一个第二类型带单元位于所述存储器单元的列的第二端上，所述存储器单元的列的第二端与所述存储器单元的列的所述第一端相对。
根据本发明的一个实施例，其中，所述第一类型阱带结构是P型阱带结构，每个P型阱带结构都包括：第一接触层；第一通孔层；和第一导电层；以及所述P型阱带结构位于P型氧化物限定区域上方，所述P型氧化物限定区域位于所述P型阱上方。
根据本发明的一个实施例，其中，所述第二类型阱带结构是N型阱带结构，每个N型阱带结构都包括：第二接触层；第二通孔层；和第二导电层；以及所述N型阱带结构位于N型氧化物限定区域上方，所述N型氧化物限定区域位于所述N型阱上方。
根据本发明的一个实施例，其中，所述N型氧化物限定区域包括磷酸硅。
根据本发明的一个实施例，其中，每个第一类型带单元都不包括第二类型阱带结构，并且每个第二类型带单元都不包括第一类型阱带结构。
根据本发明的一个实施例，其中，所述多个存储器单元的存储器单元布置为所述存储器单元的列，所述存储器单元的列在所述第一方向上具有单元间距，并且所述多个带单元的带单元在所述第一方向上具有等于所述单元间距的三倍的单元高度。
根据本发明的一个实施例，其中，所述多个存储器单元的存储器单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个存储器单元的第一组存储器单元，所述第二子阵列具有所述多个存储器单元的第二组存储器单元，所述存储器阵列还包括至少一行伪单元，所述伪单元的行中的伪单元的数量等于包括在所述存储器单元的第一子阵列中的存储器单元的列的数量，并且所述伪单元的行的伪单元布置在所述第二方向上以与包括在所述第一子阵列中的存储器单元的列基本对齐，所述伪单元的行位于所述第一子阵列和所述第二子阵列之间，所述第一子阵列的存储器单元的位线部与所述第二子阵列的存储器单元的位线部物理分离，并且所述第一子阵列的存储器单元的互补位线部与所述第二子阵列的存储器单元的互补位线部物理分离。
根据本发明的一个实施例，其中，所述伪单元是所述第一类型带单元和所述第二类型带单元中的一种。
根据本发明的一个实施例，其中，所述多个存储器单元的存储器单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个存储器单元的第一组存储器单元，所述第二子阵列具有所述多个存储器单元的第二组存储器单元，所述存储器阵列还包括第二多个第一类型带单元，所述第二多个第一类型带单元布置为与所述存储器单元的至少一个字线部或所述存储器单元的至少一个其他字线部基本平行的行，所述多个第一类型带单元的一个第一类型带单元位于每一列存储器单元的第一端上，所述第二多个第一类型带单元的一个第一类型带单元位于每一列存储器单元的与所述第一端相对的第二端上，并且每一列存储器单元的第二类型带单元都位于所述第一子阵列和所述第二子阵列之间。
本发明的实施例还提供了一种两端口静态随机存取存储器(SRAM)阵列，包括：多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合，互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中，所述SRAM单元的列的每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定。
根据本发明的一个实施例，其中，所述多个SRAM单元的SRAM单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个SRAM单元的第一组SRAM单元，所述第二子阵列具有所述多个SRAM单元的第二组SRAM单元，所述第一子阵列邻接所述第二子阵列，所述第一子阵列的SRAM单元的布置在所述第一子阵列的至少一个第一列中的写位线部，与所述第二子阵列的SRAM单元的布置在所述第二子阵列的至少一个第二列中的写位线部电连接，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的互补写位线部，与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的互补写位线部电连接，以及所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的读位线部，与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的读位线部物理分离。
根据本发明的一个实施例，其中，所述第一子阵列的SRAM单元的读位线部被配置为电连接至第一感测放大器，并且所述第二子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器不同的第二感测放大器。
根据本发明的一个实施例，其中，所述多个SRAM单元的每个SRAM单元的写位线部、互补写位线部和读位线部位于第一层级上的第一层中，并且所述多个SRAM单元的每个SRAM单元的写字线部和读字线部位于与所述第一层级不同的第二层级上的第二层中。
根据本发明的一个实施例，其中，所述多个SRAM单元的SRAM单元在所述第一方向上具有小于0.135微米的单元间距，并且所述多个SRAM单元的第一列SRAM单元中的第一类型带单元与第二类型带单元之间的最大距离小于33微米。
根据本发明的一个实施例，其中，所述多个第一类型带单元的每个第一类型带单元和所述多个第二类型带单元的每个第二类型带单元中的至少一个在所述第一方向上具有等于所述单元间距的三倍的单元高度。
根据本发明的一个实施例，其中，所述多个第一类型带单元的每个第一类型带单元和所述多个第二类型带单元的每个第二类型带单元中的至少一个包括一个或多个伪栅电极。
本发明的实施例还提供了一种两端口静态随机存取存储器(SRAM)阵列，包括：多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合；互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；至第一电压线的至少一个连接；和至第二电压线的至少一个连接；多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定，所述多个SRAM单元的SRAM单元被划分为第一子阵列、第二子阵列、第三子阵列和第四子阵列，所述第一子阵列具有所述多个SRAM单元的第一组SRAM单元，所述第二子阵列具有所述多个SRAM单元的第二组SRAM单元，所述第三子阵列具有所述多个SRAM单元的第三组SRAM单元，并且所述第四子阵列具有所述多个SRAM单元的第四组SRAM单元，所述第一子阵列邻接所述第二子阵列，所述第三子阵列邻接所述第四子阵列，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的写位线部电连接，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的互补写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的互补写位线部电连接，所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的写位线部电连接，所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的互补写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的互补写位线部电连接，所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的读位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的读位线部物理分离，以及所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的读位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的读位线部物理分离。
根据本发明的一个实施例，其中，所述第一子阵列的SRAM单元的读位线部被配置为电连接至第一感测放大器，所述第二子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器不同的第二感测放大器，所述第三子阵列的SRAM单元的读位线部被配置为电连接至所述第二感测放大器，以及所述第四子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器和所述第二感测放大器不同的第三感测放大器。
根据本发明的一个实施例，其中，第一行带单元位于所述第一子阵列的SRAM单元与所述第一感测放大器之间，第二行带单元位于所述第二子阵列的SRAM单元与所述第二感测放大器之间，第三行带单元位于所述第三子阵列的SRAM单元与所述第二感测放大器之间，以及第四行带单元位于所述第四子阵列的SRAM单元与所述第三感测放大器之间。
上面论述了多个实施例的部件使得本领域技术人员能够更好地理解本发明的各个实施例。尽管描述了一些实施例和实施方式，但是本发明不限于此。而且，本发明覆盖各种明显的更改和等效布置，其落入所声称的权益的范围内。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。尽管在所声称的特定的组合中描述了各个实施例的部件和步骤，但是其涉及以任何组合或顺序布置、同时执行、任选地省略这些部件或步骤和/或添加至这些部件和步骤的其他部件或步骤。

Claims (19)

1.一种存储器阵列，包括：
多个存储器单元，所述多个存储器单元以列和行进行布置，存储器单元的列布置在第一方向上，存储器单元的行布置在与所述第一方向不同的第二方向上，所述多个存储器单元的每个存储器单元都包括：
位线部，在所述第一方向上延伸，所述位线部与相邻存储器单元的位线部耦合；
互补位线部，在所述第一方向上延伸，所述互补位线部与所述相邻存储器单元的互补位线部耦合；
字线部，在所述第二方向上延伸，所述字线部与另一相邻存储器单元的字线部耦合；
至第一电压线的至少一个连接；和
至第二电压线的至少一个连接；
多个第一类型带单元，布置为与所述存储器单元的至少一个字线部基本平行的行，其中，每个第一类型带单元都包括第一类型阱带结构，并且所述第一类型阱带结构被配置为将所述第一类型带单元的第一类型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及
多个第二类型带单元，布置为与所述至少一个字线部或至少一个其他字线部基本平行的行，其中，每个第二类型带单元都包括第二类型阱带结构，并且所述第二类型阱带结构被配置为将所述第二类型带单元的第二类型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，
其中，所述存储器单元的列的每一列存储器单元都被所述多个第一类型带单元中的至少一个第一类型带单元或所述多个第二类型带单元中的至少一个第二类型带单元界定，
其中，每一列存储器单元的至少一个第一类型带单元位于所述存储器单元的列的第一端上，并且每一列存储器单元的至少一个第二类型带单元位于所述存储器单元的列的第二端上，所述存储器单元的列的第二端与所述存储器单元的列的所述第一端相对。
2.根据权利要求1所述的存储器阵列，其中，
所述第一类型阱带结构是P型阱带结构，
每个P型阱带结构都包括：
第一接触层；
第一通孔层；和
第一导电层；以及
所述P型阱带结构位于P型氧化物限定区域上方，所述P型氧化物限定区域位于所述P型阱上方。
3.根据权利要求2所述的存储器阵列，其中，
所述第二类型阱带结构是N型阱带结构，
每个N型阱带结构都包括：
第二接触层；
第二通孔层；和
第二导电层；以及
所述N型阱带结构位于N型氧化物限定区域上方，所述N型氧化物限定区域位于所述N型阱上方。
4.根据权利要求3所述的存储器阵列，其中，所述N型氧化物限定区域包括磷酸硅。
5.根据权利要求1所述的存储器阵列，其中，每个第一类型带单元都不包括第二类型阱带结构，并且每个第二类型带单元都不包括第一类型阱带结构。
6.根据权利要求1所述的存储器阵列，其中，所述多个存储器单元的存储器单元布置为所述存储器单元的列，所述存储器单元的列在所述第一方向上具有单元间距，并且所述多个带单元的带单元在所述第一方向上具有等于所述单元间距的三倍的单元高度。
7.根据权利要求1所述的存储器阵列，其中，
所述多个存储器单元的存储器单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个存储器单元的第一组存储器单元，所述第二子阵列具有所述多个存储器单元的第二组存储器单元，
所述存储器阵列还包括至少一行伪单元，所述伪单元的行中的伪单元的数量等于包括在所述存储器单元的第一子阵列中的存储器单元的列的数量，并且所述伪单元的行的伪单元布置在所述第二方向上以与包括在所述第一子阵列中的存储器单元的列基本对齐，
所述伪单元的行位于所述第一子阵列和所述第二子阵列之间，
所述第一子阵列的存储器单元的位线部与所述第二子阵列的存储器单元的位线部物理分离，并且
所述第一子阵列的存储器单元的互补位线部与所述第二子阵列的存储器单元的互补位线部物理分离。
8.根据权利要求7所述的存储器阵列，其中，所述伪单元是所述第一类型带单元和所述第二类型带单元中的一种。
9.根据权利要求1所述的存储器阵列，其中，
所述多个存储器单元的存储器单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个存储器单元的第一组存储器单元，所述第二子阵列具有所述多个存储器单元的第二组存储器单元，
所述存储器阵列还包括第二多个第一类型带单元，所述第二多个第一类型带单元布置为与所述存储器单元的至少一个字线部或所述存储器单元的至少一个其他字线部基本平行的行，
所述多个第一类型带单元的一个第一类型带单元位于每一列存储器单元的第一端上，
所述第二多个第一类型带单元的一个第一类型带单元位于每一列存储器单元的与所述第一端相对的第二端上，并且
每一列存储器单元的第二类型带单元都位于所述第一子阵列和所述第二子阵列之间。
10.一种两端口SRAM(静态随机存取存储器)阵列，包括：
多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：
写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合，
互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；
读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；
写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；
读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；
至第一电压线的至少一个连接；和
至第二电压线的至少一个连接；
多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的第一行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及
多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的第二行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，
其中，所述第一行不包括第二类型带单元并且所述第二行不包括所述第一类型带单元，
其中，所述SRAM单元的列的每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定。
11.根据权利要求10所述的两端口SRAM阵列，其中，
所述多个SRAM单元的SRAM单元被划分为第一子阵列和第二子阵列，所述第一子阵列具有所述多个SRAM单元的第一组SRAM单元，所述第二子阵列具有所述多个SRAM单元的第二组SRAM单元，
所述第一子阵列邻接所述第二子阵列，
所述第一子阵列的SRAM单元的布置在所述第一子阵列的至少一个第一列中的写位线部，与所述第二子阵列的SRAM单元的布置在所述第二子阵列的至少一个第二列中的写位线部电连接，
所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的互补写位线部，与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的互补写位线部电连接，以及
所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的读位线部，与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的读位线部物理分离。
12.根据权利要求11所述的两端口SRAM阵列，其中，所述第一子阵列的SRAM单元的读位线部被配置为电连接至第一感测放大器，并且所述第二子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器不同的第二感测放大器。
13.根据权利要求10所述的两端口SRAM阵列，其中，所述多个SRAM单元的每个SRAM单元的写位线部、互补写位线部和读位线部位于第一层级上的第一层中，并且所述多个SRAM单元的每个SRAM单元的写字线部和读字线部位于与所述第一层级不同的第二层级上的第二层中。
14.根据权利要求10所述的两端口SRAM阵列，其中，所述多个SRAM单元的SRAM单元在所述第一方向上具有小于0.135微米的单元间距，并且所述多个SRAM单元的第一列SRAM单元中的第一类型带单元与第二类型带单元之间的最大距离小于33微米。
15.根据权利要求14所述的两端口SRAM阵列，其中，所述多个第一类型带单元的每个第一类型带单元和所述多个第二类型带单元的每个第二类型带单元中的至少一个在所述第一方向上具有等于所述单元间距的三倍的单元高度。
16.根据权利要求10所述的两端口SRAM阵列，其中，所述多个第一类型带单元的每个第一类型带单元和所述多个第二类型带单元的每个第二类型带单元中的至少一个包括一个或多个伪栅电极。
17.一种两端口SRAM(静态随机存取存储器)阵列，包括：
多个SRAM单元，所述多个SRAM单元以列和行进行布置，所述SRAM单元的列布置在第一方向上，所述SRAM单元的行布置在与所述第一方向不同的第二方向上，所述多个SRAM单元的每个SRAM单元都包括：
写位线部，在所述第一方向上延伸，所述写位线部与相邻SRAM单元的写位线部耦合；
互补写位线部，在所述第一方向上延伸，所述互补写位线部与所述相邻SRAM单元的互补写位线部耦合；
读位线部，在所述第一方向上延伸，所述读位线部与所述相邻SRAM单元的读位线部耦合；
写字线部，在所述第二方向上延伸，所述写字线部与另一相邻SRAM单元的写字线部耦合；
读字线部，在所述第二方向上延伸，所述读字线部与所述另一相邻SRAM单元的读字线部耦合；
至第一电压线的至少一个连接；和
至第二电压线的至少一个连接；
多个第一类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部基本平行的第一行，其中，每个第一类型带单元都包括P型阱带结构，并且所述P型阱带结构被配置为将所述第一类型带单元的P型阱与第一电压连接件电连接，所述第一电压连接件与所述第一电压线电耦合；以及
多个第二类型带单元，布置为与所述SRAM单元的至少一个读字线部或所述SRAM单元的至少一个写字线部或所述SRAM单元的至少一个其他读字线部或所述SRAM单元的至少一个其他写字线部基本平行的第二行，其中，每个第二类型带单元都包括N型阱带结构，并且所述N型阱带结构被配置为将所述第二类型带单元的N型阱与第二电压连接件电连接，所述第二电压连接件与所述第二电压线电耦合，其中，所述第一行不包括第二类型带单元并且所述第二行不包括所述第一类型带单元，
其中，
每一列SRAM单元都被所述多个第一类型带单元的一个第一类型带单元或所述多个第二类型带单元的一个第二类型带单元界定，
所述多个SRAM单元的SRAM单元被划分为第一子阵列、第二子阵列、第三子阵列和第四子阵列，所述第一子阵列具有所述多个SRAM单元的第一组SRAM单元，所述第二子阵列具有所述多个SRAM单元的第二组SRAM单元，所述第三子阵列具有所述多个SRAM单元的第三组SRAM单元，并且所述第四子阵列具有所述多个SRAM单元的第四组SRAM单元，
所述第一子阵列邻接所述第二子阵列，
所述第三子阵列邻接所述第四子阵列，
所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的写位线部电连接，
所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的互补写位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的互补写位线部电连接，
所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的写位线部电连接，
所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的互补写位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的互补写位线部电连接，
所述第一子阵列的SRAM单元的布置在所述至少一个第一列中的读位线部与所述第二子阵列的SRAM单元的布置在所述至少一个第二列中的读位线部物理分离，以及
所述第三子阵列的SRAM单元的布置在所述至少一个第三列中的读位线部与所述第四子阵列的SRAM单元的布置在所述至少一个第四列中的读位线部物理分离。
18.根据权利要求17所述的两端口SRAM阵列，其中，所述第一子阵列的SRAM单元的读位线部被配置为电连接至第一感测放大器，所述第二子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器不同的第二感测放大器，所述第三子阵列的SRAM单元的读位线部被配置为电连接至所述第二感测放大器，以及所述第四子阵列的SRAM单元的读位线部被配置为电连接至与所述第一感测放大器和所述第二感测放大器不同的第三感测放大器。
19.根据权利要求18所述的两端口SRAM阵列，其中，第一行带单元位于所述第一子阵列的SRAM单元与所述第一感测放大器之间，第二行带单元位于所述第二子阵列的SRAM单元与所述第二感测放大器之间，第三行带单元位于所述第三子阵列的SRAM单元与所述第二感测放大器之间，以及第四行带单元位于所述第四子阵列的SRAM单元与所述第三感测放大器之间。
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