DE102019108500A1 - Brückenzellen-architektur für eingebetteten speicher - Google Patents

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Wen-Tuo Huang
Ping-Cheng Li
Hung-Ling Shih
Po-Wei Liu
Yu-Ling Hsu
Yong-Shiuan Tsair
Chia-Sheng Lin
Shih Kuang Yang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf einen integrierten Speicherchip gerichtet, der ein Speicherarray mit einer Brückenzellen-Architektur umfasst, die die Anzahl der unterschiedlichen Brückenzellenarten und die Brückenleitungsdichte verringert. In einigen Ausführungsformen ist das Speicherarray auf drei verschiedene Arten von Brückenzellen beschränkt: eine Sourceleitungs/Löschgate-Brückenzelle (SLEG-Brückenzelle); eine Steuergate/Wortleitungs-Brückenzelle (CGWL-Brückenzelle); und eine Wortleitungs-Brückenzelle. Die geringe Anzahl von unterschiedlichen Zellenarten vereinfacht den Entwurf des Speicherarrays und vereinfacht ferner den Entwurf einer zugehörigen Verbindungsstruktur. In einigen Ausführungsformen koppeln die drei unterschiedlichen Brückenzellenarten Wortleitungen, Löschgates und Steuergates elektrisch mit jeweiligen Brückenleitungen in unterschiedlichen Metallisierungsschichten einer Verbindungsstruktur. Durch Verteilen der Brückenleitungen auf verschiedene Metallisierungsschichten wird die Brückenleitungsdichte verringert.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/737 274 , eingereicht am 27. September 2018, deren Inhalt hiermit durch Bezugnahme in seiner Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Embedded Flash (dt. eingebetteter Flash) ist Flash-Speicher, der mit Logikvorrichtungen auf einem gemeinsamen integrierten Schaltungschip (IC-Chip) integriert ist. Die Integration verbessert die Leistung durch den Wegfall von Verbindungsstrukturen zwischen Chips und die Herstellungskosten durch gemeinsames Nutzen von Prozessschritten des Flash-Speichers und der Logikvorrichtungen. Einige Arten von Flash-Speicher umfassen Stapelgate-Flash-Speicher und Split-Gate-Flash-Speicher (Flash-Speicher mit geteiltem Gate). Split-Gate-Flash-Speicher hat einen geringeren Stromverbrauch, eine höhere Injektionseffizienz, eine geringere Anfälligkeit für Kurzkanaleffekte und Immunität gegenüber Überlöschen im Vergleich zu Stapelgate-Flash-Speicher.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein schematisches Diagramm einiger Ausführungsformen eines integrierten Chips, der ein Speicherarray mit einer verbesserten Brückenzellen-Architektur (Strap-Cell-Architektur) umfasst und ferner eine Verbindungsstruktur umfasst, die zu der verbesserten Brückenzellen-Architektur gehört.
    • 2 zeigt ein Blockschaltbild einiger Ausführungsformen eines integrierten Chips, der ein Speicherarray mit der verbesserten Brückenzellen-Architektur von 1 umfasst.
    • 3 zeigt ein Blockschaltbild einiger Ausführungsformen eines integrierten Chips, der ein Speicherarray mit der verbesserten Brückenzellen-Architektur von 1 umfasst und ferner Peripherievorrichtungen umfasst, die das Speicherarray umgeben.
    • Die 4A und 4B zeigen obere Layouts einiger Ausführungsformen von integrierten Chips, die eine Grenzzelle von 1, eine Sourceleitung/Löschgate-Brückenzelle (SLEG-Brückenzelle) von 1 und Speicherzellen von 1 umfassen.
    • Die 5A - 5C zeigen Querschnittsansichten einiger Ausführungsformen des integrierten Chips der 4A bzw. 4B bei der Grenzzelle, der SLEG-Brückenzelle und der Speicherzelle.
    • Die 6A und 6B zeigen obere Layouts einiger Ausführungsformen von integrierten Chips, die eine Steuergate/Wortleitungs-Brückenzelle (CGWL-Brückenzelle) von 1 und Speicherzellen von 1 umfassen.
    • Die 7A und 7B zeigen Querschnittsansichten einiger Ausführungsformen der integrierten Chips der 6A bzw. 6B bei der CGWL-Brückenzelle.
    • Die 8A und 8B zeigen obere Layouts einiger Ausführungsformen von integrierten Chips, die eine Wortleitungs-Brückenzelle von 1 und Speicherzellen von 1 umfassen.
    • Die 9A und 9B zeigen Querschnittsansichten einiger Ausführungsformen der integrierten Chips der 8A bzw. 8B bei der Wortleitungs-Brückenzelle.
    • Die 10A - 10F zeigen obere Layouts einiger Ausführungsformen des integrierten Chips von 1 jeweils auf verschiedenen Ebenen des integrierten Chips und bei denen das Speicherarray zusätzliche Spalten umfasst.
    • Die 11A - 11D bis 20A - 20D zeigen eine Folge von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips, der ein Speicherarray mit einer verbesserten Brückenzellen-Architektur umfasst.
    • 21 zeigt ein Blockschaltbild einiger Ausführungsformen des Verfahrens der 11A - 11D bis 20A - 20D.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Elemente dieser Offenbarung vor. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • In einigen Ausführungsformen umfasst ein Speicherarray mehrere Split-Gate-Speicherzellen in mehreren Zeilen und mehreren Spalten und umfasst ferner mehrere Polysiliziumleitungen und mehrere vergrabene Leitungen, die sich entlang der Zeilen erstrecken. Die Polysilizium- und vergrabenen Leitungen definieren teilweise die Split-Gate-Speicherzellen und erleichtern das Lesen und/oder Schreiben der Split-Gate-Speicherzellen. Die Polysiliziumleitungen können beispielsweise Steuergates, Wortleitungen und Löschgates entsprechen und die vergrabenen Leitungen können beispielsweise Sourceleitungen entsprechen. Eine Herausforderung besteht darin, dass das Polysilizium und die vergrabenen Leitungen hohe Widerstände aufweisen, die zu großen Spannungsabfällen entlang des Polysiliziums und der vergrabenen Leitungen führen. Solche großen Spannungsabfälle erhöhen die minimale Lese- und/oder Schreibspannung und verringern somit die Stromeffizienz. Eine Lösung besteht darin, Metallleitungen an das Polysilizium und die vergrabenen Leitungen zu heften, da die Metallleitungen geringere Widerstände haben. Daher umfassen einige Ausführungsformen des Speicherarrays Brückenzellen, die entlang des Polysiliziums und der vergrabenen Leitungen beabstandet sind, zur Verwendung als Orte zum elektrischen Koppeln der Metallleitungen mit dem Polysilizium und den vergrabenen Leitungen.
  • In einigen Ausführungsformen umfasst das Speicherarray vier verschiedene Arten von Brückenzellen: eine Steuergate/Sourceleitungs-Brückenzelle (CGSL-Brückenzelle); eine Sourceleitungs-Brückenzelle (SL-Brückenzelle); eine Wortleitungs/Löschgate-Brückenzelle (WLEG-Brückenzelle); und eine Löschgate-Brückenzelle (EG-Brückenzelle). Die große Anzahl unterschiedlicher Arten von Brückenzellen führt jedoch zu Komplexität beim Entwerfen des Speicherarrays. Zusätzlich befinden sich in einigen Ausführungsformen die Metallleitungen für die Wortleitungen, die Löschgates und die Steuergates in einer einzigen Metallisierungsschicht (z. B. Metall 3) einer Verbindungsstruktur. Das Anordnen der Metallleitungen für die Wortleitungen, die Löschgates und die Steuergates in einer einzigen Metallisierungsschicht kann jedoch eine Herausforderung darstellen, wenn das Speicherarray verkleinert wird (z. B. zum Prozessknoten 40 und darüber hinaus). Wenn das Speicherarray verkleinert wird, können zum Beispiel Extreme-Low-k-Dielektrika (ELK-Dielektrika) für Zwischenmetall- und/oder Zwischenschicht-Dielektrikumsschichten der Verbindungsstruktur verwendet werden. ELK-Dielektrika neigen jedoch zu einer hohen Porosität und damit zu niederschwelligen zeitabhängigen dielektrischen Durchbrüchen (TDDBs), verglichen mit ihren nicht-porösen Gegenstücken mit höheren Dielektrizitätskonstanten. Aufgrund der niederschwelligen TDDBs ist der Mindestabstand zwischen Metallleitungen höher als bei Verwendung der nicht-porösen Gegenstücke. Weiter ist aufgrund der großen Anzahl von Metallleitungen in einer einzelnen Metallisierungsschicht eine sinnvolle Skalierung des Speicherarrays ausgeschlossen, ohne Mindestabstandsbeschränkungen zu verletzen. Die Verletzung dieser Beschränkungen kann zu Vorrichtungsausfällen und/oder einem hohen Leckstrom zwischen Metallleitungen führen.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf einen integrierten Speicherchip gerichtet, der ein Speicherarray mit einer Brückenzellen-Architektur umfasst, die die Anzahl der unterschiedlichen Brückenzellenarten und die Brückenleitungsdichte verringert. In einigen Ausführungsformen ist das Speicherarray auf drei verschiedene Arten von Brückenzellen beschränkt: eine Sourceleitungs/Löschgate-Brückenzelle (SLEG-Brückenzelle); eine Steuergate/Wortleitungs-Brückenzelle (CGWL-Brückenzelle); und eine Wortleitungs-Brückenzelle. Die geringe Anzahl von unterschiedlichen Zellenarten vereinfacht den Entwurf des Speicherarrays und vereinfacht ferner den Entwurf einer zugehörigen Verbindungsstruktur.
  • Die drei unterschiedlichen Brückenzellenarten können beispielsweise Wortleitungen, Löschgates und Steuergates elektrisch mit zugehörigen Brückenleitungen in verschiedenen Metallisierungsschichten einer Verbindungsstruktur koppeln. Beispielsweise können die Wortleitungen elektrisch mit Wortleitungs-Brückenleitungen in Metall 2 gekoppelt sein, die Steuergates können elektrisch mit Steuergate-Brückenleitungen in Metall 3 gekoppelt sein und die Löschgates können elektrisch mit Löschgate-Brückenleitungen in Metall 4 gekoppelt sein. Andere geeignete Metallisierungsschichten sind jedoch für die Wortleitungs-Brückenleitungen, die Steuergate-Brückenleitungen und die Löschgate-Brückenleitungen geeignet. Durch Verteilen der Wortleitungs-Brückenleitungen, der Steuergate-Brückenleitungen und der Löschgate-Brückenleitungen auf verschiedene Metallisierungsschichten wird die Brückenleitungsdichte verringert (d. h. der Brückenleitungsabstand erhöht). Dies ermöglicht eine verbesserte Skalierung des Speicherarrays (z. B. zum Prozessknoten 40 und darüber hinaus) und/oder ermöglicht die Verwendung von ELK-Dielektrika für Zwischenschicht- und/oder Zwischenmetall-Dielektrikumsschichten der Verbindungsstruktur.
  • Die drei unterschiedlichen Brückenzellenarten können beispielsweise so ausgelegt sein, dass sie eine elektrische Kopplung mit jeweiligen Brückenleitungen bei Perioden herstellen, die Lese- und/oder Schreibspannungsabfälle minimieren und/oder die Brückenzellen-Architekturen mit vier oder mehr unterschiedlichen Brückenzellenarten entsprechen (von denen ein Beispiel oben angegeben ist). Beispielsweise können SLEG-Brückenzellen eine Sourceleitung elektrisch mit einer jeweiligen Sourceleitungs-Brückenleitung mit einer ersten Periode koppeln und CGWL-Brückenzellen und Wortleitungs-Brückenzellen können eine Wortleitung elektrisch mit einer jeweiligen Wortleitungs-Brückenleitung mit einer zweiten Periode koppeln, um große Lesespannungsabfälle entlang der Sourceleitung und der Wortleitung zu verhindern. Die erste Periode kann beispielsweise 32 Bitleitungen oder ein anderer geeigneter Wert sein. Die zweite Periode kann zum Beispiel das Doppelte oder ein anderes geeignetes Vielfaches der ersten Periode sein und/oder kann zum Beispiel 64 Bitleitungen oder ein anderer geeigneter Wert sein.
  • Mit Bezug auf 1 wird ein schematisches Diagramm 100 einiger Ausführungsformen eines integrierten Chips bereitgestellt, der ein Speicherarray mit einer verbesserten Brückenzellen-Architektur umfasst. Wie im Folgenden zu sehen ist, ist die verbesserte Brückenzellen-Architektur dahingehend „verbessert“, dass sie die Anzahl der unterschiedlichen Brückenzellenarten und die Brückenleitungsdichte verringert. Das Speicherarray umfasst eine Mehrzahl von Zellen in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten. Die Zeilen sind jeweils mit R1 bis R1 + 7 bezeichnet und die Spalten sind jeweils mit C1 bis C3 , Co bis Co + 2 , und Co bis Co + 1 bezeichnet. Die Indizes der Zeilen- und Spaltenbeschriftungen zeigen die jeweiligen Zeilen- und Spaltennummern an. Ferner ist 1 eine ganzzahlige Variable, die für eine Zeilennummer steht, während n und o ganzzahlige Variablen sind, die für Spaltennummern stehen.
  • Die Mehrzahl von Zellen umfasst eine Mehrzahl von Randzellen 102, eine Mehrzahl von SLEG-Brückenzellen 104, eine Mehrzahl von CGWL-Brückenzellen 106, eine Mehrzahl von Wortleitungs-Brückenzellen 108 und eine Mehrzahl von Speicherzellen 110. Man beachte, dass von jeder Zellenart nur einige bezeichnet sind. Die Grenzzellen 102 sind unbenutzte Zellen an einer Grenze eines Speicherarrays und jede von ihnen überspannt zwei Zeilen. Die Grenzzellen 102 versetzen die Speicher- und Brückenzellen von der Grenze, um die Speicher- und Brückenzellen vor einer großen Änderung der Merkmalsdichte, und damit einem hohen Maß an Prozess-Ungleichmäßigkeit, an der Grenze zu schützen. Die SLEG-Brückenzellen 104, die CGWL-Brückenzellen 106 und die Wortleitungs-Brückenzellen 108 überspannen jeweils zwei Zeilen und wiederholen sich, obwohl nicht sichtbar, entlang jeder der Zeilen. Die SLEG-Brückenzellen 104 koppeln elektrisch Sourceleitungen (nicht gezeigt) und Löschgates (nicht gezeigt) mit einer jeweiligen Sourceleitungs-Brückenleitung 112 und einer jeweiligen Löschgate-Brückenleitung 114. Die CGWL-Brückenzellen 106 koppeln elektrisch Steuergates (nicht gezeigt) und Wortleitungen (nicht gezeigt) mit jeweiligen Steuergate-Brückenleitungen 116 und jeweiligen Wortleitungs-Brückenleitungen 118. Die Wortleitungs-Brückenzellen 108 koppeln die Wortleitungen elektrisch mit jeweiligen Wortleitungs-Brückenleitungen 118. Es sei angemerkt, dass nur einige der Steuergate-Brückenleitungen 116 und nur einige der Wortleitungs-Brückenleitungen 118 bezeichnet sind. Die Steuergates, die Wortleitungen, die Löschgates und die Sourceleitungen erstrecken sich entlang der Zeilen und definieren teilweise die Mehrzahl von Zellen. Die Speicherzellen 110 speichern einzelne Datenbits und können beispielsweise SUPERFLASH-Speicherzellen der dritten Generation (ESF3-Speicherzellen) oder irgendwelche anderen geeigneten Speicherzellen sein.
  • In einigen Ausführungsformen ist das Speicherarray auf diese drei unterschiedlichen Arten von Brückenzellen beschränkt: 1) die SLEG-Brückenzellen 104; 2) die CGWL-Brückenzellen 106; und 3) die Wortleitungs-Brückenzellen 108. Diese kleine Anzahl von unterschiedlichen Brückenzellenarten vereinfacht den Entwurf des Speicherarrays im Vergleich zu einem Speicherarray mit vier oder mehr unterschiedlichen Brückenzellenarten und vereinfacht ferner den Entwurf einer Verbindungsstruktur für das Speicherarray im Vergleich zu einer Verbindungsstruktur für ein Speicherarray mit vier oder mehr unterschiedlichen Zellenarten.
  • Eine Verbindungsstruktur verbindet die Mehrzahl von Zellen miteinander und umfasst eine Mehrzahl von Drähten 120 und eine Mehrzahl von Durchkontaktierungen 122. Es ist zu beachten, dass die Drähte 120 und die Durchkontaktierungen 122 nur in der Legende unterhalb des Speicherarrays beschriftet sind. Die Drähte 120 sind in eine Mehrzahl von Verdrahtungsebenen gruppiert und die Durchkontaktierungen 122 sind in eine Mehrzahl von Durchkontaktierungsebenen gruppiert. Eine Ebene entspricht einer Höhe über dem Speicherarray, wenn der integrierte Chip im Querschnitt betrachtet wird. Die Mehrzahl von Verdrahtungsebenen umfasst eine erste Verdrahtungsebene M1, eine zweite Verdrahtungsebene M2, eine dritte Verdrahtungsebene M3 und eine vierte Verdrahtungsebene M4. Die Verdrahtungsebenen sind schematisch durch die Dicke der Drähte 120 gezeigt, und die Höhe über dem Speicherarray nimmt mit der Dicke des Drahts zu. Die Mehrzahl von Durchkontaktierungsebenen umfasst eine Kontaktlochebene CO (d. h. eine Null-Durchkontaktierungsebene), eine erste Durchkontaktierungsebene V1, eine zweite Durchkontaktierungsebene V2 und eine dritte Durchkontaktierungsebene V3. Die Durchkontaktierungsebenen sind schematisch durch Form und/oder Farbe gezeigt. Ein schwarzer Kreis entspricht beispielsweise Durchkontaktierungen in der Kontaktlochebene CO, während ein weißes Quadrat den Durchkontaktierungen in der zweiten Durchkontaktierungsebene V2 entspricht.
  • Durchkontaktierungen in der Kontaktlochebene CO erstrecken sich von den Zellen zu Drähten in der ersten Verdrahtungsebene M1 und Durchkontaktierungen in der ersten Durchkontaktierungsebene V1 erstrecken sich von Drähten in der ersten Verdrahtungsebene M1 zu Drähten in der zweiten Verdrahtungsebene M2. Ferner erstrecken sich Durchkontaktierungen in der zweiten Durchkontaktierungsebene V2 von Drähten in der zweiten Verdrahtungsebene M2 zu Drähten in der dritten Verdrahtungsebene M3 und Durchkontaktierungen in der dritten Durchkontaktierungsebene V3 erstrecken sich von Drähten in der dritten Verdrahtungsebene M3 zu Drähten in der vierten Verdrahtungsebene M4. Wenn sich Durchkontaktierungen auf verschiedenen Ebenen direkt überlappen, sind die dazwischen liegenden Drähte nicht gezeigt.
  • Die Mehrzahl von Drähten 120 umfasst eine Mehrzahl von Bitleitungen 124, einen Sourceleitungs-Shuntdraht 126 und einen Löschgate-Shuntdraht 128 in der ersten Verdrahtungsebene Mi. Es ist zu beachten, dass nur einige der Bitleitungen 124 bezeichnet sind. Die Bitleitungen 124 erstrecken sich entlang Spalten (z. B. der Spalten C3 , Co , Co + 2 und Co ), an denen sich die Speicherzellen 110 befinden, und sind über Durchkontaktierungen in der Kontaktlochebene CO elektrisch mit den Speicherzellen in den jeweiligen Spalten gekoppelt. Der Sourceleitungs- und der Löschgate-Shuntdraht 126, 128 erstrecken sich entlang der Spalte (z. B. der Spalte C2 ), an der sich die SLEG-Brückenzellen 104 befinden, und sind durch Durchkontaktierungen in der Kontaktlochebene CO jeweils mit Sourceleitungen (nicht gezeigt) und Löschgates (nicht gezeigt) in den SLEG-Brückenzellen 104 elektrisch gekoppelt.
  • Zusätzlich umfasst die Mehrzahl von Drähten 120 die Sourceleitungs-Brückenleitung 112, die Löschgate-Brückenleitung 114, die Steuergate-Brückenleitungen 116 und die Wortleitungs-Brückenleitungen 118. Die Sourceleitungs- und die Löschgate-Brückenleitung 112, 114 befinden sich in der vierten Verdrahtungsebene M4 und sind elektrisch mit dem Sourceleitungs- und dem Löschgate-Shuntdraht 126, 128 durch Durchkontaktierungen in der ersten, zweiten und dritten Durchgangsebene V1, V2 bzw. V3 gekoppelt. Die Steuergate-Brückenleitungen 116 befinden sich in der dritten Verdrahtungsebene M3 und sind in entsprechenden Zeilen an den CGWL-Brückenzellen 106 elektrisch mit Steuergates (nicht gezeigt) gekoppelt. Eine solche elektrische Kopplung erfolgt durch Durchkontaktierungen in der Kontaktlochebene CO und der ersten und der zweiten Durchkontaktierungsebene V1, V2. Die Wortleitungs-Brückenleitungen 118 befinden sich in der zweiten Verdrahtungsebene M2 und sind in entsprechenden Zeilen an den CGWL-Brückenzellen 106 und den Wortleitungs-Brückenzellen 108 elektrisch mit Wortleitungen (nicht gezeigt) gekoppelt. Eine solche elektrische Kopplung erfolgt durch Durchkontaktierungen in der Kontaktlochebene CO und der ersten Durchkontaktierungsebene Vi.
  • Durch Anordnen der Löschgate-Brückenleitung 114, der Steuergate-Brückenleitungen 116 und der Wortleitungs-Brückenleitungen 118 in unterschiedlichen Verdrahtungsebenen (z. B. M2, M3 und M4) anstatt in einer einzigen Verdrahtungsebene (z. B. M3) ist die Brückenleitungsdichte für die verschiedenen Brückenleitungen verringert (d. h. der Brückenleitungsabstand ist erhöht). Zusätzlich kann durch Verringern der Brückenleitungsdichte das Speicherarray zum Prozessknoten 40 und darüber hinaus verkleinert werden.
  • In einigen Ausführungsformen nimmt der Abstand zwischen Brückenleitungen ab, wenn das Speicherarray verkleinert wird. Ohne die verringerte Brückenleitungsdichte kann der Abstand zwischen den Brückenleitungen kleiner als der Mindestabstand zum Verhindern von TTDB werden. Ferner werden in einigen Ausführungsformen ELK-Dielektrika für Zwischenmetall-Dielektrikumsschichten (IMD-Schichten) verwendet, wenn das Speicherarray verkleinert wird. ELK-Dielektrika neigen im Vergleich zu ihren nicht-porösen Gegenstücken mit höheren Dielektrizitätskonstanten zu einer hohen Porosität und damit zu niederschwelligen TDDBs. Aufgrund der niederschwelligen TDDBs ist der Mindestabstand zwischen den Brückenleitungen höher als bei Verwendung der nicht-porösen Gegenstücke. Daher erhöht die Verwendung von ELK-Dielektrika für IMD-Schichten das TDDB-Risiko und erhöht die Bedeutung der verringerten Brückenleitungsdichte.
  • Während 1 die verschiedenen Brückenleitungen und die verschiedenen Shuntdrähte in bestimmten Verdrahtungsebenen zeigt, können sich einige oder alle der Brückenleitungen und/oder einige oder alle der Shuntdrähte in alternativen Ausführungsformen in anderen Verdrahtungsebenen befinden. Beispielsweise können sich in alternativen Ausführungsformen die Steuergate-Brückenleitungen 116 in der zweiten Verdrahtungsebene M2 befinden und die Wortleitungs-Brückenleitungen 118 können sich in der dritten Verdrahtungsebene M3 befinden. Als weiteres Beispiel kann sich in alternativen Ausführungsformen die Löschgate-Brückenleitung 114 in der vierten Verdrahtungsebene M4 befinden und die Sourceleitungs-Brückenleitung 112 kann sich in einer fünften Verdrahtungsebene (nicht gezeigt) oder umgekehrt befinden.
  • Mit Bezug auf 2 wird ein Blockdiagramm 200 einiger Ausführungsformen eines integrierten Chips bereitgestellt, der ein Speicherarray mit der verbesserten Brückenzellen-Architektur von 1 umfasst. Das Speicherarray umfasst eine Mehrzahl von Zellen in einer Mehrzahl von Zeilen und eine Mehrzahl von Spalten. Die Zeilen sind jeweils mit Rm bis Rm+ 15 bezeichnet und die Spalten sind jeweils mit C1 bis C287 bezeichnet. Die Indizes der Zeilen- und Spaltenbezeichnungen geben die entsprechenden Zeilen- und Spaltennummern wieder, und m ist eine ganzzahlige Variable, die für eine Zeilennummer steht.
  • Die Mehrzahl von Zellen umfasst eine Mehrzahl von Speicherzellenblöcken 202. Es sei angemerkt, dass nur einige der Speicherzellenblöcke 202 bezeichnet sind. Jeder der Speicherzellenblöcke 202 umfasst eine Mehrzahl von Speicherzellen und weist die gleiche Anzahl von Speicherzellen auf. Die Speicherzellen jedes Speicherzellenblocks gehören zu einzelnen Spalten in dem Speicherarray, so dass jeder der Speicherzellenblöcke 202 eine Mehrzahl von Spalten überspannt. In einigen Ausführungsformen weist, wie gezeigt, jeder der Speicherzellenblöcke 202 16 Speicherzellen auf, die 16 Spalten überspannen. In alternativen Ausführungsformen weist jeder der Speicherzellenblöcke 202 eine andere geeignete Anzahl von Speicherzellen auf, die eine andere geeignete Anzahl von Spalten überspannen. Die Speicherzellen der Speicherzellenblöcke 202 können beispielsweise so sein, wie die Speicherzellen 110 von 1 gezeigt und/oder beschrieben sind. In einigen Ausführungsformen befinden sich die Speicherzellenblöcke 202 in den Spalten C3-18 , C20-35 , C37-68 , C70-85 , C87-102 , C104-135 , C137-152 , C154-169 , C171-202 , C204-219 , C221-236 , C238-269 und C271-286 . Andere Spalten sind jedoch möglich.
  • Die Mehrzahl von Zellen umfassen ferner die Grenzzellen 102 von 1, die Mehrzahl von SLEG-Brückenzellen 104 von 1, die Mehrzahl von CGWL-Brückenzellen 106 von 1 und die Mehrzahl von Wortleitungs-Brückenzellen 108 von 1. Beachten Sie, dass nur einige der Grenzzellen 102 bezeichnet sind und nur einige jeder der Brückenzellenarten bezeichnet sind. Wie in 1 beschrieben, sind die Grenzzellen 102 nicht verwendete Zellen an einer Grenze (z. B. der Spalte C1 ) eines Speicherarrays und überspannen jeweils zwei Zeilen. Ferner überspannen die SLEG-Brückenzellen 104, die CGWL-Brückenzellen 106 und die Wortleitungs-Brückenzellen 108 jeweils zwei Zeilen und wiederholen sich entlang der Zeilen.
  • In einigen Ausführungsformen liegen die SLEG-Brückenzellen 104 in den Spalten C2 , C36 , C69 , C103 , C136 , C170 , C203 , C237 und C270 . Andere Spalten sind jedoch möglich. In einigen Ausführungsformen sind die SLEG-Brückenzellen 104 entlang der Zeilen gleichmäßig beabstandet und/oder wiederholen sich periodisch entlang der Zeilen mit einer SLEG-Periode Fsleg . Die SLEG-Periode Fsleg kann beispielsweise 32 Speicherzellen (d. h. 32 Bitleitungen) oder eine andere geeignete Anzahl von Speicherzellen und/oder Bitleitungen betragen. Ferner kann die SLEG-Periode Fsleg beispielsweise zwei Speicherzellenblöcke oder eine andere geeignete ganzzahlige Anzahl von Speicherzellenblöcken betragen. In einigen Ausführungsformen beträgt die SLEG-Periode Fsleg 32 Speicherzellen (d. h. 32 Bitleitungen) oder weniger, so dass die Sourceleitungen alle 32 Speicherzellen oder weniger elektrisch mit entsprechenden Sourceleitungs-Brückenleitungen gekoppelt sind. Durch elektrisches Koppeln der Sourceleitungen mit entsprechenden Sourceleitungs-Brückenleitungen alle 32 Speicherzellen oder weniger sind die Spannungsabfälle entlang der Sourceleitungen niedrig. Wenn die Periode, mit der die Sourceleitungen elektrisch mit entsprechenden Sourceleitungs-Brückenleitungen gekoppelt sind, mehr als 32 Speicherzellen beträgt, können Spannungsabfälle entlang der Sourceleitungs-Brückenleitungen hoch sein und zu Lesestörungen und/oder zu Ausfällen führen.
  • In einigen Ausführungsformen liegen die CGWL-Brückenzellen 106 in den Spalten C19 , C153 , und C287 . Andere Spalten sind jedoch möglich. In einigen Ausführungsformen sind die CGWL-Brückenzellen 106 entlang der Zeilen gleichmäßig beabstandet und/oder wiederholen sich periodisch entlang der Zeilen mit einer CGWL-Periode Fcgwl . Die CGWL-Periode Fcgwl kann beispielsweise 128 Speicherzellen (d. h. 128 Bitleitungen) oder eine andere geeignete Anzahl von Speicherzellen und/oder Bitleitungen betragen. Ferner kann die CGWL-Periode Fcgwl beispielsweise acht Speicherzellenblöcke oder eine andere geeignete ganze Zahl von Speicherzellenblöcken betragen und/oder kann beispielsweise das Vierfache der SLEG-Periode Fsleg oder ein anderes geeignetes ganzzahliges Vielfaches der SLEG-Periode Fsleg sein.
  • In einigen Ausführungsformen liegen die Wortleitungs-Brückenzellen 108 in den Spalten C86 und C220 . Andere Spalten sind jedoch möglich. In einigen Ausführungsformen sind die Wortleitungs-Brückenzellen 108 gleichmäßig entlang der Zeilen beabstandet und/oder wiederholen sich periodisch entlang der Zeilen mit einer Wortleitungsperiode Fwl . Die Wortleitungsperiode Fwl kann beispielsweise 128 Speicherzellen (d. h. 128 Bitleitungen) oder eine andere geeignete Anzahl von Speicherzellen und/oder Bitleitungen betragen. Ferner kann die Wortleitungsperiode Fwl beispielsweise acht Speicherzellenblöcke oder eine andere geeignete ganze Zahl von Speicherzellenblöcken betragen und/oder kann beispielsweise das Vierfache der SLEG-Periode Fsleg oder ein anderes geeignetes ganzzahliges Vielfaches der SLEG-Periode Fsleg sein. Ferner kann die Wortleitungsperiode Fwl zum Beispiel gleich der CGWL-Periode Fcgwl sein.
  • In einigen Ausführungsformen alternieren die CGWL-Verbindungszellen 106 und die Wortleitungs-Verbindungszellen 108 und wiederholen sich entlang der Zeilen, so dass die Wortleitungen alle 64 Speicherzellen (d. h. 64 Bitleitungen) oder weniger mit entsprechenden Wortleitungs-Brückenleitungen elektrisch gekoppelt sind. Durch elektrisches Koppeln der Wortleitungen mit entsprechenden Wortleitungs-Brückenleitungen alle 64 Speicherzellen oder weniger sind die Spannungsabfälle entlang der Wortleitungen gering. Wenn die Periode, mit der die Wortleitungen elektrisch mit entsprechenden Wortleitungs-Brückenleitungen gekoppelt sind, mehr als 64 Speicherzellen beträgt, können Spannungsabfälle entlang der Wortleitungen groß sein und zu Lesestörungen und/oder Ausfällen führen.
  • In einigen Ausführungsformen wiederholt sich ein Abschnitt des Speicherarrays in dem Kasten BX1 entlang jeder der Zeilen, beginnend bei den Grenzzellen 102. In einigen Ausführungsformen sind die Zeilen des Speicherarrays in eine Mehrzahl von Speicherseiten gruppiert. Aus Gründen der Übersichtlichkeit sind die Speicherseiten mit Pz bzw. Pz +1 bezeichnet, wobei die Indizes entsprechende Seitennummern wiedergeben und z eine ganzzahlige Variable ist, die für eine Seitennummer steht. In einigen Ausführungsformen ist, wie gezeigt, jede Speicherseite ein Abschnitt des Speicherarrays, der durch acht aufeinanderfolgende Zeilen definiert ist. In alternativen Ausführungsformen ist jede Speicherseite durch eine, zwei, sechzehn oder eine andere geeignete Anzahl aufeinanderfolgender Zeilen definiert. In einigen Ausführungsformen wiederholt sich ein Abschnitt des Speicherarrays in dem Kasten BX2 in jeder der Speicherseiten und/oder das schematische Diagramm 100 von 1 ist in dem Kasten BX2 genommen. Bezüglich des letzteren kann die Spalte Co + 1 von 1 beispielsweise gleich der Spalte C86 von 2 sein und/oder die Zeile Rl von 1 kann beispielsweise gleich der Zeile Rm von 2 sein.
  • Obwohl in 2 nicht gezeigt, verbindet eine Verbindungsstruktur die Mehrzahl von Zellen und umfasst eine Mehrzahl von Wortleitungs-Brückenleitungen, eine Mehrzahl von Steuergate-Brückenleitungen, eine Mehrzahl von Löschgate-Brückenleitungen und eine Mehrzahl von Sourceleitungs-Brückenleitungen. Jede Zeile weist eine einzige Wortleitungs-Brückenleitung auf, die sich entlang der Zeile erstreckt, und weist ferner eine einzige Steuergate-Brückenleitung auf, die sich entlang der Zeile erstreckt. Jede Speicherseite weist eine einzige Löschgate-Brückenleitung auf, die von ersten Zeilen der Speicherseite geteilt wird und sich entlang der ersten Zeilen erstreckt. In ähnlicher Weise weist jede Speicherseite eine einzige Sourceleitungs-Brückenleitung auf, die von zweiten Zeilen der Speicherseite geteilt wird und sich entlang der zweiten Zeilen erstreckt. Die Wortleitungs-Brückenleitungen, die Steuergate-Brückenleitungen, die Löschgate-Brückenleitungen und die Sourceleitungs-Brückenleitungen können beispielsweise so sein, wie ihre Gegenstücke in Bezug auf 1 beschrieben und/oder gezeigt sind.
  • Die Verbindungsstruktur umfasst ferner eine Mehrzahl von Sourceleitungs-Shuntdrähten und eine Mehrzahl von Löschgate-Shuntdrähten. Jede Speicherseite weist eine Mehrzahl von einzelnen Sourceleitungs-Shuntdrähten auf und jede Speicherseite weist eine Mehrzahl von einzelnen Löschgate-Shuntdrähten auf. Die einzelnen Sourceleitungs-Shuntdrähte jeder Speicherseite befinden sich jeweils in den Spalten mit den SLEG-Brückenzellen 104 und die einzelnen Löschgate-Shuntdrähte jeder Speicherseite befinden sich jeweils in den Spalten mit den SLEG-Brückenzellen 104. Die Sourceleitungs-Shuntdrähte und die Löschgate-Shuntdrähte können zum Beispiel ihren Gegenstücken gleichen, die in Bezug auf 1 beschrieben und/oder gezeigt sind.
  • Mit Bezug auf 3 wird ein Blockdiagramm 300 einiger Ausführungsformen eines integrierten Chips bereitgestellt, der ein Speicherarray mit der verbesserten Brückenzellen-Architektur von 1 umfasst und ferner Peripherievorrichtungen 302 umfasst, die das Speicherarray umgeben. Das Speicherarray befindet sich in einem Speicherbereich 304 des integrierten Chips und umfasst die Grenzzellen 102 von 1, die SLEG-Brückenzellen 104 von 1, die CGWL-Brückenzellen 106 von 1, und die Wortleitungs-Brückenzellen 108 von 1. Ferner umfasst das Speicherarray die Speicherzellenblöcke 202 von 2. Man beachte, dass nur einige der Grenzzellen 102 bezeichnet sind, nur einige der Speicherzellenblöcke 202 bezeichnet sind und nur einige jeder der Brückenzellenarten bezeichnet sind. In einigen Ausführungsformen ist das schematische Diagramm 100 von 1 in dem Kasten BX3 genommen.
  • Die Peripherievorrichtungen 302 befinden sich in einem peripheren Bereich 306 des integrierten Chips, der den Speicherbereich 304 umgibt. Es sei angemerkt, dass nur einige der Peripherievorrichtungen 302 bezeichnet sind. Die Peripherievorrichtungen 302 können beispielsweise Transistoren und/oder andere geeignete Halbleitervorrichtungen sein oder umfassen. Ferner können die Peripherievorrichtungen 302 zum Beispiel eine Lese/Schreibschaltung und/oder eine andere geeignete Schaltung zum Betrieb des Speicherarrays implementieren. Durch das Integrieren der Peripherievorrichtungen 302 und des Speicherarrays auf einem gemeinsamen integrierten Chip kann das Speicherarray auch als eingebettetes Speicherarray bezeichnet werden.
  • Mit Bezug auf 4A wird ein oberes Layout 400A einiger Ausführungsformen eines integrierten Chips bereitgestellt, das eine Grenzzelle 102 von 1, eine SLEG-Brückenzelle 104 von 1 und Speicherzellen 110 von 1 umfasst. Die Grenzzelle 102, die SLEG-Brückenzelle 104 und die Speicherzellen 110 befinden sich in einem löschgateseitigen Vorrichtungsbereich 402a und einer Mehrzahl von wortleitungsseitigen Vorrichtungsbereichen 402b. Es ist zu beachten, dass nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind. Ferner sind die Grenzzelle 102, die SLEG-Brückenzelle 104 und die Speicherzellen 110 zum Teil durch ein Paar von Wortleitungen 404, ein Paar von Steuergates 406 und ein Löschgate 408 definiert.
  • Die löschgateseitigen und die wortleitungsseitigen Vorrichtungsbereiche 402a, 402b entsprechen oberen Bereichen eines Substrats 402 (im Querschnitt betrachtet), die von einer Isolationsstruktur 410 umgeben und begrenzt sind. Der löschgateseitige Vorrichtungsbereich 402a wird von der Grenzzelle 102, der SLEG-Brückenzelle 104 und den Speicherzellen 110 geteilt. Die wortleitungsseitigen Vorrichtungsbereiche 402b unterscheiden sich für die Grenzzelle 102 und die SLEG-Brückenzelle 104. Das Substrat 402 kann beispielsweise ein monokristallines Bulk-Siliziumsubstrat, ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Halbleitersubstrat sein oder umfassen. Die Isolationsstruktur 410 kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder umfassen und/oder kann beispielsweise eine Flachgraben-Isolationsstruktur (STI-Struktur) oder eine andere geeignete Isolationsstruktur sein oder umfassen.
  • Die Wortleitungen 404, die Steuergates 406 und das Löschgate 408 sind parallel entlang einzelner Längen L verlängert und sind senkrecht oder anderweitig in einer Richtung quer zu den Längen L voneinander beabstandet. Man beachte, dass nur eine der Längen L bezeichnet ist. Die Steuergates 406 befinden sich zwischen den Wortleitungen 404 und grenzen an diese an und das Löschgate 408 befindet sich zwischen den Steuergates 406 und grenzt an diese an. Im Gegensatz zu den Wortleitungen 404 und den Steuergates 406 weist das Löschgate 408 entlang seiner Länge Unterbrechungen 412 in der Grenzzelle 102 bzw. der SLEG-Brückenzelle 104 auf. Man beachte, dass nur eine der Unterbrechungen 412 bezeichnet ist. Die Wortleitungen 404, die Steuergates 406 und das Löschgate 408 können beispielsweise dotiertes Polysilizium und/oder ein anderes geeignetes leitfähiges Material sein oder umfassen.
  • Eine Mehrzahl von Durchkontaktierungen 122 auf der Kontaktlochebene (d. h. Kontaktlöcher) befinden sich auf der SLEG-Brückenzelle 104 und den Speicherzellen 110. Man beachte, dass nur einige der Durchkontaktierungen 122 bezeichnet sind. Die Durchkontaktierungen in der SLEG-Brückenzelle 104 koppeln das Löschgate 408 elektrisch mit einer jeweiligen Löschgate-Brückenleitung (nicht gezeigt) und koppeln ferner elektrisch eine Sourceleitung (nicht gezeigt), die (im Querschnitt gesehen) unter dem Löschgate 408 liegt, mit einer jeweiligen Sourceleitungs-Brückenleitung (nicht gezeigt). Die Kontaktlöcher in den Speicherzellen 110 koppeln einzelne Source/Drain-Bereiche (nicht gezeigt) der Speicherzellen 110 elektrisch mit einer jeweiligen Bitleitung (nicht gezeigt).
  • Mit Bezug auf 4B wird ein oberes Layout 400B einiger alternativer Ausführungsformen des integrierten Chips von 4A bereitgestellt, in dem die Grenzzelle 102 und die SLEG-Brückenzelle 104 wortleitungsseitige Vorrichtungsbereiche 402b gemeinsam nutzen.
  • Mit Bezug auf 5A wird eine Querschnittsansicht 500A einiger Ausführungsformen des integrierten Chips von 4A und/oder von 4B bei der Grenzzelle 102 bereitgestellt. Die Querschnittsansicht 500A kann zum Beispiel entlang der Linie A in den 4A und/oder 4B genommen sein. Die Wortleitungen 404 und die Steuergates 406 liegen über dem Substrat 402 und der Isolationsstruktur 410. Ferner grenzen die Wortleitungen 404 und die Steuergates 406 an Source/Drain-Bereiche 502 bzw. eine Sourceleitung 504 in dem Substrat 402 an. Die Wortleitungen 404 befinden sich zwischen den Source/Drain-Bereichen 502 und grenzen jeweils an diese an und die Steuergates 406 befinden sich jeweils auf gegenüberliegenden Seiten der Sourceleitung 504. Es sei angemerkt, dass nur eine der Wortleitungen 404, nur eines der Steuergates 406 und nur einer der Source/Drain-Bereiche 502 bezeichnet ist.
  • Die Source/Drain-Bereiche 502 und die Sourceleitung 504 sind dotierte Bereiche des Substrats 402. Die Source/Drain-Bereiche 502 und die Sourceleitung 504 können beispielsweise einen Dotierungstyp (z. B. den p-Typ oder den n-Typ) teilen und/oder können beispielsweise entgegengesetzte Dotierungstypen wie benachbarte Bereiche des Substrats 402 aufweisen. Während des Betriebs des integrierten Chips können sich leitfähige Kanäle (nicht gezeigt) unter den Wortleitungen 404 und den Steuergates 406 entlang einer oberen Fläche des Substrats 402 bilden. Die Isolationsstruktur 410 verhindert, dass sich die leitfähigen Kanäle in der Grenzzelle 102 von den Source/Drain-Bereichen 502 zur Sourceleitung 504 erweitern.
  • Die Steuergates 406 liegen über einzelnen Floating-Gates 506 und sind durch einzelne Steuergate-Hartmasken 508 bedeckt. Die Floating-Gates 506 sind von dem Substrat 402 durch einzelne Floating-Gate-Dielektrikumsschichten 510 und von den Steuergates 406 durch einzelne Steuergate-Dielektrikumsschichten 512 beabstandet. Es sei angemerkt, dass nur eines der Floating-Gates 506, nur eine der Steuergate-Hartmasken 508, nur eine der Floating-Gate-Dielektrikumsschichten 510 und nur eine der Steuergate-Dielektrikumsschichten 512 bezeichnet ist. Die Floating-Gates 506 können beispielsweise dotiertes Polysilizium und/oder ein anderes geeignetes leitendes Material sein oder umfassen. Die Floating-Gate-Dielektrikumsschichten 510 können beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder umfassen. Die Steuergate-Hartmasken 508 und/oder die Steuergate-Dielektrikumsschichten 512 können beispielsweise Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination davon sein oder umfassen.
  • Die Steuergates 406 sind mit einzelnen Steuergate-Seitenwandabstandshaltern 514 ausgekleidet und die Floating-Gates 506 und die Sourceleitung 504 sind von einer Löschgate-Dielektrikumsschicht 516 ausgekleidet. Ferner sind die Wortleitungen 404 durch einzelne Wortleitungs-Dielektrikumsschichten 518 ausgekleidet. Es sei angemerkt, dass nur einer der Steuergate-Seitenwandabstandshalter 514 und nur eine der Wortleitungs-Dielektrikumsschichten 518 bezeichnet sind. Die Löschgate-Dielektrikumsschicht 516 trennt ein Löschgate (nicht sichtbar) von den Floating-Gates 506, der Sourceleitung 504 und den Steuergate-Seitenwandabstandshaltern 514. Die Wortleitungs-Dielektrikumsschichten 518 trennen die Wortleitungen 404 von den Steuergate-Seitenwandabstandshaltern 514 und dem Substrat 402. Die Steuergate-Seitenwandabstandshalter 514 können beispielsweise Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination davon sein oder umfassen. Die Löschgate-Dielektrikumsschicht 516 und/oder die Wortleitungs-Dielektrikumsschichten 518 können beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder umfassen.
  • Silizidschichten 520 bedecken jeweils die Wortleitungen 404 und die Source/Drain-Bereiche 502 und eine Verbindungsstruktur 522 bedeckt die Silizidschichten 520 und die Grenzzelle 102. Man beachte, dass nur einige der Silizidschichten 520 bezeichnet sind. Die Silizidschichten 520 können beispielsweise Nickelsilizid und/oder ein anderes geeignetes Silizid sein oder umfassen. Die Verbindungsstruktur 522 umfasst eine Verbindungs-Dielektrikumsschicht 524 und umfasst ferner eine Mehrzahl von Drähten 120 und eine Mehrzahl von Durchkontaktierungen (von denen keine in 5A sichtbar ist), die in der Verbindungs-Dielektrikumsschicht 524 gestapelt sind. Die Verbindungs-Dielektrikumsschicht 524 kann beispielsweise ein ELK-Dielektrikum und/oder ein anderes geeignetes Dielektrikum sein oder umfassen. Das ELK-Dielektrikum kann beispielsweise eine Dielektrizitätskonstante von weniger als etwa 2,5, 2,0 oder einem anderen geeigneten Wert aufweisen und/oder kann beispielsweise poröses Siliziumoxykarbid (SiOC) und/oder ein anderes geeignetes ELK-Dielektrikum (Dielektrika) sein oder umfassen.
  • Die Drähte 120 sind in eine erste Verdrahtungsebene M1, eine zweite Verdrahtungsebene M2, eine dritte Verdrahtungsebene M3 und eine vierte Verdrahtungsebene M4 gruppiert, während die Durchkontaktierungen in eine Kontaktlochebene CO, eine erste Durchkontaktierungsebene V1, eine zweite Durchkontaktierungsebene V2 und eine dritte Durchkontaktierungsebene V3 gruppiert sind. Auf der zweiten Verdrahtungsebene M2 liegen die Wortleitungs-Brückenleitungen 118 jeweils über den Wortleitungen 404. Die Wortleitungs-Brückenleitungen 118 sind außerhalb der Querschnittsansicht 500A von 5A mit den Wortleitungen 404 elektrisch gekoppelt. Auf der dritten Verdrahtungsebene M3 liegen die Steuergate-Brückenleitungen 116 jeweils über den Steuergates 406. Die Steuergate-Brückenleitungen 116 sind außerhalb der Querschnittsansicht 500A von 5A mit den Steuergates 406 elektrisch gekoppelt. Auf der vierten Verdrahtungsebene M4 liegt eine Löschgate-Brückenleitung 114 über der Grenzzelle 102. Die Löschgate-Brückenleitung 114 ist außerhalb der Querschnittsansicht 500A von 5A mit einem Löschgate (nicht gezeigt) elektrisch gekoppelt.
  • Die Drähte 120 und die Durchkontaktierungen haben niedrigere Widerstände als die Wortleitungen 404, die Steuergates 406, das Löschgate und die Sourceleitung 504. Somit verringert ein periodisches elektrisches Koppeln der verschiedenen Brückenleitungen mit den Wortleitungen 404, den Steuergates 406, der Sourceleitung 504 und dem Löschgate Spannungsabfälle an ihnen. Die Drähte 120 und die Durchkontaktierungen können beispielsweise Kupfer, Aluminium-Kupfer, Aluminium, Wolfram, ein anderes geeignetes Metall (Metalle), ein anderes geeignetes leitfähiges Material (Materialien) oder eine beliebige Kombination der vorgenannten sein oder umfassen. In einigen Ausführungsformen umfassen die Wortleitungen 404, die Steuergates 406 und das Löschgate dotiertes Polysilizium und die Sourceleitung 504 umfasst dotiertes monokristallines Silizium, während die Drähte 120 und die Durchkontaktierungen Metall umfassen. Andere Materialien sind jedoch in alternativen Ausführungsformen möglich.
  • Mit Bezug auf 5B wird eine Querschnittsansicht 500B einiger Ausführungsformen des integrierten Chips von 4A und/oder 4B bei der SLEG-Brückenzelle 104 bereitgestellt. Die Querschnittsansicht 500B kann zum Beispiel entlang der Linie B in den 4A und/oder 4B genommen sein. Die SLEG-Brückenzelle 104 gleicht der Grenzzelle 102 wie in 5A gezeigt und/oder beschrieben, mit der Ausnahme, dass die Sourceleitung 504 elektrisch mit einem Sourceleitungs-Shuntdraht 126 auf der ersten Verdrahtungsebene M1 gekoppelt ist.
  • Mit Bezug auf 5C wird eine Querschnittsansicht 500C einiger Ausführungsformen des integrierten Chips der 4A und/oder 4B bei den Speicherzellen 110 bereitgestellt. Die Querschnittsansicht 500C kann beispielsweise entlang der Linie C in den 4A und/oder 4B genommen sein. Die Speicherzellen 110 gleichen der Grenzzelle 102 wie in 5A gezeigt und/oder beschrieben, mit einigen Ausnahmen. Ein Löschgate 408 bedeckt die Sourceleitung 504 und die Silizidschichten 520 bedecken das Löschgate 408. Ferner ist die Isolationsstruktur 410 (siehe 5A) entfernt und die Source/Drain-Bereiche 502 sind auf der ersten Verdrahtungsebene M1 elektrisch mit einer Bitleitung 124 gekoppelt. Es sei angemerkt, dass nur einige der Silizidschichten 520 und nur einer der Source/Drain-Bereiche 502 bezeichnet ist.
  • Durch Entfernen der Isolationsstruktur 410 unter den Speicherzellen 110 können sich leitfähige Kanäle (nicht gezeigt) unter den Speicherzellen 110 entlang einer oberen Fläche des Substrats 402 bilden. Solche leitfähigen Kanäle können sich von den Source/Drain-Bereichen 502 zur Sourceleitung 504 erstrecken, um das Lesen und/oder Schreiben der Speicherzellen 110 zu erleichtern.
  • Mit Bezug auf 6A wird ein oberes Layout 600A einiger Ausführungsformen eines integrierten Chips bereitgestellt, das eine CGWL-Brückenzelle 106 von 1 und Speicherzellen 110 von 1 umfasst. Die CGWL-Brückenzelle 106 und die Speicherzellen 110 befinden sich auf einem löschgateseitigen Vorrichtungsbereich 402a eines Substrats 402, einer Mehrzahl von wortleitungsseitigen Vorrichtungsbereichen 402b des Substrats 402 und einer Isolationsstruktur 410. Es ist zu beachten, dass nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind. Das Substrat 402, die löschgateseitigen und die wortleitungsseitigen Vorrichtungsbereiche 402a, 402b und die Isolationsstruktur 410 können beispielsweise denen gleichen, die in Bezug auf 4A beschrieben sind.
  • Ein Paar von Wortleitungen 404, ein Paar von Steuergates 406 und ein Löschgate 408 definieren teilweise die CGWL-Brückenzelle 106 und die Speicherzellen 110. Die Wortleitungen 404, die Steuergates 406 und das Löschgate 408 können beispielsweise denen gleichen, die in Bezug auf 4A beschrieben sind, mit der Ausnahme, dass das Löschgate 408 in der CGWL-Brückenzelle 106 und den Speicherzellen 110 durchgehend ist. Ferner weisen die Steuergates 406 einzelne Kontaktstellenbereiche 602 in der CGWL-Brückenzelle 106 auf. Die Kontaktstellenbereiche 602 sind diagonal gegenüberliegend und stehen jeweils von nur einer Seite eines jeweiligen der Steuergates 406 durch eine benachbarte der Wortleitungen 404 vor. Dies führt wiederum zu Unterbrechungen entlang einzelner Längen der Wortleitungen 404.
  • Eine Mehrzahl von Durchkontaktierungen 122 auf der Kontaktlochebene (d. h. Kontaktlöcher) liegen in der CGWL-Brückenzelle 106 und den Speicherzellen 110. Man beachte, dass nur einige der Durchkontaktierungen 122 bezeichnet sind. Die Kontaktlöcher in der CGWL-Brückenzelle 106 koppeln die Kontaktstellenbereiche 602 elektrisch mit der jeweiligen Steuergate-Brückenleitung (nicht gezeigt) und koppeln ferner die Wortleitungen 404 elektrisch mit den jeweiligen Wortleitungs-Brückenleitungen (nicht gezeigt). Die Kontaktlöcher in den Speicherzellen 110 koppeln elektrisch einzelne Source/Drain-Bereiche (nicht gezeigt) der Speicherzellen 110 mit jeweiligen Bitleitungen (nicht gezeigt).
  • Mit Bezug auf 6B wird ein oberes Layout 600B einiger alternativer Ausführungsformen des integrierten Chips von 6A bereitgestellt, bei dem die Kontaktstellenbereiche 602 der Steuergates 406 je von gegenüberliegenden Seiten eines jeweiligen der Steuergates 406 vorstehen. Ferner liegt das Löschgate 408 um die Kontaktstellenbereiche 602 herum an und die Wortleitungen 404 sind an den Kontaktstellenbereichen 602 durchgehend.
  • Mit Bezug auf 7A wird eine Querschnittsansicht 700A einiger Ausführungsformen des integrierten Chips von 6A bei der CGWL-Brückenzelle 106 bereitgestellt. Die Querschnittsansicht 700A kann zum Beispiel entlang der Linie D in 6A genommen sein. Die SLEG-Brückenzelle 104 gleicht der Grenzzelle 102, die in 5A gezeigt und/oder beschrieben ist, mit der Ausnahme, dass die Sourceleitung 504 von einem Löschgate 408 bedeckt ist und eines der Steuergates 406 ganz links einen Kontaktstellenbereich 602 aufweist. Ferner liegt keine Wortleitung zwischen dem Kontaktstellenbereich 602 und einem benachbarten der Source/Drain-Bereiche 502. Es sei angemerkt, dass nur eines der Steuergates 406 und nur einer der Source/Drain-Bereiche 502 bezeichnet ist. Der Kontaktstellenbereich 602 ist durch die Verbindungsstruktur 522 elektrisch mit einer darüberliegenden Steuergate-Brückenleitung 116 gekoppelt.
  • Mit Bezug auf 7B wird eine Querschnittsansicht 700B einiger Ausführungsformen des integrierten Chips von 6B bei der CGWL-Brückenzelle 106 bereitgestellt. Die Querschnittsansicht 700B kann beispielsweise entlang der Linie D in 7B genommen sein und ist eine Variante von 7A, in der sich eine Wortleitung 404 zwischen dem Kontaktstellenbereich 602 und einem benachbarten Source/Drain-Bereich 502 befindet.
  • Mit Bezug auf 8A wird ein oberes Layout 800A einiger Ausführungsformen eines integrierten Chips bereitgestellt, das eine Wortleitungs-Brückenzelle 108 von 1 und Speicherzellen 110 von 1 umfasst. Die Wortleitungs-Brückenzelle 108 und die Speicherzellen 110 befinden sich auf einem löschgateseitigen Vorrichtungsbereich 402a eines Substrats 402, einer Mehrzahl von wortleitungsseitigen Vorrichtungsbereichen 402b des Substrats 402 und einer Isolationsstruktur 410. Das Substrat 402, die löschgateseitigen und die wortleitungsseitigen Vorrichtungsbereiche 402a, 402b und die Isolationsstruktur 410 können beispielsweise denen gleichen, die in Bezug auf 4A beschrieben sind.
  • Ein Paar von Wortleitungen 404, ein Paar von Steuergates 406 und ein Löschgate 408 definieren teilweise die Wortleitungs-Brückenzelle 108 und die Speicherzellen 110. Die Wortleitungen 404, die Steuergates 406 und das Löschgate 408 können zum Beispiel denen gleichen, die in Bezug auf 4A beschrieben sind, mit der Ausnahme, dass das Löschgate 408 in der Wortleitungs-Brückenzelle 108 durchgehend ist.
  • Eine Mehrzahl von Durchkontaktierungen 122 auf der Kontaktlochebene (d. h. Kontaktlöcher) befindet sich auf der Wortleitungs-Brückenzelle 108 und den Speicherzellen 110. Man beachte, dass nur einige der Durchkontaktierungen 122 bezeichnet sind. Die Kontaktlöcher in der Wortleitungs-Brückenzelle 108 koppeln die Wortleitungen 404 elektrisch mit jeweiligen Wortleitungs-Brückenleitungen (nicht gezeigt). Die Kontaktlöcher in den Speicherzellen 110 koppeln elektrisch einzelne Source/Drain-Bereiche (nicht gezeigt) der Speicherzellen 110 mit jeweiligen Bitleitungen (nicht gezeigt).
  • Mit Bezug auf 8B wird ein oberes Layout 800B einiger alternativer Ausführungsformen des integrierten Chips von 8A bereitgestellt, bei dem die wortleitungsseitigen Vorrichtungsbereiche 402b weggelassen oder alternativ in den löschgateseitigen Vorrichtungsbereich 402a integriert sind.
  • Mit Bezug auf 9A wird eine Querschnittsansicht 900A einiger Ausführungsformen des integrierten Chips von 8A bei der Wortleitungs-Brückenzelle 108 bereitgestellt. Die Querschnittsansicht 900A kann zum Beispiel entlang der Linie E in 8A genommen sein. Die Wortleitungs-Brückenzelle 108 gleicht der Grenzzelle 102, wie sie 5A gezeigt und/oder beschrieben ist, mit der Ausnahme, dass die Sourceleitung 504 durch ein Löschgate 408 abgedeckt ist und die Isolationsstruktur 410 unter den Wortleitungen 404 angeordnet ist. Ferner sind die Wortleitungen 404 elektrisch mit jeweiligen Wortleitungs-Brückenleitungen 118 in der Verbindungsstruktur 522 gekoppelt.
  • Mit Bezug auf 9B wird eine Querschnittsansicht 900B einiger Ausführungsformen des integrierten Chips von 8B bei der Wortleitungs-Brückenzelle 108 bereitgestellt. Die Querschnittsansicht 900B kann zum Beispiel entlang der Linie E in 8B genommen sein und ist eine Variante von 9A, in der die Isolationsstruktur 410 unter der Wortleitungs-Brückenzelle 108 weggelassen ist.
  • Mit Bezug auf die 10A - 10F werden obere Layouts 1000A - 1000F einiger Ausführungsformen des integrierten Chips von 1 jeweils auf verschiedenen Ebenen des integrierten Chips bereitgestellt, bei denen das Speicherarray zusätzliche Spalten aufweist. Die zusätzlichen Spalten befinden sich zwischen der Spalte Cn + 2 und der Spalte Co und umfassen die Spalten Cp bis Cp + 2 und die Spalten Cq bis Cq+2 , wobei n, o, p und q ganzzahlige Variablen sind, die Spaltennummern wiedergeben.
  • Die Grenzzellen 102 wiederholen sich entlang der Spalte C1 und die Speicherzellen 110 wiederholen sich entlang der Spalten C3 , Cn, Cn + 2 , Cp , Cp + 2 , Cq , Cq + 2 , und Co . Andere Spalten sind jedoch möglich. Man beachte außerdem, dass nur eine Grenzzelle und nur eine Speicherzelle bezeichnet ist. Die Grenzzellen 102 können zum Beispiel jeweils ein oberes Layout aufweisen, wie es in den 4A und/oder 4B gezeigt ist, und/oder können zum Beispiel jeweils eine Querschnittsansicht aufweisen, wie sie in 5A gezeigt ist. Zum Beispiel kann 5A entlang der Linie A in den 10A - 10F genommen sein. Die Speicherzellen 110 können zum Beispiel jeweils ein oberes Layout aufweisen, wie es in jeder oder einer Kombination der Fig. 4A, 4B, 6A, 6B, 8A und 8B gezeigt ist, und/oder können beispielsweise jeweils eine Querschnittsansicht aufweisen, wie sie in 5C gezeigt ist. Zum Beispiel kann 5C entlang der Linie C in den 10A - 10F genommen sein.
  • Die SLEG-Brückenzellen 104 wiederholen sich entlang der Spalten C2 , Cp +1 , und Cq + 1, die CGWL-Brückenzellen 106 wiederholen sich entlang der Spalte Cn +1 und die Wortleitungs-Brückenzellen 108 wiederholen sich entlang der Spalte Co + 1 . Andere Spalten sind jedoch möglich. Man beachte außerdem, dass zur besseren Lesbarkeit nur eine Zelle jeder Art bezeichnet ist. Die SLEG-Brückenzellen 104 können zum Beispiel jeweils ein oberes Layout aufweisen, wie es in den 4A und/oder 4B gezeigt ist, und/oder können zum Beispiel jeweils eine Querschnittsansicht aufweisen, wie sie in 5B gezeigt ist. Zum Beispiel kann 5B entlang der Linie B in den 10A - 10F genommen sein. Die CGWL-Brückenzellen 106 können zum Beispiel jeweils ein oberes Layout aufweisen, wie es in den 6A und/oder 6B gezeigt ist, und/oder können zum Beispiel jeweils eine Querschnittsansicht aufweisen, wie sie in den 7A und/oder 7B gezeigt ist. Zum Beispiel können die 7A und 7B entlang der Linie D in den 10A - 10F genommen sein. Die Wortleitungs-Brückenzellen 108 können beispielsweise jeweils ein oberes Layout aufweisen, wie es in den 8A und/oder 8B gezeigt ist, und/oder können beispielsweise jeweils eine Querschnittsansicht aufweisen, wie sie in den 9A und/oder 9B gezeigt ist. Zum Beispiel können die 9A und 9B entlang der Linie E in den 10A - 10F genommen sein.
  • Mit besonderem Bezug auf das obere Layout 1000A von 10A sind ein löschgateseitiger Vorrichtungsbereich 402a und eine Mehrzahl von wortleitungsseitigen Vorrichtungsbereichen 402b von einer Isolationsstruktur 410 umgeben und begrenzt. Ferner befinden sich eine Mehrzahl von Sourceleitungen 504 und eine Mehrzahl von Kontaktlöchern 122co (d. h. Durchkontaktierungen auf einer Kontaktlochebene) auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Es sei angemerkt, dass nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b, nur einige der Sourceleitungen 504 und nur einige der Kontaktlöcher 122co bezeichnet sind. Die Sourceleitungen 504 befinden sich in den löschgateseitigen Vorrichtungsbereichen 402a und sind entlang entsprechender Zeilen verlängert. Die Kontaktlöcher 122co koppeln bestimmte Abschnitte (z. B. die Sourceleitungen 504) der löschgateseitigen Vorrichtungsbereiche 402a sowie Gatestrukturen (nicht gezeigt) auf den löschgateseitigen Vorrichtungsbereichen 402a mit jeweiligen darüber liegenden Brücken- und Bitleitungen, die in der Querschnittsansicht über den löschgateseitigen Vorrichtungsbereichen 402a liegen.
  • Mit besonderem Bezug auf das obere Layout 1000B von 10B sind die Isolationsstruktur 410 und die Sourceleitungen 504 in 10A weggelassen. Ferner befinden sich eine Mehrzahl von Wortleitungen 404, eine Mehrzahl von Steuergates 406 und eine Mehrzahl von Löschgates 408 auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Es sei angemerkt, dass nur einige der Wortleitungen 404, nur einige der Steuergates 406, nur einige der Löschgates 408 und nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind.
  • Die Wortleitungen 404, die Steuergates 406 und die Löschgates 408 sind entlang entsprechender Zeilen parallel verlängert und definieren teilweise die verschiedenen Zellen (z. B. die CGWL-Brückenzellen 106). An den Grenzzellen 102 und den SLEG-Brückenzellen 104 haben die Löschgates 408 Unterbrechungen entlang der jeweiligen Längen. In den CGWL-Brückenzellen 106 weisen die Steuergates 406 Kontaktstellenbereiche 602 auf, die durch die Wortleitungen 404 vorstehen und Unterbrechungen in die Wortleitungen 404 einführen. Es sei angemerkt, dass nur einer der Kontaktstellenbereiche 602 bezeichnet ist. Die Wortleitungen 404, die Steuergates 406 und die Löschgates 408 sind durch die Kontaktlöcher 122co elektrisch mit jeweiligen Brückenleitungen gekoppelt. Ferner sind ausgewählte Bereiche des löschgateseitigen Vorrichtungsbereichs 402a durch die Kontaktlöcher 122co elektrisch mit jeweiligen Brücken- und Bitleitungen gekoppelt. Man beachte, dass nur einige der Kontaktlöcher 122co bezeichnet sind.
  • Mit besonderem Bezug auf das obere Layout 1000C von 10C sind die Wortleitungen 404 von 10B, die Steuergates 406 von 10B und die Löschgates 408 von 10B weggelassen. Ferner befinden sich eine Mehrzahl von Drähten der ersten Ebene 120m1 und eine Mehrzahl von Durchkontaktierungen der ersten Ebene 122v1 auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Man beachte, dass nur einige der Drähte der ersten Ebene 120m1 , nur einige der Durchkontaktierungen der ersten Ebene 122v1 und nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind.
  • Die Drähte der ersten Ebene 120m1 sind über die Kontaktlöcher 122co elektrisch mit einer (im Querschnitt betrachtet) darunterliegenden Struktur gekoppelt und sind über die Durchkontaktierungen der ersten Ebene 122v1 elektrisch mit (im Querschnitt betrachtet) darüberliegenden Drähten gekoppelt. Die Drähte der ersten Ebene 120m1 umfassen eine Mehrzahl von Sourceleitungs-Shuntdrähten 126 und eine Mehrzahl von Löschgate-Shuntdrähten 128. Man beachte, dass nur einer der Sourceleitungs-Shuntdrähte 126 und nur einer der Löschgate-Shuntdrähte 128 bezeichnet ist. Die Sourceleitungs und die Löschgate-Shuntdrähte 126, 128 erstrecken sich entlang Spalten, in denen sich die SLEG-Brückenzellen 104 befinden (z. B. der Spalte C2) und wiederholen sich entlang der Spalten auf jeder Speicherseite (von denen nur eine gezeigt ist). Durch Wiederholen entlang der Spalten auf jeder Speicherseite erleichtern die Sourceleitungs- und die Löschgate-Shuntdrähte 126, 128 das elektrische Koppeln der Sourceleitungen 504 von 10A und der Löschgates 408 von 10B mit den jeweiligen Sourceleitungs-Brückenleitungen und den jeweiligen Löschgate-Brückenleitungen jeweils auf einer Speicherseite.
  • Mit besonderem Bezug auf das obere Layout 1000D von 10D sind die Drähte der ersten Ebene 120m1 von 10C und die Kontaktlöcher 122co von 10C weggelassen. Ferner befinden sich eine Mehrzahl von Drähten der zweiten Ebene 120m2 und eine Mehrzahl von Durchkontaktierungen der zweiten Ebene 122v2 auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Man beachte, dass nur einige der Drähte der zweiten Ebene 120m2 , nur einige der Durchkontaktierungen der zweiten Ebene 122v2 und nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind.
  • Die Drähte der zweiten Ebene 120m2 sind elektrisch mit (im Querschnitt betrachtet) darunterliegenden Drähten über die Durchkontaktierungen der ersten Ebene 122v1 gekoppelt und sind elektrisch mit (im Querschnitt betrachtet) darüberliegenden Drähten über die Durchkontaktierungen der zweiten Ebene 122v2 gekoppelt. Die Drähte der zweiten Ebene 120m2 umfassen eine Mehrzahl von Wortleitungs-Brückenleitungen 118. Es sei angemerkt, dass nur einige der Wortleitungs-Brückenleitungen 118 bezeichnet sind. Die Wortleitungs-Brückenleitungen 118 sind entlang entsprechender Zeilen verlängert und sind jeweils elektrisch mit den Wortleitungen 404 von 10B gekoppelt.
  • Mit besonderem Bezug auf das obere Layout 1000E von 10E sind die Drähte der zweiten Ebene 120m2 von 10D und die Durchkontaktierungen der ersten Ebene 122v1 von 10D weggelassen. Ferner befinden sich eine Mehrzahl von Drähten der dritten Ebene 120m3 und eine Mehrzahl von Durchkontaktierungen der dritten Ebene 122v3 auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Man beachte, dass nur einige der Drähte der dritten Ebene 120m3 , nur einige der Durchkontaktierungen der dritten Ebene 122v3 und nur einige der wortleitungsseitigen Vorrichtungsbereiche 402b bezeichnet sind.
  • Die Drähte der dritten Ebene 120m3 sind elektrisch mit (im Querschnitt betrachtet) darunterliegenden Drähten über die Durchkontaktierungen der zweiten Ebene 122v2 gekoppelt und sind elektrisch mit (im Querschnitt betrachtet) darüberliegenden Drähten durch die Durchkontaktierungen der dritten Ebene 122v3 gekoppelt. Die Drähte der dritten Ebene 120m3 umfassen eine Mehrzahl von Steuergate-Brückenleitungen 116. Man beachte, dass nur einige der Steuergate-Brückenleitungen 116 bezeichnet sind. Die Steuergate-Brückenleitungen 116 sind entlang entsprechender Zeilen verlängert und sind jeweils elektrisch mit den Steuergates 406 von 10B gekoppelt.
  • Mit besonderem Bezug auf das obere Layout 1000F von 10F sind die Drähte der dritten Ebene 120m3 von 10E und die Durchkontaktierungen der zweiten Ebene 122v2 von 10E weggelassen. Ferner befindet sich eine Mehrzahl von Drähten der vierten Ebene 120m4 auf dem löschgateseitigen Vorrichtungsbereich 402a und den wortleitungsseitigen Vorrichtungsbereichen 402b. Man beachte, dass nur einige der Drähte der vierten Ebene 120m4 bezeichnet sind. Ferner sind die wortleitungsseitigen Vorrichtungsbereiche 402b in 10F nicht bezeichnet, da die wortleitungsseitigen Vorrichtungsbereiche 402b durch die Drähte der vierten Ebene 120m4 abgedeckt sind.
  • Die Drähte der vierten Ebene 120m4 sind elektrisch mit (im Querschnitt betrachtet) darunterliegenden Drähten über die Durchkontaktierungen der dritten Ebene 122v3 gekoppelt. Die Drähte der vierten Ebene 120m4 umfassen eine Mehrzahl von Sourceleitungs-Brückenleitungen 112 und eine Löschgate-Brückenleitung 114. Die Sourceleitungs-Brückenleitungen 112 sind für die Speicherseiten spezifisch und sind elektrisch mit jeweiligen Sourceleitungs-Shuntdrähten 126 (siehe 10C) in den einzelnen Speicherseiten gekoppelt. In ähnlicher Weise ist die Löschgate-Brückenleitung 114 für eine Speicherseite spezifisch und ist elektrisch mit jeweiligen Löschgate-Shuntdrähten 128 (siehe 10C) in der einzelnen Speicherseite gekoppelt.
  • Mit Bezug auf die 11A - 11D bis 20A - 20D ist eine Folge von Querschnittsansichten 1100A - 1100D bis 2000A - 2000D einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips bereitgestellt, der ein Speicherarray mit einer verbesserten Brückenzellen-Architektur umfasst. Das Verfahren kann zum Beispiel verwendet werden, um den integrierten Chip (Chips) jeder oder einer Kombination der 1 - 3, 4A, 4B, 5A - 5C, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B und 10A - 10F auszubilden.
  • Bei den 11A - 11D bis 20A - 20D können Figuren mit dem Suffix „A“ beispielsweise den Randzellen 102 in jeder oder einer Kombination der 1-3, 4A, 4B, 5A und 10A - 10F entsprechen und/oder können beispielsweise entlang der Linie A in jeder oder einer Kombination der 4A, 4B und 10A - 10F genommen sein. Figuren mit dem Suffix „B“ können zum Beispiel den SLEG-Brückenzellen 104 in jeder oder einer Kombination der 1 - 3, 4A, 4B, 5B und 10A - 10F entsprechen und/oder können beispielsweise entlang der Linie B in jeder oder einer Kombination der 4A, 4B und 10A - 10F genommen sein. Figuren mit dem Suffix „C“ können zum Beispiel den CGWL-Brückenzellen 106 in jeder oder einer Kombination der 1-3, 6A, 6B, 7A, 7B und 10A - 10F entsprechen und/oder können beispielsweise entlang der Linie D in jeder oder einer Kombination der 6A, 6B und 10A - 10F genommen sein. Figuren mit dem Suffix „D“ können zum Beispiel den Wortleitungs-Brückenzellen 108 in jeder oder einer Kombination der 1-3, 8A, 8B, 9A, 9B und 10A - 10F entsprechen und/oder können beispielsweise entlang der Linie E in jeder oder einer Kombination der 8A, 8B und 10A - 10F genommen sein.
  • Wie durch die Querschnittsansichten 1100A - 1100D der 11A - 11D gezeigt, ist eine Isolationsstruktur 410 in einem Substrat 402 ausgebildet, die einen löschgateseitigen Vorrichtungsbereich 402a und ein Paar von wortleitungsseitiger Vorrichtungsbereichen 402b begrenzt. Der löschgateseitige Vorrichtungsbereich 402a, die wortleitungsseitigen Vorrichtungsbereiche 402b und die Isolationsstruktur 410 weisen obere Layouts auf, wie sie in jeder oder einer Kombination der 4A, 4B, 6A, 6B, 8A, 8B und 10A - 10F gezeigt sind. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Isolationsstruktur 410: 1) Abscheiden einer Padoxidschicht auf dem Substrat 402; 2) Abscheiden einer Padnitridschicht auf der Padoxidschicht; 3) Strukturieren der Padoxid- und der Padnitridschicht mit einem Layout der Isolationsstruktur 410; 4) Durchführen einer Ätzung in das Substrat 402 mit der Padoxid- und der Padnitridschicht an Ort und Stelle, um Isolationsöffnungen auszubilden; 5) Füllen der Isolationsöffnungen mit einem Dielektrikum; und 6) Entfernen der Padoxid- und der Padnitridschicht. Andere Prozesse sind jedoch möglich.
  • Wie durch die Querschnittsansichten 1200A - 1200D der 12A - 12D gezeigt, werden eine erste dielektrische Schicht 1202 und eine erste leitfähige Schicht 1204 (auch als Floating-Gate-Schicht bezeichnet) auf dem Substrat 402 gestapelt zwischen Segmenten der Isolationsstruktur 410 ausgebildet. Ein Prozess zum Ausbilden der ersten dielektrischen Schicht 1202 und der ersten leitfähigen Schicht 1204 kann zum Beispiel umfassen: 1) Abscheiden der ersten dielektrischen Schicht 1202 auf dem Substrat 402; 2) Abscheiden der ersten leitfähigen Schicht 1204 auf der ersten dielektrischen Schicht 1202 und der Isolationsstruktur 410; und 3) Durchführen einer Planarisierung in die erste leitfähige Schicht 1204, bis die Isolationsstruktur 410 erreicht ist. Andere Prozesse sind jedoch möglich. Das Abscheiden der ersten dielektrischen Schicht 1202 kann zum Beispiel durch thermische Oxidation und/oder einen anderen geeigneten Abscheidungsprozess (Abscheidungsprozesse) durchgeführt werden. Das Abscheiden der ersten leitfähigen Schicht 1204 kann zum Beispiel durch Gasphasenabscheidung und/oder einen anderen geeigneten Abscheidungsprozess (Abscheidungsprozesse) durchgeführt werden.
  • Auch durch die Querschnittsansichten 1200A - 1200D der 12A - 12D gezeigt, werden eine zweite dielektrische Schicht 1206, eine zweite leitfähige Schicht 1208 (auch als Steuergateschicht bezeichnet) und eine Hartmaskenschicht 1210 gestapelt über der ersten leitfähigen Schicht 1204 und der Isolationsstruktur 410 ausgebildet. Die zweite dielektrische Schicht 1206 und die Hartmaskenschicht 1210 können beispielsweise Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination davon sein oder umfassen. In einigen Ausführungsformen ist oder umfasst die zweite dielektrische Schicht 1206 einen Oxid-Nitrid-Oxid-Film (ONO-Film) und/oder die Hartmaskenschicht 1210 ist oder umfasst einen ONO-Film. Die zweite leitfähige Schicht 1208 kann beispielsweise dotiertes Polysilizium und/oder ein anderes geeignetes leitfähiges Material (Materialien) sein oder umfassen.
  • Wie durch die Querschnittsansichten 1300A - 1300D der 13A - 13D gezeigt, wird eine Mehrzahl von Steuergatestapeln 1302 aus der zweiten dielektrischen Schicht 1206 (siehe die 12A - 12D), der zweiten leitfähigen Schicht 1208 (siehe die 12A - 12D) und der Hartmaskenschicht 1210 (siehe die 12A - 12D) ausgebildet. Die Steuergatestapel 1302 umfassen einzelne Steuergate-Dielektrikumsschichten 512, einzelne Steuergates 406 und einzelne Steuergate-Hartmasken 508. Die Steuergates 406 liegen jeweils über den Steuergate-Dielektrikumsschichten 512 und die Steuergate-Hartmasken 508 liegen jeweils über den Steuergates 406. Die Steuergatestapel 1302 können zum Beispiel das gleiche obere Layout wie die Mehrzahl von Steuergates 406 in jeder oder einer Kombination der 4A, 4B, 6A, 6B, 8A, 8B und 10B aufweisen. Andere obere Layouts sind jedoch möglich.
  • In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Steuergatestapel 1302: 1) Strukturieren der Hartmaskenschicht 1210 mit einer Steuergatestruktur; und 2) Durchführen einer Ätzung in die zweite dielektrische Schicht 1206 und die zweite leitfähige Schicht 1208, wobei sich die Hartmaskenschicht 1210 an Ort und Stelle befindet, um die Steuergatestruktur zu übertragen. Andere Prozesse zum Ausbilden der Steuergatestapel 1302 sind jedoch möglich. Das Strukturieren kann beispielsweise durch ein Photolithographie-/Ätzverfahren oder ein anderes geeignetes Strukturierungsverfahren durchgeführt werden.
  • Wie auch durch die Querschnittsansichten 1300A - 1300D der 13A - 13D gezeigt, werden Steuergate-Seitenwandabstandshalter 514 auf Seitenwänden der Steuergatestapel 1302 ausgebildet. Die Steuergate-Seitenwandabstandshalter 514 können zum Beispiel Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination davon sein oder umfassen. In einigen Ausführungsformen sind oder umfassen die Steuergate-Seitenwandabstandshalter 514 einen ONO-Film. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Steuergate-Seitenwandabstandshalter 514: 1) Abscheiden einer Seitenwandabstandshalterschicht, die die Steuergatestapel 1302 bedeckt und auskleidet; und 2) Durchführen eines Rückätzens in die Seitenwandabstandshalterschicht. Andere Prozesse sind jedoch möglich.
  • Wie durch die Querschnittsansichten 1400A bis 1400D der 14A - 14D gezeigt, werden Floating-Gates 506 und Floating-Gate-Dielektrikumsschichten 510 aus der ersten leitfähigen Schicht 1204 (siehe die 13A - 13D) bzw. der ersten dielektrischen Schicht 1202 (siehe die 13A - 13D) ausgebildet. Die Floating-Gates 506 liegen jeweils unter den Steuergates 406 und die Floating-Gate-Dielektrikumsschichten 510 liegen jeweils unter den Floating-Gates 506. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Floating-Gates 506 und der Floating-Gate-Dielektrikumsschichten 510 ein Durchführen einer Ätzung in die erste leitfähige Schicht 1204 und die erste dielektrische Schicht 1202 unter Verwendung der Steuergate-Seitenwandabstandshalter 514 und der Steuergate-Hartmasken 508 als Maske. Andere Prozesse sind jedoch möglich.
  • Wie auch durch die Querschnittsansichten 1400A bis 1400D der 14A - 14D gezeigt, wird eine dritte dielektrische Schicht 1402 (auch als Gatedielektrikumsschicht bezeichnet) an Seitenwänden der Steuergate-Seitenwandabstandshalter 514 und Seitenwänden der Floating-Gates 506 ausgebildet. Ferner wird die dritte dielektrische Schicht 1402 so ausgebildet, dass sie das Substrat 402 und die Isolationsstruktur 410 seitlich der Steuergatestapel 1302 auskleidet. Die dritte dielektrische Schicht 1402 definiert eine Löschgate-Dielektrikumsschicht 516, die sich zwischen den Steuergatestapeln 1302 befindet und an ein Löschgate (noch nicht ausgebildet) angrenzt. Die dritte dielektrische Schicht 1402 kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder umfassen.
  • Ein Prozess zum Ausbilden der dritten dielektrischen Schicht 1402 kann zum Beispiel umfassen: 1) Abscheiden eines ersten dielektrischen Abschnitts der dritten dielektrischen Schicht 1402, der die Steuergatestapel 1302 bedeckt und auskleidet; 2) Rückätzen des ersten dielektrischen Abschnitts; und 3) Abscheiden eines zweiten dielektrischen Abschnitts der dritten dielektrischen Schicht 1402 auf dem Substrat 402. Andere Prozesse sind jedoch möglich. Der erste dielektrische Abschnitt kann zum Beispiel durch Gasphasenabscheidung und/oder einen anderen geeigneten Abscheidungsprozess (Abscheidungsprozesse) ausgebildet werden und/oder der zweite dielektrische Abschnitt kann zum Beispiel durch thermische Oxidation und/oder einen anderen geeigneten Abscheidungsprozess (Abscheidungsprozesse) ausgebildet werden.
  • Wie auch durch die Querschnittsansichten 1400A bis 1400D der 14A - 14D gezeigt, wird eine Sourceleitung 504 in dem Substrat 402 zwischen den Steuergatestapeln 1302 ausgebildet. Die Sourceleitung 504 besteht aus dotierten Abschnitten des Substrats 402 mit einem entgegengesetzten Dotierungstyp wie benachbarte Abschnitte des Substrats 402. Die Sourceleitung 504 kann zum Beispiel das obere Layout einer der Sourceleitungen 504 in 10A oder ein anderes geeignetes oberes Layout aufweisen. Das Ausbilden der Sourceleitung 504 kann zum Beispiel vor, während oder nach dem Ausbilden der dritten dielektrischen Schicht 1402 durchgeführt werden und/oder kann zum Beispiel durch Ionenimplantation und/oder einen anderen geeigneten Dotierungsprozess (Dotierungsprozesse) durchgeführt werden.
  • Wie durch die Querschnittsansichten 1500A bis 1500D der 15A - 15D gezeigt, werden eine dritte leitfähige Schicht 1502 (auch als Gateschicht bezeichnet) und eine Antireflexionsschicht 1504 gestapelt über dem Substrat 402 und den Steuergatestapeln 1302 ausgebildet und bedecken diese. Die dritte leitfähige Schicht 1502 ist an Seiten der Steuergatestapel 1302 aufgrund der Höhenänderung eingebuchtet und kann beispielsweise dotiertes Polysilizium und/oder ein anderes geeignetes leitfähiges Material sein oder umfassen. Die dritte leitfähige Schicht 1502 kann beispielsweise dotiertes Polysilizium und/oder ein anderes geeignetes leitfähiges Material sein oder umfassen. Die Antireflexionsschicht 1504 kann beispielsweise ein unteres Antireflextionsbeschichtungsmaterial (BARC-Material) und/oder ein anderes geeignetes Antireflexionsmaterial sein oder umfassen.
  • Wie durch die Querschnittsansichten 1600A bis 1600D von 16A - 16D gezeigt, werden die dritte leitfähige Schicht 1502 und die Antireflexionsschicht 1504 (siehe die 15A - 15D) unter obere Flächen der Steuergatestapel 1302 vertieft und die Antireflexionsschicht 1504 wird anschließend entfernt. Das Vertiefen bildet ein Löschgate 408 aus der dritten leitfähigen Schicht 1502 aus. Das Löschgate 408 bedeckt die Sourceleitung 504 und kann zum Beispiel dasselbe obere Layout wie eines der Löschgates 408 in den 4A, 4B, 6A, 6B, 8A, 8B und 10B aufweisen. Andere obere Layouts sind jedoch möglich. Das Vertiefen kann zum Beispiel durch ein Rückätzen und/oder einen anderen geeigneten Prozess (Prozesse) durchgeführt werden. Das Rückätzen kann beispielsweise umfassen: 1) Ätzen der Antireflexionsschicht 1504, bis die dritte leitfähige Schicht 1502 freigelegt ist; und 2) gleichzeitiges Ätzen der dritten leitfähigen Schicht 1502 und der Antireflexionsschicht 1504, bis die obere Fläche der dritten leitfähigen Schicht 1502 unter die oberen Flächen der Steuergatestapel 1302 vertieft ist.
  • Wie durch die Querschnittsansichten 1700A - 1700D von 17A - 17D gezeigt, werden die dritte dielektrische Schicht 1402 (siehe die 16A - 16D) und die dritte leitfähige Schicht 1502 (siehe die 16A - 16D) strukturiert, um Wortleitungen 404 und Wortleitungs-Dielektrikumsschichten 518 auszubilden. Die Wortleitungen 404 werden entlang Seitenwänden der Steuergatestapel 1302 ausgebildet und die Wortleitungs-Dielektrikumsschichten 518 kleiden die Wortleitungen 404 aus. Ferner wird ein Abschnitt des Löschgates 408 (siehe die 16A - 16D) von der Grenzzelle (d. h. 17A) und der SLEG-Brückenzelle (d. h. 17B) entfernt. Die Wortleitungen 404 können zum Beispiel das gleiche obere Layout haben wie eine der Wortleitungen 404 in den 4A, 4B, 6A, 6B, 8A, 8B und 10B. Andere obere Layouts sind jedoch möglich. Das Strukturieren kann beispielsweise durch ein Photolithographie-/Ätzverfahren oder ein anderes geeignetes Strukturierungsverfahren durchgeführt werden.
  • Wie durch die Querschnittsansichten 1800A bis 1800D von 18A - 18D gezeigt, wird eine Steuergate-Hartmaske 508 auf der CGWL-Brückenzelle (d. h. 18C) strukturiert, um eine Kontaktöffnung auszubilden, die einen Kontaktstellenbereich 602 eines Steuergates 406 freilegt. Das Strukturieren kann zum Beispiel durch einen Photolithographie-/Ätzprozess und/oder einen anderen geeigneten Strukturierungsprozess (Strukturierungsprozesse) durchgeführt werden.
  • Wie auch durch die Querschnittsansichten 1800A bis 1800D der 18A - 18D gezeigt, werden Source/Drain-Bereiche 502 in dem Substrat 402 benachbart zu den Wortleitungen 404 ausgebildet. Die Source/Drain-Bereiche 502 können zum Beispiel dotierte Bereiche des Substrats 402 sein, die einen entgegengesetzten Dotierungstyp wie benachbarte Bereiche des Substrats 402 aufweisen.
  • Auch durch die Querschnittsansichten 1800A bis 1800D der 18A - 18D gezeigt, werden Silizidschichten 520 ausgebildet, die jeweils die Wortleitungen 404, das Löschgate 408 und die Source/Drain-Bereiche 502 bedecken. Die Silizidschichten 520 können beispielsweise Nickelsilizid und/oder ein anderes geeignetes Silizid sein oder umfassen.
  • Wie durch die Querschnittsansichten 1900A bis 1900D der 19A - 19D gezeigt, wird eine Verbindungsstruktur 522 teilweise über den Wortleitungen 404, dem Löschgate 408 und den Steuergatestapeln 1302 ausgebildet. Die Verbindungsstruktur 522 umfasst eine Zwischenschicht-Dielektrikumsschicht (ILD-Schicht) 524a und umfasst ferner eine erste Zwischenmetall-Dielektrikumsschicht (IMD-Schicht) 524b, die über der ILD-Schicht 524a liegt. Ferner umfasst die Verbindungsstruktur 522 eine Mehrzahl von Drähten der ersten Ebene 120m1 und eine Mehrzahl von Kontaktlöchern 122co . Die Mehrzahl von Kontaktlöchern 122co und die Mehrzahl von Drähten der ersten Ebene 120m1 befinden sich in der ILD-Schicht 524a bzw. der ersten IMD-Schicht 524b, und die Kontaktlöcher 122co erstrecken sich von den Drähten der ersten Ebene 120m1 zu den Brückenzellen. In einigen Ausführungsformen umfasst die Mehrzahl von Drähten der ersten Ebene 120m1 einen Sourceleitungs-Shuntdraht 126 auf der SLEG-Brückenzelle (d. h. 19B). Der Sourceleitungs-Shuntdraht 126 kann zum Beispiel ein oberes Layout aufweisen, wie es in 10C gezeigt ist.
  • In einigen Ausführungsformen umfasst ein Prozess zum teilweisen Ausbilden der Verbindungsstruktur 522: 1) Ausbilden der Kontaktlöcher 122co durch einen Single-Damascene-Prozess; und 2) anschließendes Ausbilden der Drähte der ersten Ebene 120m1 durch den Single-Damascene-Prozess. Andere Prozesse zum Ausbilden der Verbindungsstruktur 522 sind jedoch möglich. In einigen Ausführungsformen umfasst der Single-Damascene-Prozess: 1) Abscheiden einer dielektrischen Schicht (z. B. der ILD-Schicht 524a oder der ersten IMD-Schicht 524b); 2) Strukturieren der dielektrischen Schicht mit Öffnungen für eine einzelne Ebene von leitfähigen Merkmalen (z. B. eine Ebene von Durchkontaktierungen oder eine Ebene von Drähten); 3) und Füllen der Öffnungen mit leitfähigem Material, um die einzelne Ebene von leitfähigen Merkmalen auszubilden.
  • Wie durch die Querschnittsansichten 2000A - 2000D der 20A - 20D gezeigt, wird die Verbindungsstruktur 522 erweitert. Die Verbindungsstruktur 522 umfasst eine zweite IMD-Schicht 524c, eine dritte IMD-Schicht 524d und eine vierte IMD-Schicht 524e, die über der ersten IMD-Schicht 524b gestapelt sind. Ferner umfasst die Verbindungsstruktur 522 eine Mehrzahl von Drähten und eine Mehrzahl von Durchkontaktierungen in der zweiten, der dritten und der vierten IMD-Schicht 524b - 524d. Eine Mehrzahl von Drähten der zweiten Ebene 120m2 , eine Mehrzahl von Drähten der dritten Ebene 120m3 und eine Mehrzahl von Drähten der vierten Ebene 120m4 befinden sich in der zweiten, der dritten bzw. der vierten IMD-Schicht 524b - 524d. Eine Mehrzahl von Durchkontaktierungen der ersten Ebene 122v1 liegen in der zweiten IMD-Schicht 524c und erstrecken sich von den Drähten der zweiten Ebene 120m2 zu den Drähten der ersten Ebene 120m1 . Die Mehrzahl von Drähten der zweiten Ebene 120m2 umfassen die Wortleitungs-Brückenleitungen 118, die jeweils über den Wortleitungen 404 liegen und mit ihnen über darunterliegende Drähte und Durchkontaktierungen elektrisch gekoppelt sind. Die Wortleitungs-Brückenleitungen 118 können zum Beispiel obere Layouts, wie sie in 10D gezeigt sind, oder andere geeignete obere Layouts aufweisen. Die Mehrzahl von Drähten der dritten Ebene 120m3 umfassen die Steuergate-Brückenleitungen 116, die jeweils über den Steuergates 406 liegen und mit diesen über darunterliegende Drähte und Durchkontaktierungen elektrisch gekoppelt sind. Die Steuergate-Brückenleitungen 116 können zum Beispiel obere Layouts, wie sie in 10E gezeigt sind, oder andere geeignete obere Layouts aufweisen. Die Mehrzahl von Drähten der vierten Ebene 120m4 umfassen eine Löschgate-Brückenleitung 114 und eine Sourceleitungs-Brückenleitung 112, die über dem Löschgate 408 bzw. der Sourceleitung 504 liegen und mit diesen über darunterliegende Drähte und Durchkontaktierungen elektrisch gekoppelt sind. Die Löschgate-Brückenleitung 114 und die Sourceleitungs-Brückenleitung 112 können beispielsweise obere Layouts, wie sie in 10F gezeigt sind, oder andere geeignete obere Layouts aufweisen.
  • In einigen Ausführungsformen umfasst ein Prozess zum Erweitern der Verbindungsstruktur 522: 1) Ausbilden der Durchkontaktierungen der ersten Ebene 122v1 und der Drähte der zweiten Ebene 120m2 durch einen Dual-Damascene-Prozess; 2) Ausbilden der Drähte der dritten Ebene 120m3 und der zugehörigen Durchkontaktierungen (nicht gezeigt) durch einen Dual-Damascene-Prozess; und 3) Ausbilden der Drähte der vierten Ebene 120m4 und der zugehörigen Durchkontaktierungen (nicht gezeigt) durch einen Dual-Damascene-Prozess. Andere Prozesse zum Erweitern der Verbindungsstruktur 522 sind jedoch möglich. In einigen Ausführungsformen umfasst der Dual-Damascene-Prozess: 1) Abscheiden einer dielektrischen Schicht (z. B. der zweiten, der dritten oder der vierten IMD-Schicht 524b - 524d); 2) Strukturieren der dielektrischen Schicht mit Öffnungen für zwei Ebenen von leitfähigen Merkmalen (z. B. eine Ebene von Durchkontaktierungen und eine Ebene von Drähten); 3) und Füllen der Öffnungen mit leitfähigem Material, um die zwei Ebenen von leitfähigen Merkmalen auszubilden.
  • Während die 11A - 11D bis 20A - 20D unter Bezugnahme auf ein Verfahren beschrieben sind, versteht es sich, dass die in den 11A - 11D bis 20A - 20D gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern getrennt von dem Verfahren allein stehen können. Zudem versteht es sich ferner, dass während die 11A - 11D bis 20A - 20D als eine Folge von Vorgängen beschrieben sind, diese Vorgänge insofern nicht einschränkend wirken, als die Reihenfolge der Vorgänge in weiteren Ausführungsformen geändert werden kann, und dass die offenbarten Verfahren auch auf andere Strukturen anwendbar sind. In weiteren Ausführungsformen können einige Vorgänge, die gezeigt und/oder beschrieben sind, ganz oder teilweise weggelassen werden.
  • Mit Bezug auf 21 wird ein Blockschaltbild 2100 einiger Ausführungsformen des Verfahrens der 11A - 11D bis 20A - 20D bereitgestellt.
  • Bei 2102 wird eine Isolationsstruktur ausgebildet, die sich in ein Substrat erstreckt und einen Vorrichtungsbereich des Substrats begrenzt. Siehe zum Beispiel die 11A - 11D.
  • Bei 2104 wird eine Floating-Gate-Schicht auf dem Vorrichtungsbereich des Substrats ausgebildet. Siehe zum Beispiel die 12A - 12D.
  • Bei 2106 wird ein Steuergatestapel auf der Floating-Gate-Schicht und entlang einer Steuergatelänge verlängert ausgebildet, wobei der Steuergatestapel mehrere Speicherzellen und mehrere Brückenzellen teilweise definiert, die entlang der Steuergatelänge beabstandet sind. Siehe zum Beispiel die 12A - 12D bis 13A - 13D.
  • Bei 2108 wird die Floating-Gate-Schicht strukturiert, um ein Floating-Gate auszubilden, das unter dem Steuergatestapel liegt. Siehe zum Beispiel die 14A - 14D.
  • Bei 2110 wird eine Sourceleitung in dem Vorrichtungsbereich ausgebildet, wobei die Sourceleitung an den Steuergatestapel angrenzt und parallel zu dem Steuergatestapel verlängert ist. Siehe zum Beispiel die 14A - 14D.
  • Bei 2112 wird eine Gatedielektrikumsschicht ausgebildet, die den Steuergatestapel und das Substrat seitlich des Steuergatestapels auskleidet. Siehe zum Beispiel die 14A - 14D.
  • Bei 2114 wird eine Gateschicht ausgebildet, die den Steuergatestapel und die Gatedielektrikumsschicht bedeckt. Siehe zum Beispiel die 15A - 15D.
  • Bei 2116 wird die Gateschicht vertieft, bis sich eine obere Fläche der Gateschicht unter einer oberen Fläche des Steuergatestapels befindet, um ein Löschgate auszubilden, das parallel zu dem Steuergatestapel verlängert ist und über der Sourceleitung liegt. Siehe zum Beispiel die 16A - 16D.
  • Bei 2118 wird die Gateschicht strukturiert, um eine Wortleitung auszubilden, die an den Steuergatestapel auf einer gegenüberliegenden Seite des Steuergatestapels wie das Löschgate angrenzt und die parallel zu dem Steuergatestapel und dem Löschgate verlängert ist. Siehe zum Beispiel die 17A - 17D.
  • Bei 2120 wird ein Source/Drain-Bereich in dem Vorrichtungsbereich benachbart zu der Wortleitung ausgebildet. Siehe zum Beispiel die 18A - 18D.
  • Bei 2122 werden Silizidschichten auf dem Source/Drain-Bereich, der Wortleitung und dem Löschgate ausgebildet. Siehe zum Beispiel die 18A - 18D.
  • Bei 2124 wird eine Verbindungsstruktur ausgebildet. Die Verbindungsstruktur umfasst eine Wortleitungs-Brückenleitung, eine Steuergate-Brückenleitung, eine Löschgate-Brückenleitung und eine Sourceleitungs-Brückenleitung, die über der Wortleitung, dem Steuergate, dem Löschgate und der Sourceleitung liegen und mit diesen jeweils an den Brückenzellen elektrisch gekoppelt sind, wobei die Steuergate-Brückenleitung vertikal von der Wortleitungs-Brückenleitung und der Löschgate-Brückenleitung beabstandet ist und vertikal zwischen diesen liegt. Siehe zum Beispiel die 19A - 19D bis 20A - 20D. Durch das vertikale Beabstanden der Steuergate-Brückenleitung von der Wortleitungs-Brückenleitung und der Löschgate-Brückenleitung befinden sich die Steuergate-Brückenleitung, die Wortleitungs-Brückenleitung und die Löschgate-Brückenleitung in unterschiedlichen Metallisierungsschichten. Dies verringert die Brückenleitungsdichte (d. h. der Brückenleitungsabstand wird erhöht), was eine verbesserte Skalierung ermöglicht (z. B. zu dem Prozessknoten 40 und darüber hinaus) und/oder die Verwendung von ELK-Dielektrika für die IMD-Schichten ermöglicht.
  • Während das Blockschaltbild 2100 von 21 hier als eine Folge von Vorgängen oder Ereignissen gezeigt und beschrieben ist, versteht es sich, dass die gezeigte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn interpretiert werden soll. Zum Beispiel können einige Vorgänge in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als den hier gezeigten und/oder beschriebenen auftreten. Ferner müssen nicht alle gezeigten Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren, und eine oder mehrere der hierin gezeigten Vorgänge können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In einigen Ausführungsformen sieht die vorliegende Offenbarung einen integrierten Chip vor, umfassend: ein Speicherarray, das mehrere Zellen in mehreren Zeilen und mehreren Spalten umfasst, wobei die Zellen mehrere Brückenzellen einer ersten Art, die entlang einer ersten Zeile des Speicherarrays beabstandet sind, und ferner mehrere Brückenzellen einer zweiten Art umfassen, die entlang der ersten Zeile beabstandet sind; eine Wortleitung und ein Steuergate, die sich entlang der ersten Zeile erstrecken und Zellen des Speicherarrays in der ersten Zeile teilweise definieren; eine Wortleitungs-Brückenleitung, die sich entlang der ersten Zeile in einer ersten Höhe über dem Speicherarray erstreckt und mit der Wortleitung an den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist; und eine Steuergate-Brückenleitung, die sich entlang der ersten Zeile in einer zweiten Höhe über dem Speicherarray erstreckt und mit dem Steuergate an den Brückenzellen der ersten Art, nicht jedoch an den Brückenzellen der zweiten Art elektrisch gekoppelt ist, wobei die erste und die zweite Höhe sich unterscheiden. In einigen Ausführungsformen umfassen die Wortleitung und das Steuergate Polysilizium, wobei die Wortleitungs- und die Steuergate-Brückenleitung Metall umfassen. In einigen Ausführungsformen ist die erste Höhe kleiner als die zweite Höhe. In einigen Ausführungsformen umfassen die Zellen ferner mehrere Brückenzellen von einer dritten Art, die entlang der ersten Zeile beabstandet sind, wobei der integrierte Chip ferner umfasst: ein Löschgate, das sich entlang der ersten Zeile erstreckt und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Löschgate-Brückenleitung, die sich entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray erstreckt und mit dem Löschgate an den Brückenzellen der dritten Art, nicht jedoch an den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist, wobei die erste, die zweite und die dritte Höhe sich unterscheiden. In einigen Ausführungsformen umfasst der integrierte Chip ferner: ein Substrat mit einer Sourceleitung, wobei sich die Sourceleitung entlang der ersten Zeile erstreckt und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Sourceleitungs-Brückenleitung, die sich entlang der ersten Zeile auf der dritten Höhe erstreckt und mit der Sourceleitung an den Brückenzellen der dritten Art, nicht jedoch mit den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist. In einigen Ausführungsformen umfassen die Zellen ferner mehrere Brückenzellen der dritten Art, die entlang der ersten Zeile beabstandet sind, wobei der integrierte Chip ferner umfasst: ein Substrat, das einen Sourceleitungsbereich umfasst, wobei der Sourceleitungsbereich entlang der ersten Zeile verlängert ist und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Sourceleitungs-Brückenleitung, die sich entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray erstreckt und mit dem Sourceleitungsbereich an den Brückenzellen der dritten Art, nicht jedoch an den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist, wobei sich die erste, die zweite und die dritte Höhe unterscheiden. In einigen Ausführungsformen ist die Wortleitungs-Brückenleitung an mehreren ersten Stellen, die sich entlang der ersten Zeile mit einer ersten Periode wiederholen, elektrisch mit der Wortleitung gekoppelt, wobei die Sourceleitungs-Brückenleitung an mehreren zweiten Stellen mit dem Sourceleitungsbereich elektrisch gekoppelt ist, die sich entlang der ersten Zeile mit einer zweiten Periode wiederholen, und wobei die erste Periode größer als die zweite Periode und ein ganzzahliges Vielfaches dieser ist. In einigen Ausführungsformen umfassen die Zellen mehrere Speicherzellen, die entlang einer ersten Spalte des Speicherarrays beabstandet sind, wobei der integrierte Chip ferner umfasst: eine Bitleitung, die sich entlang der ersten Spalte in einer dritten Höhe über dem Speicherarray erstreckt und elektrisch mit den Speicherzellen gekoppelt ist, wobei die erste, die zweite und die dritte Höhe sich unterscheiden.
  • In einigen Ausführungsformen sieht die vorliegende Offenbarung einen weiteren integrierten Chip vor, umfassend: ein Speicherarray, das eine Mehrzahl von Zellen in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten umfasst, wobei die Mehrzahl von Zeilen eine erste Zeile umfasst; ein Löschgate und ein Steuergate, die entlang der ersten Zeile verlängert sind, wobei das Lösch- und das Steuergate Zellen des Speicherarrays in der ersten Zeile teilweise definieren; eine Löschgate-Brückenleitung, die entlang der ersten Zeile in einer ersten Höhe über dem Speicherarray verlängert ist, wobei die Löschgate-Brückenleitung an eine Mehrzahl von ersten Stellen entlang der ersten Zeile mit dem Löschgate elektrisch gekoppelt ist; und eine Steuergate-Brückenleitung, die entlang der ersten Zeile in einer zweiten Höhe über dem Speicherarray verlängert ist, die sich von der ersten Höhe unterscheidet, wobei die Steuergate-Brückenleitung an einer Mehrzahl von zweiten Stellen entlang der ersten Zeile mit dem Steuergate elektrisch gekoppelt ist. In einigen Ausführungsformen ist die erste Höhe größer als die zweite Höhe. In einigen Ausführungsformen sind die ersten Stellen entlang der ersten Zeile gleichmäßig beabstandet und haben einen ersten Mittenabstand, wobei die zweiten Stellen entlang der ersten Zeile gleichmäßig beabstandet sind und einen zweiten Mittenabstand haben, der kleiner als der erste Mittenabstand ist. In einigen Ausführungsformen umfasst der integrierte Chip ferner: ein Substrat mit einer Sourceleitung, wobei die Sourceleitung entlang der ersten Zeile verlängert ist und teilweise die Zellen des Speicherarrays in der ersten Zeile definiert; und eine Sourceleitungs-Brückenleitung, die entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray verlängert ist, die sich von der zweiten Höhe unterscheidet, und wobei die Sourceleitungs-Brückenleitung an einer Mehrzahl von dritten Stellen entlang der ersten Zeile mit der Sourceleitung elektrisch gekoppelt ist. In einigen Ausführungsformen sind die ersten Stellen entlang der ersten Zeile beabstandet und haben einen ersten Mittenabstand, wobei die dritten Stellen entlang der ersten Zeile beabstandet sind und den ersten Mittenabstand haben. In einigen Ausführungsformen sind die erste und die dritte Höhe gleich. In einigen Ausführungsformen umfasst der integrierte Chip ferner: eine Wortleitung, die entlang der ersten Zeile verlängert ist und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Wortleitungs-Brückenleitung, die entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray verlängert ist, die sich von der ersten und der zweiten Höhe unterscheidet, wobei die Wortleitungs-Brückenleitung an einer Mehrzahl von dritten Stellen entlang der ersten Zeile mit der Wortleitung elektrisch gekoppelt ist.
  • In einigen Ausführungsformen sieht die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips vor, wobei das Verfahren umfasst: Ausbilden eines Steuergates, das entlang einer Steuergatelänge verlängert ist, wobei das Steuergate teilweise mehrere Speicherzellen und mehrere Brückenzellen einer ersten Art definiert, die entlang der Steuergatelänge beabstandet sind; Abscheiden einer Gateschicht, die das Steuergate bedeckt; Strukturieren der Gateschicht, um eine Wortleitung und ein Löschgate auszubilden, die parallel zu dem Steuergate verlängert sind und die Speicherzellen und die Brückenzellen der ersten Art teilweise definieren, wobei sich das Steuergate zwischen der Wortleitung und dem Löschgate befindet und an diese angrenzt; und Ausbilden mehrerer Steuergate-Kontaktlöcher und mehrerer Wortleitungs-Kontaktlöcher auf dem Steuergate bzw. der Wortleitung, wobei sich die Steuergate-Kontaktlöcher und die Wortleitungs-Kontaktlöcher auf den Brückenzellen der ersten Art, nicht jedoch auf den Speicherzellen befinden. In einigen Ausführungsformen wird das Steuergate mit mehreren Kontaktstellenbereichen jeweils auf den Brückenzellen der ersten Art, jedoch nicht auf den Speicherzellen ausgebildet, wobei die Kontaktstellenbereiche in einer Richtung quer zu der Steuergatelänge vorstehen und wobei die Steuergate-Kontaktlöcher sich auf dem Steuergate jeweils auf den Kontaktstellenbereichen befinden. In einigen Ausführungsformen definieren das Steuergate, die Wortleitung und das Löschgate teilweise mehrere Brückenzellen einer zweiten Art, die entlang der Steuergatelänge beabstandet sind, wobei das Verfahren ferner umfasst: Dotieren eines Substrats, um eine Sourceleitung auszubilden, die parallel zu dem Steuergate verlängert ist, wobei das Löschgate über der Sourceleitung ausgebildet ist und Unterbrechungen jeweils in den zweiten Brückenzellen aufweist; und Ausbilden mehrerer Sourceleitungs-Kontaktlöcher auf der Sourceleitung und jeweils auf den Brückenzellen der zweiten Art, jedoch nicht auf den Speicherzellen und den Brückenzellen der ersten Art. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden mehrerer Paare von Löschgate-Kontaktlöchern auf dem Löschgate, wobei sich die Paare jeweils auf den Brückenzellen der zweiten Art, nicht jedoch auf den Speicherzellen und den Brückenzellen der ersten Art befinden, und wobei die Löschgate-Kontaktlöcher jedes der Paare sich auf jeweils gegenüberliegenden Seiten einer jeweiligen der Unterbrechungen befinden und sich entlang entgegengesetzter Seitenwände des Löschgates an der jeweiligen der Unterbrechungen befinden. In einigen Ausführungsformen umfasst das Verfahren ferner: Ausbilden einer Verbindungsstruktur über der Wortleitung und dem Steuergate, wobei die Verbindungsstruktur eine Wortleitungs-Brückenleitung umfasst, die parallel zu der Wortleitung verlängert ist und über die Wortleitungs-Kontaktlöcher elektrisch mit der Wortleitung gekoppelt ist; Abscheiden einer IMD-Schicht über der Verbindungsstruktur; Strukturieren der IMD-Schicht, um einen parallel zu dem Steuergate verlängerten Graben auszubilden; und Füllen des Grabens mit einem leitfähigen Material, um eine Steuergate-Brückenleitung auszubilden, die über die Verbindungsstruktur mit dem Steuergate elektrisch gekoppelt ist, wobei die Verbindungsstruktur über die Steuergate-Kontaktlöcher mit dem Steuergate elektrisch gekoppelt ist.
  • Das Vorangegangene beschreibt Elemente von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62737274 [0001]

Claims (20)

  1. Integrierter Chip (1), umfassend: ein Speicherarray (1), das mehrere Zellen (102 - 110) in mehreren Zeilen (Rl bis Rl + 7) und mehreren Spalten (C1 bis Co + 1) umfasst, wobei die Zellen (102 - 110) mehrere Brückenzellen einer ersten Art (106) umfassen, die entlang einer ersten Zeile (Rl) des Speicherarrays (1) beabstandet sind, und ferner mehrere Brückenzellen einer zweiten Art (108) umfassen, die entlang der ersten Zeile (Rl) beabstandet sind; eine Wortleitung (404 in den 6A und 8A) und ein Steuergate (406 in den 6A und 8A), die sich entlang der ersten Zeile (Rl) erstrecken und die Zellen (102 - 110) des Speicherarrays (1) in der ersten Zeile (Rl) teilweise definieren; eine Wortleitungs-Brückenleitung (118), die sich entlang der ersten Zeile (Rl) in einer ersten Höhe über dem Speicherarray (1) erstreckt und elektrisch mit der Wortleitung (404 in 6A und 8A) an den Brückenzellen der ersten und der zweiten Art (106 und 108) gekoppelt ist; und eine Steuergate-Brückenleitung (116), die sich entlang der ersten Zeile (Rl) in einer zweiten Höhe über dem Speicherarray (1) erstreckt und mit dem Steuergate (406 in den 6A und 8A) an den Brückenzellen der ersten Art (106), nicht aber den Brückenzellen der zweiten Art (108) elektrisch gekoppelt ist, wobei sich die erste und die zweite Höhe unterscheiden.
  2. Integrierter Chip nach Anspruch 1, wobei die Wortleitung und das Steuergate Polysilizium umfassen und wobei die Wortleitungs- und die Steuergate-Brückenleitung Metall umfassen.
  3. Integrierter Chip nach Anspruch 1 oder 2, wobei die erste Höhe kleiner als die zweite Höhe ist.
  4. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die Zellen ferner mehrere Brückenzellen einer dritten Art umfassen, die entlang der ersten Zeile beabstandet sind, und wobei der integrierte Chip ferner umfasst: ein Löschgate, das sich entlang der ersten Zeile erstreckt und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Löschgate-Brückenleitung, die sich entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray erstreckt und mit dem Löschgate an den Brückenzellen der dritten Art, nicht jedoch an den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist, wobei die erste, die zweite und die dritte Höhe sich unterscheiden.
  5. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: ein Substrat, das eine Sourceleitung umfasst, wobei sich die Sourceleitung entlang der ersten Zeile erstreckt und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Sourceleitungs-Brückenleitung, die sich entlang der ersten Zeile in der dritten Höhe erstreckt und mit der Sourceleitung an den Brückenzellen der dritten Art, nicht jedoch den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist.
  6. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die Zellen ferner mehrere Brückenzellen einer dritten Art umfassen, die entlang der ersten Zeile beabstandet sind, und wobei der integrierte Chip ferner umfasst: ein Substrat, das einen Sourceleitungsbereich umfasst, wobei der Sourceleitungsbereich entlang der ersten Zeile verlängert ist und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Sourceleitungs-Brückenleitung, die sich entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray erstreckt und mit dem Sourceleitungsbereich an den Brückenzellen der dritten Art, nicht jedoch den Brückenzellen der ersten und der zweiten Art elektrisch gekoppelt ist, wobei die die erste, die zweite und die dritte Höhe sich unterscheiden.
  7. Integrierter Chip nach Anspruch 6, wobei die Wortleitungs-Brückenleitung an mehreren ersten Stellen elektrisch mit der Wortleitung gekoppelt ist, die sich entlang der ersten Zeile mit einer ersten Periode wiederholen, wobei die Sourceleitungs-Brückenleitung mit dem Sourceleitungsbereich an mehreren zweiten Stellen elektrisch gekoppelt ist, die sich entlang der ersten Zeile mit einer zweiten Periode wiederholen, und wobei die erste Periode größer als die zweite Periode und ein ganzzahliges Vielfaches dieser ist.
  8. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Zellen mehrere Speicherzellen umfassen, die entlang einer ersten Spalte des Speicherarrays beabstandet sind, und wobei der integrierte Chip ferner umfasst: eine Bitleitung, die sich entlang der ersten Spalte in einer dritten Höhe über dem Speicherarray erstreckt und elektrisch mit den Speicherzellen gekoppelt ist, wobei die erste, die zweite und die dritte Höhe sich unterscheiden.
  9. Integrierter Chip (1), umfassend: ein Speicherarray (1), das eine Mehrzahl von Zellen (102 - 110) in einer Mehrzahl von Zeilen (Rl bis Rl + 7) und einer Mehrzahl von Spalten (C1 bis Co + 1) umfasst, wobei die Mehrzahl von Zeilen (Rl bis Rl + 7) eine erste Zeile (Rl) umfassen; ein Löschgate (408 in den 4A und 6A) und ein Steuergate (406 in den 4A und 6A), die entlang der ersten Zeile (Rl) verlängert sind, wobei das Lösch- und das Steuergate (408 und 406 in den 4A und 6A) teilweise die Zellen (102 - 110) des Speicherarrays ( 1) in der ersten Zeile (Rl) definieren; eine Löschgate-Brückenleitung (114), die entlang der ersten Zeile (Rl) in einer ersten Höhe über dem Speicherarray (1) verlängert ist, wobei die Löschgate-Brückenleitung (114) elektrisch mit dem Löschgate (408 in den 4A und 4B) an einer Mehrzahl von ersten Stellen entlang der ersten Zeile (Rl) gekoppelt ist; und eine Steuergate-Brückenleitung (116), die entlang der ersten Zeile (Rl) in einer zweiten Höhe über dem Speicherarray (1) verlängert ist, die sich von der ersten Höhe unterscheidet, wobei die Steuergate-Brückenleitung (116) elektrisch mit dem Steuergate (406 in den 4A und 6A) an einer Mehrzahl von zweiten Stellen entlang der ersten Zeile (Rl) gekoppelt ist.
  10. Integrierter Chip nach Anspruch 9, wobei die erste Höhe größer als die zweite Höhe ist.
  11. Integrierter Chip nach Anspruch 9 oder 10, wobei die ersten Stellen entlang der ersten Zeile gleichmäßig beabstandet sind und einen ersten Mittenabstand haben und wobei die zweiten Stellen entlang der ersten Zeile gleichmäßig beabstandet sind und einen zweiten Mittenabstand haben, der kleiner als der erste Mittenabstand ist.
  12. Integrierter Chip nach einem der Ansprüche 9 bis 11, ferner umfassend: ein Substrat, das eine Sourceleitung umfasst, wobei die Sourceleitung entlang der ersten Zeile verlängert ist und teilweise die Zellen des Speicherarrays in der ersten Zeile definiert; und eine Sourceleitungs-Brückenleitung, die entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray verlängert ist, die sich von der zweiten Höhe unterscheidet, und wobei die Sourceleitungs-Brückenleitung an einer Mehrzahl von dritten Stellen entlang der ersten Zeile elektrisch mit der Sourceleitung gekoppelt ist.
  13. Integrierter Chip nach Anspruch 12, wobei die erste und die dritte Höhe gleich sind.
  14. Integrierter Chip nach einem der Ansprüche 9 bis 13, wobei die ersten Stellen entlang der ersten Zeile beabstandet sind und einen ersten Mittenabstand haben und wobei die dritten Stellen entlang der ersten Zeile beabstandet sind und den ersten Mittenabstand haben.
  15. Integrierter Chip nach einem der Ansprüche 9 bis 14, ferner umfassend: eine Wortleitung, die entlang der ersten Zeile verlängert ist und die Zellen des Speicherarrays in der ersten Zeile teilweise definiert; und eine Wortleitungs-Brückenleitung, die entlang der ersten Zeile in einer dritten Höhe über dem Speicherarray verlängert ist, die sich von der ersten und der zweiten Höhe unterscheidet, wobei die Wortleitungs-Brückenleitung an einer Mehrzahl von dritten Stellen entlang der ersten Zeile mit der Wortleitung elektrisch gekoppelt ist.
  16. Verfahren (11A - 11D bis 20A - 20D) zum Ausbilden eines integrierten Chips, wobei das Verfahren (11A - 11D bis 20A - 20D) umfasst: Ausbilden (13A - 13D) eines Steuergates (406, 13A - 13D), das entlang einer Steuergatelänge (siehe die 6A und 10B) verlängert ist, wobei das Steuergate (406, 13A - 13D) mehrere Speicherzellen und mehrere Brückenzellen einer ersten Art teilweise definiert, die entlang der Steuergatelänge beabstandet sind; Abscheiden (15A - 15D) einer Gateschicht (1502, 15A - 15D), die das Steuergate (1302, 15A - 15D) bedeckt; Strukturieren (16A - 16D bis 17A - 17D) der Gateschicht (1502, 15A - 15D), um eine Wortleitung (404, 17A - 17D) und ein Löschgate (408, 17A - 17D) auszubilden, die parallel (siehe die 6A und 6B) zu dem Steuergate (406, 13A - 13D)verlängert sind und die Speicherzellen und die Brückenzellen der ersten Art teilweise definieren, wobei das Steuergate (406, 13A - 13D) sich zwischen der Wortleitung (404, 17A - 17D) und dem Löschgate (408, 17A - 17D) befindet und an diese angrenzt; und Ausbilden (19A - 19D) mehrerer Steuergate-Kontaktlöcher (122co, 19A - 19D) und Wortleitungs-Kontaktlöcher (122co, 19A - 19D) auf dem Steuergate (1302, 19A - 19D) bzw. der Wortleitung (404, 19A - 19D), wobei die Steuergate- und die Wortleitungs-Kontaktlöcher (122co, 19A - 19D) sich auf den Brückenzellen der ersten Art befinden, nicht jedoch auf den Speicherzellen.
  17. Verfahren nach Anspruch 16, wobei das Steuergate mit mehreren Kontaktstellenbereichen auf den Brückenzellen der ersten Art, nicht jedoch auf den Speicherzellen ausgebildet wird, wobei die Kontaktstellenbereiche in einer Richtung quer zu der Steuergatelänge vorstehen, und wobei sich die Steuergate-Kontaktlöcher auf den Steuergates jeweils in den Kontaktstellenbereichen befinden.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Steuergate, die Wortleitung und das Löschgate teilweise mehrere Brückenzellen einer zweiten Art definieren, die entlang der Steuergatelänge beabstandet sind, und wobei das Verfahren ferner umfasst: Dotieren eines Substrats, um eine Sourceleitung auszubilden, die parallel zu dem Steuergate verlängert ist, wobei das Löschgate über der Sourceleitung ausgebildet ist und Unterbrechungen jeweils in den Brückenzellen der zweiten Art aufweist; und Ausbilden mehrerer Sourceleitungs-Kontaktlöcher auf der Sourceleitung und jeweils auf den Brückenzellen der zweiten Art, nicht jedoch auf den Speicherzellen und den Brückenzellen der ersten Art.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden mehrerer Paare von Löschgate-Kontaktlöchern auf dem Löschgate, wobei sich die Paare jeweils auf den Brückenzellen der zweiten Art, nicht jedoch auf den Speicherzellen und den Brückenzellen der ersten Art befinden und wobei die Löschgate-Kontaktlöcher jedes der Paare sich auf jeweils gegenüberliegenden Seiten einer jeweiligen der Unterbrechungen befinden und sich entlang entgegengesetzter Seitenwände des Löschgates an der jeweiligen der Unterbrechungen befinden.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend: Ausbilden einer Verbindungsstruktur über der Wortleitung und dem Steuergate, wobei die Verbindungsstruktur eine Wortleitungs-Brückenleitung umfasst, die parallel zu der Wortleitung verlängert ist und elektrisch mit der Wortleitung über die Wortleitungs-Kontaktlöcher gekoppelt ist; Abscheiden einer Zwischenmetall-Dielektrikumsschicht (IMD-Schicht) über der Verbindungsstruktur; Strukturieren der IMD-Schicht, um einen parallel zu dem Steuergate verlängerten Graben auszubilden; und Füllen des Grabens mit einem leitfähigen Material, um eine Steuergate-Brückenleitung auszubilden, die über die Verbindungsstruktur mit dem Steuergate elektrisch gekoppelt ist, wobei die Verbindungsstruktur über die Steuergate-Kontaktlöcher mit dem Steuergate elektrisch gekoppelt ist.
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