CN101783169A - 存储器电路与其导电层的布线 - Google Patents

存储器电路与其导电层的布线 Download PDF

Info

Publication number
CN101783169A
CN101783169A CN201010002963A CN201010002963A CN101783169A CN 101783169 A CN101783169 A CN 101783169A CN 201010002963 A CN201010002963 A CN 201010002963A CN 201010002963 A CN201010002963 A CN 201010002963A CN 101783169 A CN101783169 A CN 101783169A
Authority
CN
China
Prior art keywords
wire
pressure
line
layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201010002963A
Other languages
English (en)
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN201510442737.3A priority Critical patent/CN105097013A/zh
Publication of CN101783169A publication Critical patent/CN101783169A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种存储器电路。该存储器电路包括至少一存储器单元，用于存储一数据。该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线。该存储器电路包括一第一导电层，一第二导电层耦接该第一导电层，一第三导电层耦接该第二导电层。该第三导电层布线为该字元线并且未包括该存储器单元内的位元线、反位元线、第一电压线以及第二电压线。本发明具有布线合理及其所带来的字元线电阻降低、RC时间延迟缩短等优点。

Description

存储器电路与其导电层的布线
技术领域
本发明涉及半导体电路，特别涉及存储器电路与其导电层的布线。
背景技术
存储器电路已经实现于各种应用。存储器电路可能包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及非易失性存储器电路。SRAM电路包括多个存储单元(cell)。对于提供存储器单元阵列的6-T静态存储器来说，存储器单元的每一个包含六个晶体管。6-T SRAM存储器单元耦接一条位元线BL、一条反位元线BLB以及一条字元线WL。六个晶体管的其中四个形成两组交错耦合的反向器以用于存储代表“0”或“1”的数据。其余两个晶体管作为存取晶体管以控制存储在存储器单元的数据的存取。
6-T SRAM存储器单元，如上述，也耦接电源Vdd以及其他电源Vss。6-T SRAM存储器单元有多个金属层。6-T SRAM存储器单元的金属3(M3)层用于存储器单元内的字元线WL与本地电压线。字元线与本地电压线互相平行。在M3层上的金属4(M4)层布线成电压线，电压线组态成耦接本地电压线与电源Vss。电压线的金属4层正交于字元线与本地电压线。
可发现使用M3层作为字元线WL与本地电压线的布线方式造成字元线WL的宽度不能任意的延伸。假如使用薄型SRAM存储器单元这种情况会更加恶化。薄型SRAM存储器单元大约有2.5或更大的长宽比。高的长/宽比值造成窄的字元线布线。窄字元线增加字元线的电阻，反向地影响通过耦接到128、256或更多存储器单元的字元线的信号的RC时间延迟。此外，M4层用于电压线以提振本地电压线。M4层的一部分的面积被电压线的布线所消耗掉。
基于上述，存储器电路的位元线、电压线以及字元线的布线是有需要的。
发明内容
为了解决上述现有技术存在的上述问题，本发明提供了多个技术方案，在一实施例中，一存储器电路包括至少一存储器单元，用于存储一数据。该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线。该存储器电路包括一第一导电层，一第二导电层耦接该第一导电层，一第三导电层耦接该第二导电层。该第三导电层布线为该字元线并且未包括该存储器单元内的位元线、反位元线、第一电压线以及第二电压线。
在另一实施例中，存储器电路包括至少一存储器单元，用于存储一数据。该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线。
存储器电路包括一第一金属层、一第二金属层电耦接该第二金属层。该第二金属层布线为该第一电压线与该第二电压线，并且该第三金属层布线为该存储器单元中的该位元线，其中该第二金属层位于该第三金属层之下。
在另一实施例中，一存储器电路包括至少一存储器单元，用于存储一数据。该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线。该存储器电路包括一第一金属层，定义该存储器单元内的电连接，一第二金属层，电耦接该第一金属层；以及一第三金属层，电耦接该第二金属层。布线为该存储器单元中的该字元线的该第三金属层的一宽度大约该存储器单元的一短边的一宽度的50％或50％以上。
本发明具有布线合理及其所带来的字元线电阻降低、RC时间延迟缩短等优点。
附图说明
图1为说明范例的存储器电路的电路图；
图2为显示范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
图3为显示另一范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
图4A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接点层以及金属1(M1)层的电路布局的电路图；
图4B为显示图4A所示的包括电路布局的金属2(M2)层、介孔2层以及金属3(M3)层；
图5A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接触层以及金属1(M1)层的另一电路布局的电路图；
图5B为显示包括金属1(M1)层、介孔1层、金属2(M2)层、介孔2层以及金属3(M3)层的另一电路布局；以及
图6为显示包括范例的存储器电路的系统的示意图。
上述附图中的附图标记说明如下：
100～存储器电路    101～存储器阵列
101a～存储器单元   105～感测放大器
110、115、120、125、130、135～晶体管
150～第一电压线    155～第二电压线
400～存储器电路
401a、401b、401c、401d～存储器单元
405～阱区域
407a 407b 407c～氧化定义区域
409a-409f～多晶区域  411a-411g～接点
413a-413b～节点
501a-501d～存储器单元  505～阱区域
507a-507c～氧化定义区域  509a-509d～多晶区域
511a-511g～接点    513a-513b～节点
600～存储器电路的系统    610～处理器
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
可以了解到以下揭示提供实施不同特征的许多不同实施例或范例。特定范例的组合与排列描述如下以简化本发明。当然这仅仅是范例而不是限制。举例来说，当描述第一特征在第二特征之上的形式时，可能包括第一特征与第二特征直接接触，以及可能包括额外的特征形成于第一特征与第二特征之间以致于第一与第二特征可能不是直接接触。此外，本发明在各种实施例中可能重复参考数字和/或字母。这些重复是为了简化与清楚的目的，而不是指定各种实施例和/或组态之间的关系。
图1为说明范例的存储器电路的电路图。在图1中，存储器电路100可能包括具有多个字元线WLs与多个位元线BLs与BLBs的存储器阵列101。存储器阵列101可能耦接感测放大器105。存储器电路100可能是静态随机存取存储器(SRAM)电路、嵌入式SRAM电路、动态随机存取存储器(DRAM)电路、嵌入式DARM电路、非易失性存储器例如快闪(FLASH)、可编程只读存储器(PROM)、电子可擦除可编程只读存储器(EEPROM)或其他存储器电路。存储器阵列101可能包括至少一存储器单元101a。存储器单元101a可能耦接位元线BL、反位元线BLB、字元线WL、耦接电源如Vdd的电压线150，以及耦接其他电源如存储器阵列101的Vss的第二电压线155。感测放大器105能感测位元线BL与反位元线BLB之间的电压差以输出表示存在存储器单元101a的一个信号。对于使用6-T SRAM单元的实施例来说，存储器单元101a可能包括晶体管110、115、120、125、130与135。
需注意到虽然仅描述存储器单元101a，但是其他存储器单元(未显示)可能耦接到存储器电路的多个字元线与位元线。存储器电路100的一部分可能有以字元宽度排列的8、16、32、64、128或更多的列数。在一个或更多实施例中，字元线可能布局成实质上正交于位元线。在其他实施例中，提供字元线与位元线的其他排列。
再参考图1，存储器单元101a可能包括晶体管110、115、120、125、130与135。在一个或更多实施例中晶体管110、120与115、125组成两组交错闩锁反向器用以形成存储数据的正反器。晶体管130与135操作成两开关晶体管、存取晶体管或传输栅。在一个或更多实施例中，晶体管110与115可称为上拉晶体管，并且晶体管120与125可成为下拉晶体管。上拉晶体管用于将一电位提升到耦接第一电压线150的电源Vdd。下拉晶体管用于将一电位降低为耦接第二电压线155的电源Vss。
在一个或更多实施例中，晶体管110与115的源极端可电耦接第一电压线150，第一电压线耦接电源Vdd。晶体管110的漏极可电耦接晶体管130的源极、晶体管120的漏极以及晶体管115的栅极。晶体管115的漏极可电耦接晶体管135的源极、晶体管125的漏极与晶体管110的栅极。晶体管120与125的源极可电耦接第二电压线155，第二电压线耦接电源Vss例如接地端、公共端或小于电源Vdd的电压状态。晶体管110与晶体管120的栅极以及晶体管115与晶体管125的栅极分别电连接。
晶体管130与135的漏极可分别电耦接位元线BL与反位元线BLB。晶体管130与135的栅极可电耦接字元线WL。位元线BL、BLB与字元线WL可能延伸到存储器阵列101的其他存储胞。须注意到晶体管110、115、120、125、130与135的数目、类型与配置只是范例。该领域中技术人员能变更晶体管的数目、类型与配置达到需要的存储器单元。
图2为显示范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图。如所述，存储器电路100(图1所示)可包括多个导电层例如布线为位元线BL、BLB、电压线150、155以及字元线WL的金属层。举例来说，多个金属层可包括金属1(M1)层、金属2(M2)层与金属3(M3)层，这些层依序地形成于多层互连架构之下。M3层可在M2层上，M2层在M1层上。在图2，M2层可布线为位元线BL、BLB以及电压线150、155。M3层可布线为字元线WL。在存储器单元101a内，M3层可免于布线为位元线BL、BLB以及电压线150、155。在一个或更多实施例中，布线为字元线WL的M3层可实质上地正交于存储器单元101内布线为位元线BL、BLB、第一电压线150与第二电压线的M2层。在一个或更多实施例中，存储器单元101a可能有长度Lc的长边与宽度Wc的短边。Lc/Wc的比例可能是大约2.5以上。在其他实施例中，比例可能是3以上。在其他实施例中，在存储器单元101a内字元线WL的长度与位元线BL的长度的比例可以大约2.5以上。在其他实施例中，比例可以是3以上。
在一个或更多的实施例中，在存储器单元101a内，布线成位元线BL的M2层可布置于M2层的第一电压线150第二电压线155之间。布线为反位元线BLB的M2层可以布置于M2层的第一电压线150与第二电压线155之间。在其他实施例中，布线为第二电压线155的M2层可以布置于M2层的第一电压线150与位元线BL之间。布线为第二电压线155的M2层可以布置在M2层的第一电压线150与反位元线BLB之间。可以发现位元线BL与反位元线BLB可以根据需要以第一电压线150和/或第二电压线155遮蔽。位元线BL以及反位元线BLB上的电压可以根据需要由其他端口存取以防止被干扰。
图3为显示另一范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图。图3M1层可布线为位元线BL与BLB。M2层可布线为电压线150与155。M3层可布线为字元线WL。在存储器单元101a之内，M3层可免于布线为位元线BL、BLB以及电压线150与155。
在一个或更多实施例中，在存储器单元101a之内，布线为电压线155的M2层可配置于M2层的第一电压线150与M1层的位元线BL之间。布线成第二电压线155的M2层可以配置于M2层的第一电压线150与M1层的反位元线BLB之间。如所述，布线为字元线WL的M3层可以实质上正交于布线为位元线BL、BLB的M1层以及布线成电压线150、155的M2层。
如所述，利用M2层可布线为耦接电源Vss的第二电压线155。对照以金属4(M4)层布线成电压线耦接本地电压线与电源Vss，第二电压线155的布线可节省布线为电压线M4层的部分。可发现因为M1层用于布线位元线BL与BLB，使用M2层布线成的电压线150与155的尺寸可以是很弹性的。须注意到布线成位元线、电压线和/或字元线的金属层的数目和/或顺序可以互相交换。该领域技术人员可变更金属层的布线以达到需要的存储器电路。也须注意到金属层的数目并非限于图2与图3的描述。
图4A为显示包括范例的存储器电路的一部分的阱层、氧化定义(OD)层、多晶层、接点层以及第一导电层，例如金属1(M1)层的电路布局的电路图。在图4A中，存储器电路400的一部分可包括存储器单元401a-401d。存储器电路400与存储器单元401a-401d的每个可分别类似于存储器电路100与存储器单元101a，如上述关连图1-图3。
存储器单元401a-401d的每个可包括阱区域405，例如N型阱区域。阱区域405可实质上平行存储器单元401a的短边。OD区域407a-407c可布线在存储器单元401a之内。多晶区域409a-409f可分别作为晶体管110、115、120、125、130与135(如图1所示)的栅极节点。
接点411a可耦接晶体管110的源极节点与电源Vdd。M1层的节点413a可耦接晶体管110的漏极节点与晶体管130的源极节点、晶体管120的漏极节点以及晶体管115栅极节点。同样地，接点411b可耦接晶体管115的源极节点与电源Vdd。M1层的节点413b可耦接晶体管的漏极节点与晶体管135的源极节点、晶体管125的漏极节点以及晶体管110的栅极节点。接点411c与411d分别可耦接晶体管120与125的源极节点与电源Vss。接点411e与411f可分别耦接位元线BL及反位元线BLB与晶体管130与135的漏极节点。接点411g与411h可耦接位元线BL及反位元线BLB与晶体管130与135的栅极节点。须注意到上述阱层、氧化定义层、多晶层、接点层、以及金属1(M1)层仅仅是范例。存储器电路400可包括更多层，例如P型阱或其他半导体层。其他排列不脱离本发明的范围。
图4B为显示图4A所示的包括电路布局的第2导电层例如金属2(M2)层、介孔2层以及第3导电层例如金属3(M3)层，其位于图4A的电路布局的上方。在图4B中，M2层可布线成位元线BL、BLB与电压线150、155。在图4B中，M2层可布线成位元线BL、BLB与电压线150、155。M3可布线为字元线WL。在一个或更多实施例中，布线为字元线WL的M3层具有大约存储器单元401a的短边50％的宽度Ww或更大的宽度Wc。在一个或更多实施例中，M2层可包括耦接介孔2(未标示)的着路垫415a与415b，介孔2系用于让M2层可耦接M3层。
可发现在存储器单元401a内，M3层实质上布线为字元线WL。字元线WL的宽度可能需要延伸。通过增加字元线WL的宽度可减少字元线WL的电阻。因为字元线WL的电阻减少，通过字元线WL的信号的RC时间延迟可能应需要地降低。假如字元线是耦接大数目的存储器单元，例如128、256或更多存储器单元，RC时间延迟的降低可实质上达到。因此，存储器电路400的速度可应需要地增强。须注意到存储器单元401a可包括在M3层之上的额外的金属层和/或介电层。也须注意到上述层数目以及金属与介孔的层的数目仅仅是范例。本发明领域中技术人员可变更它们达到存储器电路的需要的布线。
图5A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接触层以及第一导电层例如金属1(M1)层的另一电路布局的电路图。图5A中参考数字所指示的元件类似于图4A所显示以100递增的参考数字。图5A中，M1层可布线为位元线BL与反位元线BLB。布线为位元线BL与反位元线BLB的M1层可设置成分别相邻于M1层的着陆垫521a与521b。在一个或更多实施例中，布线为位元线BL的M1层可位于布线成着路垫(1anding pad)521a与节点513a的M1层之间。布线为反位元线的M1层可位于M1层的着路垫521a与节点531a之间。
图5B为显示包括金属1(M1)层、介孔1层、第二导电层例如金属2(M2)层、介孔2层以及第3导电层例如金属3(M3)层的另一电路布局。图5B中，M1层可布线成位元线BL与BLB。M2层可布线为电压线150与155。布线为字元线L的M3具有大约存储器单元501a的短边的50％的宽度Ww或更大宽度Wc。在一个或更多实施例中，M2层可包括耦接介孔2(未显示)的着路垫515a与515b，介孔2用于耦接M2层与M3层。
可发现到存储器单元501a内的位元线BL与反位元线BLB利用M1层布线。在M1层内的位元线BL与反位元线BLB的配置可应需要地降低位元线的耦合电容。需注意到存储器单元501a可包括M3层上额外的金属层和/或介电层。也需注意到上述层数目以及金属与介孔的层的数目仅仅是范例。该领域中技术人员可变更他们达到存储器电路需要的布线。
图6为显示包括范例的存储器电路的系统的示意图。在图6中，系统600可能包括耦接存储器电路100的处理器610。处理器610能存取存储在存储器电路的存储器单元101a的数据(图1所示)。在一个或更多实施例中，处理器610可能是处理器单位、中央处理器单元、数字信号处理器或适用于存取存储器电路数据的其他处理器。
在一个或更多实施例中，处理器610与存储器电路100可以形成在一个系统之中，且可以物理上或电路上耦接印刷电路板(PCB)以形成电子配件。电子配件可能是电子系统例如计算机、无线通信装置、计算机相关周边、娱乐装置或其类似装置的一部分。
在一个或更多实施例中，包括存储器电路100的系统600可能提供整体系统在一个IC中，所谓系统芯片(SOC)或系统集成电路(SOIC)装置。这些SOC装置可能提供例如实施蜂窝式电话、个人数字助理(PDA)、数字VCR、数字摄录象机、数字摄影机、MP3播放器或其类似装置的所有电路在一个单一集成电路中。
最后，本发明所属技术领域中普通技术人员，在不脱离本发明所附权利要求的精神下，可以本发明所揭示的概念及实施例为基础，轻易地设计及修改其他用以实现与本发明目标相同的架构。

Claims (14)

1.一种存储器电路，包括：
至少一存储器单元，用于存储一数据，该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线；以及
一第一导电层、一第二导电层以及一第三导电层，排列在不同层并且布线为定义该字元线、该位元线、该反位元线、该第一电压线以及该第二电压线；
其中该第二导电层电耦接该第一导电层；
该第三导电层电耦接该第二导电层；以及
该第三导电层布线为该字元线并且未包括该存储器单元内的位元线、反位元线、第一电压线以及第二电压线。
2.如权利要求1所述的存储器电路，其中该第二导电层布线为该位元线、该反位元线、该第一电压线以及该第二电压线，并且该第二导电线位于该第一导电层上方。
3.如权利要求2所述的存储器电路，其中该位元线配置于该第一电压线与该第二电压线之间。
4.如权利要求2所述的存储器电路，其中该第二电压线配置于该位元线与该第一电压线之间。
5.如权利要求1所述的存储器电路，其中布线为该存储器单元中该字元线的该第三导电层的一宽度约为该存储器单元的一短边的一宽度的50％或50％以上。
6.如权利要求1所述的存储器电路，其中该第一电压线是Vdd线并且该第二电压线是Vss线，并且该字元线实质上正交于该Vss线。
7.如权利要求1所述的存储器电路，其中该第一导电层布线为该位元线与该反位元线、该第二导电层位于该第一导电层上，该第二导电层布线为该第一电压线以及该第二电压线，并且该第三导电层位于该第二导电层上。
8.如权利要求7所述之存储器电路，其中该位元线被设置相邻于该第一导电层的一第一着路垫，并且该反位元线被设置相邻于该第一导电层的一第二着路垫。
9.一种存储器电路，包括：
至少一存储器单元，用于存储一数据，该存储器单元耦接一字元线、一位元线、一反位元线、一第一电压线以及一第二电压线；
一第一金属层；
一第二金属层，电耦接该第一金属层，该第二金属层布线为该第一电压线以及该第二电一线；以及
一第三金属层，电耦接该第二金属层，该第三金属层布线为该存储器单元中的该字元线，其中该第三金属层位于该第二金属层上。
10.如权利要求9所述的存储器电路，其中该第二金属层还布线为该位元线与该反位元线。
11.如权利要求9所述的存储器电路，其中布线为该存储器单元内的该第三金属层的一宽度大约该存储器单元的一短边的一宽度的50％或50％以上。
12.如权利要求9所述的存储器电路，其中该第一电压线是一Vdd线以及该第二电压线是一Vss线，并且该字元线是实质上正交于该Vss线。
13.如权利要求9所述的存储器电路，其中该第一金属层布线为该位元线以及该反位元线，并且该第一金属层位于该第二金属层之下。
14.如权利要求13所述的存储器电路，其中该位元线被配置相邻于该第一金属层的一第一着路垫以及该反位元线被配置相邻于该第一金属层的一第二着路垫。
CN201010002963A 2009-01-15 2010-01-15 存储器电路与其导电层的布线 Pending CN101783169A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510442737.3A CN105097013A (zh) 2009-01-15 2010-01-15 存储器电路与其导电层的布线

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14496609P 2009-01-15 2009-01-15
US61/144,966 2009-01-15
US12/638,946 US8737107B2 (en) 2009-01-15 2009-12-15 Memory circuits and routing of conductive layers thereof
US12/638,946 2009-12-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201510442737.3A Division CN105097013A (zh) 2009-01-15 2010-01-15 存储器电路与其导电层的布线

Publications (1)

Publication Number Publication Date
CN101783169A true CN101783169A (zh) 2010-07-21

Family

ID=42318977

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510442737.3A Pending CN105097013A (zh) 2009-01-15 2010-01-15 存储器电路与其导电层的布线
CN201010002963A Pending CN101783169A (zh) 2009-01-15 2010-01-15 存储器电路与其导电层的布线

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510442737.3A Pending CN105097013A (zh) 2009-01-15 2010-01-15 存储器电路与其导电层的布线

Country Status (5)

Country Link
US (3) US8737107B2 (zh)
JP (1) JP5235915B2 (zh)
KR (1) KR101099976B1 (zh)
CN (2) CN105097013A (zh)
TW (1) TWI416707B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103328932A (zh) * 2011-02-28 2013-09-25 富士电机株式会社 半导体集成电路及半导体物理量传感装置
CN105390488A (zh) * 2014-08-25 2016-03-09 联发科技股份有限公司 集成电路以及用于设计集成电路的计算机实现方法
CN106409331A (zh) * 2015-07-30 2017-02-15 台湾积体电路制造股份有限公司 具有带单元的存储器阵列

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US9042174B2 (en) 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2013102119A (ja) * 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US8791577B2 (en) * 2012-09-14 2014-07-29 Globalfoundries Inc. Bit cell with triple patterned metal layer structures
US9425085B2 (en) * 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
JP5917738B2 (ja) * 2015-02-24 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体チップ
US9431066B1 (en) * 2015-03-16 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit having a non-symmetrical layout
EP3107102A1 (en) 2015-06-18 2016-12-21 EM Microelectronic-Marin SA Memory circuit
CN110010169B (zh) * 2018-01-04 2022-03-29 联华电子股份有限公司 双端口静态随机存取存储器单元

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1467745A (zh) * 2002-06-17 2004-01-14 ������������ʽ���� 半导体存储装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938808B2 (ja) * 1997-12-26 2007-06-27 株式会社ルネサステクノロジ 半導体記憶装置
KR100346832B1 (ko) 2000-01-12 2002-08-03 삼성전자 주식회사 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법
TW522546B (en) 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP3920804B2 (ja) 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
KR100526884B1 (ko) * 2003-08-25 2005-11-09 삼성전자주식회사 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법
DE10344604B4 (de) * 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
CN100399568C (zh) * 2004-05-10 2008-07-02 台湾积体电路制造股份有限公司 存储器装置及其制造方法
US7405994B2 (en) * 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
EP1804282A1 (en) * 2005-12-29 2007-07-04 Interuniversitair Microelektronica Centrum vzw ( IMEC) Methods for manufacturing dense integrated circuits
US7723806B2 (en) 2006-03-28 2010-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells and semiconductor memory device using the same
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7577040B2 (en) * 2006-07-18 2009-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port memory device with reduced coupling effect
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1467745A (zh) * 2002-06-17 2004-01-14 ������������ʽ���� 半导体存储装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103328932A (zh) * 2011-02-28 2013-09-25 富士电机株式会社 半导体集成电路及半导体物理量传感装置
CN103328932B (zh) * 2011-02-28 2015-08-05 富士电机株式会社 半导体集成电路及半导体物理量传感装置
CN105390488A (zh) * 2014-08-25 2016-03-09 联发科技股份有限公司 集成电路以及用于设计集成电路的计算机实现方法
CN105390488B (zh) * 2014-08-25 2018-03-30 联发科技股份有限公司 集成电路以及用于设计集成电路的计算机实现方法
US10242148B2 (en) 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
CN106409331A (zh) * 2015-07-30 2017-02-15 台湾积体电路制造股份有限公司 具有带单元的存储器阵列
CN106409331B (zh) * 2015-07-30 2019-07-05 台湾积体电路制造股份有限公司 具有带单元的存储器阵列

Also Published As

Publication number Publication date
TWI416707B (zh) 2013-11-21
US20190088585A1 (en) 2019-03-21
US20140232009A1 (en) 2014-08-21
KR20100084125A (ko) 2010-07-23
US10170408B2 (en) 2019-01-01
CN105097013A (zh) 2015-11-25
US20100177545A1 (en) 2010-07-15
KR101099976B1 (ko) 2011-12-28
JP5235915B2 (ja) 2013-07-10
US8737107B2 (en) 2014-05-27
TW201030941A (en) 2010-08-16
JP2010166056A (ja) 2010-07-29

Similar Documents

Publication Publication Date Title
CN101783169A (zh) 存储器电路与其导电层的布线
KR101444381B1 (ko) 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및그것의 제조 방법
US20170092649A1 (en) Semiconductor device and method for manufacturing the same
JP3993473B2 (ja) 半導体集積回路装置
JP2007053321A (ja) 半導体記憶装置
US9336859B2 (en) Memory array
US8507994B2 (en) Semiconductor device
US9881992B2 (en) Semiconductor integrated circuit device having with a reservoir capacitor
US9276500B2 (en) Reservoir capacitor and semiconductor device including the same
US20120256243A1 (en) Semiconductor device for reducing interconnect pitch
US9490005B2 (en) Memory circuit and method for routing the memory circuit
US7539046B2 (en) Integrated circuit with magnetic memory
US6906371B2 (en) Wordline gate contact for an MBIT transistor array layout
US20230093425A1 (en) Power mesh structure for integrated circuit
WO2023097662A1 (zh) 存储器及电子设备
CN114078494A (zh) 感测放大器驱动器以及相关装置、系统和方法
KR20130097329A (ko) 반도체 메모리 소자의 저항 형성 방법 및 그 구조
WO2014112476A1 (ja) 半導体記憶装置
KR20110137518A (ko) 반도체 메모리 장치
JP2007102970A (ja) 半導体記憶装置、電子機器および半導体記憶装置の読み出し方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20100721