CN105390488A - 集成电路以及用于设计集成电路的计算机实现方法 - Google Patents
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Abstract
本发明实施例公开了一种集成电路以及用于设计集成电路的计算机实现方法。其中该集成电路包括：基底、第一电子设备、第二电子设备和第一最底层金属图案。其中基底具有第一单元区域和第二单元区域；第一电子设备，位于该基底之上且位于该第一单元区域中；第二电子设备，位于该基底之上且位于该第二单元区域中；第一最底层金属图案与该第一单元区域和该第二单元区域重叠，并且耦接至该第一电子设备和该第二电子设备。本发明实施例不仅使用最底层金属图案作为单个单元区域中的电子设备的布线，而且使用该最底层金属图案作为不同单元区域之间的电子设备间的布线，因此有助于提高集成电路的布线密度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种集成电路之最底层级金属(bottommostlayered-levelmetal，亦可称为“最底层金属”)的布线设计。
背景技术
对于集成电路设计，需要用于电子设备的收缩沟道长度(shrinkagechannellength)和用于多功能单元的增加的输入/输出连接量(管脚数)。于是，研制了鳍状(fin-like，亦可称为“鳍式”)电子设备，用于增加单元的访问管脚(pin)。但是，对于常规集成电路，由于最底层级金属(也可称为第一级金属(M1)、第一层金属或者最底层金属)布线的设计规则限制，所以限制了用于鳍状电子设备的输入/输出连接的布线密度。
如此，需要创新的集成电路以及集成电路的布线设计。
发明内容
有鉴于此，本发明实施例提供了提供一种集成电路以及用于设计集成电路的计算机实现方法，以提高布线密度。
本发明提供了一种集成电路，包括：基底，具有第一单元区域和第二单元区域；第一电子设备，位于该基底之上且位于该第一单元区域中；第二电子设备，位于该基底之上且位于该第二单元区域中；以及第一最底层金属图案，与该第一单元区域和该第二单元区域重叠；其中，该第一最底层金属图案耦接至该第一电子设备和该第二电子设备。
其中，该第一最底层金属图案为连续的图案。
其中，该第一电子设备包括：第一鳍，由沿第一方向延伸的多个沟槽隔离结构确定。
其中，该第一电子设备进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。
其中，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。
其中，该第一沟道区域具有沿该第一方向的长度，且该长度小于或等于20nm。
其中，该第一电子设备为鳍式场效应晶体管。
其中，进一步包括：第三电子设备，形成于该第一单元区域中；以及第二最底层金属图案，具有两个分离的部分，其中该两个分离的部分分别耦接至该第二电子设备和该第三电子设备。
其中，耦接至该第三电子设备的部分电性连接至该第一电子设备。
其中，该基底还具有第三单元区域，该集成电路进一步包括：第四电子设备，形成于该基底上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四电子设备。
其中，该第一最底层金属图案穿过该第一单元区域和该第二单元区域。
本发明提供了一种集成电路，包括：基底，具有第一单元区域和第二单元区域；第一鳍式场效应晶体管，在该第一单元区域中的该基底中延伸；第二鳍式场效应晶体管，在该第二单元区域中的该基底中延伸；以及第一最底层金属图案，穿过该第一单元区域的至少一边界以及穿过该第二单元区域的至少一边界。例如，第一最底层金属图案穿过第一单元区域和第二单元区域共享的边界。
其中，该第一最底层金属图案耦接至该第一鳍式场效应晶体管和该第二鳍式场效应晶体管。
其中，该第一鳍式场效应晶体管包括：第一鳍，由沿第一方向的多个沟槽隔离结构确定。
其中，该第一鳍式场效应晶体管进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。
其中，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。
其中，该第一沟道区域具有一沟道长度，该沟道长度由该第一源极区域和该第一漏极区域确定，且该第一沟道长度小于或等于20nm。
其中，进一步包括：第三鳍式场效应晶体管，形成于该第一单元区域中；以及第二最底层金属图案，具有两个分离之部分，其中该两个分离之部分分别耦接至该第二鳍式场效应晶体管和该第三鳍式场效应晶体管。
其中，耦接至该第三鳍式场效应晶体管的部分电性连接至该第一鳍式场效应晶体管。
其中，该基底还具有第三单元区域，该集成电路进一步包括：第四鳍式场效应晶体管，形成于该基底之上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四鳍式场效应晶体管。
本发明提供了一种用于设计集成电路的计算机实现方法，包括：提供第一物理布局，该第一物理布局对应多个第一最底层金属导线，该第一最底层金属导线用于耦接第一电子设备、第二电子设备和第三电子设备；将第二最底层金属导线插入该第一物理布局中，以连该第一最底层金属导线中的任意相邻两个，得到第二物理布局；提供约束，该约束包括：至少一个对应该第二物理布局的几何图形；计算该至少一个几何图形和该第二物理布局之间的重叠部分；移除该重叠部分，得到第三物理布局；以及验证该第三物理布局。
其中，该第一电子设备和该第三电子设备形成于该基底之上且位于该第一单元区域中，该第二电子设备形成于该基底之上且位于该第二单元区域中，该第一单元区域与该第二单元区域相邻。
其中，该重叠部分没有与该第二最底层金属导线重叠。
其中，该第一最底层金属导线互相平行。
其中，该第二最底层金属导线平行于该第一最底层金属导线。
其中，该至少一个几何图形沿第一方向延伸，并且该第一最底层金属导线沿不同于该第一方向的第二方向延伸。
其中，该至少一个几何图形之一与该第一最底层金属导线中之至少一个重叠。
其中，验证该第三物理布局包括：在该第三物理布局上执行设计规则检验和/或布局与原理图比较。
本发明实施例的有益效果是：
本发明实施例，不仅使用最底层金属图案作为单个单元区域中的电子设备的布线，而且使用该最底层金属图案作为不同单元区域之间的电子设备间的布线，从而提高了布线密度。
附图说明
图1-3是根据本发明公开的一些实施例的集成电路的俯视图。
图4是根据本发明图1-3图的一些实施例的集成电路的最底层金属图案的设计方法的原理示意图。
图5A-5D是图4所示方法中的步骤的原理示意图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在说明书及权利要求书中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，电子装置制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书中提到的“包含”是一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二装置。
本发明将参考特定实施例和相应的附图进行描述，但是本发明并不限制于该特定实施例和附图，本发明的保护范围仅由权利要求书的内容限制。描述的附图仅是原理图而非限制。在附图中，出于说明目的以及非按比例绘制，因此夸大了部份组件的尺寸。附图中的基本尺寸和相对尺寸并不对应本发明实践中的真实尺寸。
本发明实施例提供了一种集成电路，该集成电路包括：鳍状电子设备，设置于基底上的多个单元区域中。该集成电路不仅使用最底层金属图案作为单个单元区域中的鳍状电子设备的布线(routing)，而且使用该最底层金属图案作为不同单元区域之间的鳍状电子设备间的布线，以增加布线密度。
图1-3是根据本发明一些实施例的集成电路500a-500c的俯视图。在一些实施例中，该集成电路包括：设置于其中的鳍式场效应晶体管(finfield-effecttransistor，鳍式FET)。如图1所示，该集成电路500a包括：基底200。在一些实施例中，基底200可包括半导体芯片。在一些其它实施例中，基底200可以包括载体。基底200包括多个单元区域，例如大致沿方向404排列的单元区域300、302和304。单元区域300、302和304可以并排(sidebyside)设置。在一些实施例中，单元区域300、302和304为半导体芯片上的不同单元区域。在一些实施例中，单元区域300、302和304可以包括：设置于载体上的单独的晶粒。
在图1所示的单元区域300中，集成电路500a包括：多个电子设备216，设置于单元区域300中的基底200之上。在一些实施例中，每个电子设备216(例如鳍式FET)可以包括：鳍202和栅极结构208，鳍202具有源极/漏极区域212和214。如图1所示，鳍202包括：在基底200中延伸的鳍202A和202B。在一些实施例中，每个鳍202由大致上沿方向402延伸的沟槽隔离结构201确定。如此，鳍202可以大致上沿方向402延伸。在一些实施例中，沟槽隔离结构201可以包括：浅沟槽隔离(ShallowTrenchIsolation，STI)结构。需要注意的是：方向402不平行于方向404。例如，方向402大致上垂直于方向404。通过掺杂工艺在单元区域300中的基底200中形成源极/漏极区域204和206。源极/漏极区域204和206可以设置为接近鳍202的端部。如此，鳍202与源极/漏极区域204重叠的端部区域可以作为电子设备216的源极/漏极区域212。类似地，鳍202与源极/漏极区域206重叠的端部区域可以作为电子设备216的源极/漏极区域214。于是，源极/漏极区域204和206之间的区域可以作为基底200的主动区域(activeregion)203。栅极结构208形成于某些鳍202的顶部218(如鳍202的上表面)和相对侧壁220之上。另外，大致上沿方向404延伸形成栅极结构208。在一些实施例中，鳍202与栅极结构208重叠的区域定义为电子设备216的沟道区域224。沟道区域224放置在鳍202的中部区域并且在源极/漏极区域212和214之间。沟道区域224具有沿方向402的长度A。长度A定义为电子设备216的沟道长度。在一些实施例中，电子设备216的沟道长度设计为等于或小于20nm，例如20nm、16nm、14nm或者10nm。
如图1所示，集成电路500a进一步包括：多个设置于单元区域300中的最底层金属图案210A1-210A4、210B1-210B3。最底层金属图案210A1-210A4，210B1-210B3大致上互相平行，并且与电子设备216的端部(如电子设备216的源极端、漏极端或者栅极端)接触，并且最底层金属图案210A1-210A4，210B1-210B3作为电子设备216的输入/输出管脚(或者导线)。在一些实施例中，最底层金属图案210A1-210A4和210B1-210B3设置于电子设备216的内连结构的最底金属层级处。最底层金属图案210A1-210A4和210B1-210B3也可作为电子设备216的第一级金属(M1)图案。在一些实施例，也可在源极/漏极区域204和206之上形成其它最底层金属图案。与源极/漏极区域204和206重叠并且接触的最底层金属图案可作为电子设备216的源极/漏极区域204和206的布线。
在一些实施例中，大致延方向404延伸形成最底层金属图案210A1-210A4和210B1-210B3。需要注意的是，单元区域300中的最底层金属图案210A1-210A4和210B1-210B3中的一些可以向单元区域300之外延伸至相邻的单元区域302或304而形成。最底层金属图案210A1-210A4和210B1-210B3与单元区域300和相邻单元区域302之间的边界301重叠，或者与单元区域300和相邻单元区域304的边界303重叠。与单元区域300和相邻单元区域302或304重叠的最底层金属图案210A1、210B1和210B3可用于增加集成电路500a的布线资源。例如，最底层金属图案210A1耦接至一些电子设备216(包括电子设备216A)，并且最底层金属图案210A1大致沿方向404延伸至相邻单元区域304，并且最底层金属图案210A1可作为单元区域300和304中的电子设备的额外布线。最底层金属图案210B1和210B3耦接至其它电子设备216(包括电子设备216B)，并且最底层金属图案210B1和210B3大致沿方向404延伸至相邻单元区域302，并且最底层金属图案210B1和210B3可作为单元区域300和302中的电子设备的额外布线。
如图1所示，最底层金属图案210A3、210A4、210A2和210B2形成于单元区域300中。在一些实施例中，最底层金属图案210A3、210A4、210A2和210B2作为单元区域300中的电子设备216的输入/输出管脚(或导线)。
图2是根据本发明公开的一些实施例的集成电路500b的俯视图。出于简洁，不再重复以下实施例中相同或者类似于图1实施例描述的组件。集成电路500a和500b之间的一个不同在于：集成电路500b具有从单元区域304延伸至相邻单元区域302的最底层金属图案。电子设备216之一可以通过该最底层金属图案耦接至相邻单元区域302中的第二级金属(M2)图案，以增加布线灵活性和布线资源。
如图2所示，集成电路500b的基底200包括：两相邻的单元区域304和302。大致上沿方向404延伸的栅极结构208A和208C形成于单元区域304中。栅极结构208B形成于单元区域302中并且大致上沿方向404延伸。该集成电路500b进一步包括：最底层金属图案210A1-210A4以及最底层金属图案210B1-210B4，其中最底层金属图案210A1-210A4设置于单元区域304中，最底层金属图案210B1-210B4设置于单元区域302中。在一些实施例中，最底层金属图案210A1-210A4作为单元区域304中的电子设备216D和216F的输入/输出(I/O)管脚(亦可称为导线)。最底层金属图案210B1-210B4作为单元区域302中的电子设备216E的输入/输出(I/O)管脚(或导线)。如图2所示，最底层金属图案210A3/210A4沿方向404分别对齐于最底层金属图案210B3/210B4，亦即最底层金属图案210A3与最底层金属图案210B3在同一条直线上，最底层金属图案210A4与最底层金属图案210B4在同一条直线上。需要注意的是：平行之最底层金属图案210A1-210A4和210B1-210B4的放置方式取决于单元区域302和304中的电子设备216的管脚分配，并且不意味着限制。
在一些实施例中，形成最底层金属图案217，该最底层金属图案217向单元区域304之外延伸至相邻单元区域302，并且该最底层金属图案217与单元区域304和相邻单元区域302之间的边界301重叠。也就是说，最底层金属图案217穿过(cross)单元区域304和302。最底层金属图案217连接单元区域304中之电子设备216的栅极结构208A，以及连接置于相邻单元区域302中的第二层级金属(M2)图案(未示出)。单元区域302中，最底层金属图案217延伸的区域比该单元区域302中其它区域具有更低之布线密度，换言之，单元区域302中具有低布线密度的区域更适合用于延伸最底层金属图案217。另外，最底层金属图案217可以延伸至单元区域302中的最底层金属层的虚设区域。最底层金属虚设图案可以不设置于与最底层金属图案217重叠，以遵循设计准则。
图3是根据本发明公开的一些实施例的集成电路500c的俯视图。出于简洁，不再重复图3中相同或相似于图1～2中的元件。集成电路500c具有从单元区域304延伸至相邻单元区域302的最底层金属图案。集成电路500c也具有从单元区域302延伸至单元区域300的最底层金属图案，该单元区域300接近于单元区域302。可选地，集成电路500c具有从单元区域304延伸至单元区域300的最底层金属图案，单元区域300设置于靠近单元区域302而远离单元区域304。延伸了的最底层金属图案可以直接连接不同电子设备的管脚分配位置，该不同电子设备位于沿方向404的相同轨迹(track)中的相邻单元区域中。
如图3所示，集成电路500c的基底200包括：单元区域300和2个相邻的单元区域302和304。单元区域302靠近单元区域304并且通过一距离与单元区域300分开。在单元区域300、302和304中分别形成栅极结构208A、208B和208C，该栅极结构208A、208B和208C位于沿方向404的相同轨迹中。栅极结构208D平行于栅极结构208A-208C并且设置于单元区域304中。集成电路500c进一步包括：最底层金属图案210A1和210A2，设置于单元区域300中并向外延伸到其他单元区域。最底层金属图案210B1、210B2和210B3，分别设置于单元区域300、302和304的边界内。最底层金属图案210C1、210C2和210C3分别设置于单元区域300、302和304的边界内。另外，最底层金属图案210D设置于单元区域304的边界内。在一些实施例中，最底层金属图案210A1、210A2、210B1和210C1作为单元区域300中的电子设备216D的输入/输出管脚(或导线)。最底层金属图案210A1、210A2、210B2和210C2作为单元区域302中的电子设备216E的输入/输出管脚(或导线)。最底层金属图案210A1、210B3、210C3和210D作为单元区域304中的电子设备216F以及216G的输入/输出(I/O)管脚(或导线)。
需要注意的是：如图3所示，延伸最底层金属图案210A1并且与单元区域300、302和304重叠。最底层金属图案210A1可以直接连接单元区域300、302和304中的电子设备(如电子设备216D、216E、216F和216G)的管脚分配位置，其中单元区域300、302和304位于沿方向404的相同路径中。另外，最底层金属图案210A2可以直接连接单元区域300和302中的电子设备(如电子设备216D和216E)的管脚分配位置，其中单元区域300和302位于沿方向404的相同路径中。需要注意的是：平行的最底层金属图案210A1-210A2、210B1-210B3、210C1-210C3和210D的放置位置取决于单元区域302和304中电子设备216的管脚分配，并且不是限制。
图4是本发明一些实施例的集成电路(如图1-3所示的)的最底层金属图案的设计方法400的示意图。在一些实施例中，集成电路包括：图1-3中所示的集成电路500a、500b或500c。方法400可以使用计算机实现和执行并且可示意为显示器上的物理布局(layout)。图5A-5D是图4所示的方法400中的步骤的示意图。在一些实施例中，在图5A-5C中示出的方法400的步骤，利用了对应于图3所示的集成电路500c中的最底层金属图案210A1-210A2、210B1-210B3、210C1-210C3和210D的物理布局。需要注意的是，方法400也可以实现为设计对应集成电路500a或500b的最底层金属图案的物理布局，并且非限制。另外，如图5A-5C所示的对应基底200的单元区域300、302、304和主动区域203的物理布局，是用于说明最底层金属图案的位置与单元区域之间的关系。另外，对应基底的单元区域和主动区域的物理布局和集成电路的最底层金属图案以相同的方式标记为与图3所示的组件一致。
如图4和5A所示，方法400在步骤402开始，在步骤402提供对应多个第一最底层金属导线(图案)210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3的第一物理布局600a。在一些实施例中，第一最底层金属导线(图案)210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3互相平行并且配置为耦接至如图3所示的单元区域300、302和304中的电子设备216。第一最底层金属导线(图案)210A1-1、210A2-1、210B1和210C1排列于单元区域300中。第一最底层金属导线(图案)210A1-2、210A2-2、210B2和210C2排列于单元区域302中。第一最底层金属导线(图案)210A1-3、210A2-2、210B3和210C3排列于单元区域304中。另外，第一最底层金属导线(图案)210A2-2穿过单元区域302和304，并覆盖单元区域302和304的共享边界307，单元区域302的边界305以及单元区域304的边界309。另外，第一最底层金属导线210A1-1和210A2-1覆盖单元区域300的边界301，以及第一最底层金属导线210A2-1还覆盖单元区域300的另一边界303。第一最底层金属导线210A1-2和210B2分别覆盖单元区域302的边界305和单元区域302和304共享的边界307。第一最底层金属导线210A1-3覆盖单元区域304的边界309。
在一些实施例中，第一物理布局600a可以包括：其它对应源极/漏极区域204和206的最底层金属导线(图案)。需要注意的是，第一物理布局600a的第一最底层金属导线大致上沿方向404延伸。另外，通过执行设计规则检验(DesignRuleCheck，DRC)来验证第一物理布局600a的第一最底层金属导线。也就是说，第一物理布局600a是免DRC(DRC-free)物理布局，所谓免DRC物理布局可以是指未经DRC验证的物理布局。
如图4和5B所示，然后方法400进行至步骤404，在步骤404中，将第二最底层金属导线(图案)211A1-1、211A1-2和211A2-1插入图5A所示的第一物理布局600a中，以连接第一最底层金属导线中的任意相邻两个，从而得到第二物理布局600b。如图5B所示，插入第二最底层金属导线211A1-1以连接单元区域300中的第一最底层金属导线210A1-1和单元区域302中的第一最底层金属导线210A1-2。插入第二最底层金属导线211A1-2以连接单元区域302中的第一最底层金属导线210A1-2和单元区域304中的第一最底层金属导线210A1-3。插入第二最底层金属导线211A2-1以连接单元区域300中的第一最底层金属导线210A2-1和单元区域302和304中的第一最底层金属导线210A2-2。需要说明的是，并不是所有相邻的第一最底层金属导线都需要插入第二最底层金属导线进行连接。在一些实施例中，第二最底层金属导线(图案)211A1-1、211A1-2和211A2-1大致上沿方向404延伸。也就是说，第二最底层金属导线211A1-1、211A1-2和211A2-1平行于第一最底层金属导线210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3。
如图4和5C所示，然后方法进行至步骤406，其中步骤406中提供了约束(constraint)222，该约束222包括：对应图5B所示的第二物理布局600b的几何图形222A-222C、222D1、222D2和222E。几何图形222A-222C、222D1、222D2和222E沿方向402延伸，并且第一最底层金属导线210A1-1、210A1-2、210A1-3、210A2-2、210B1-210B3和210C1-210C3沿方向404延伸，方向402不同于方向404。在一些实施例中，定义约束222对应第一最底层金属导线(图案)210A1-1、210A1-2、210A1-3、210A2-2、210B1-210B3和210C1-210C3，以及第5B图所示的第二物理布局600b的第二最底层金属导线(图案)211A1-1、211A1-2和211A2-1。提供约束222来阻止第一最底层金属层导线覆盖单元区域300、302和304的边界。需要注意的是，约束222不阻止第二最底层金属导线(图案)211A1-1、211A1-2和211A2-1覆盖边界。例如，提供几何图形222A来阻止第一最底层金属导线210A2-1和210B1覆盖单元区域300的边界301。提供几何图形222E来阻止第一最底层金属图案210A1-3和210A2-2覆盖单元区域304的边界309。几何图形222B和222C，原本是被放置用于阻止最底层金属导线覆盖单元区域302的边界305以及单元区域300的边界301，现已被修改，以便不阻止第二最底层金属导线(图案)211A1-1和211A2-1覆盖边界301和305。另外，几何图形222D1和222D2原本彼此连接来阻止任何最底层金属导线(图案)覆盖单元区域302和304共享的边界307，现已经被修改，以便不阻止第二最底层金属导线211A1-2覆盖单元区域302和单元区域304共享的边界307。如此，提供了几何图形222D1和222D2来阻止第一最底层金属图案210A2-2、210B2覆盖单元区域302和304共享的边界307。
如图4和5C图所示，然后方法400继续进行至步骤408，在步骤408中，由计算机计算几何图形和第二物理布局之间的重叠部分。如图5C所示，由计算机计算几何图形222A和第一最底层金属导线210A2-1之间的重叠部分310A2-1，几何图形222D1和第一最底层金属导线210B2之间的重叠部分310B2，几何图形222E和第一最底层金属导线210A1-3之间的重叠部分310A1-3，几何图形222E和第一最底层金属导线210A2-2之间的重叠部分310A2-3以及几何图形222D2和第一最底层金属导线210A2-2之间的重叠部分310A2-2。
如图4和5D所示，然后方法继续进行至步骤410，在步骤410中，移除图5C中所示的重叠部分310A1-3、310A2-1、310A2-2、310A2-3和310B2，得到第三物理布局600c。在一些实施例中，除了重叠部分310A1-3之外，第一最底层金属导线210A1-1、210A1-2、210A1-3，第二最底层金属导线211A1-1和211A1-2共同形成第一最底层金属导线210A1。除了重叠部分310A2-1、310A2-2和310A2-3，第一最底层金属导线210A2-1、210A2-2以及第二最底层金属导线211A2-1共同形成分开的第一最底层金属导线210A2和210D。除了重叠部分310B2，第一最底层金属导线210B2形成第一最底层金属导线210B2。相应地，第三物理布局600c可以包括：第一最底层金属导线210A1、210A2、210B1-210B3、210C1-210C3和210D。
如图4和5D所示，方法400最后转到步骤412，在步骤S412中执行验证处理来验证第三物理布局600c。在一些实施例中，验证处理可以包括：DRC(设计规则检验)和/或LVS(layout-versus-schematic，布局与原理图比较)。在一些实施例，使用诸如CAD等工具把已验证的第三物理层600c转换为对应集成电路500a-500c之最底层金属图案。
本发明实施例提供了一种集成电路。该集成电路包括：鳍状电子设备，设置于基底上的多个单元区域中，并且沿第一方向延伸。在一些实施例中，鳍状电子设备的沟道长度设计为20nm或小于20nm。沿第二方向延伸的一些最底层金属图案设置为直接连接该鳍状电子设备。在一些实施例中，集成电路不仅使用最底层金属图案作用单个单元区域中的设备的布线，而且也作为不同单元区域之间的设备的布线。相比较于传统的高管脚数目(pin-count)单元(使用层级高于最底层金属图案中的金属层图案作为布线，例如第二层级金属层图案，第三层级金属层图案等)，本发明实施例的集成电路具有增加布线资源的优势，特别是可用于高引脚数目布置。另外，集成电路可以提供额外的引脚接入区域，用于互连结构的最底层金属层级(也称为第一级金属层M1)中的鳍状电子设备。因此，改善了集成电路的管脚接入灵活性。由于最底层金属图案作为额外布线资源使用，因此提高了集成电路的单元面积密度。
本发明实施例也提供了设计集成电路的计算机实现方法。该方法对于集成电路的电子设备的管脚接入和布线，提供了对应最底层金属导线的免DRC物理布局。最底层金属导线中的一些(如第一最底层金属导线)通过额外的最底层金属导线(如第二最底层金属导线)互相连接，以与集成电路的不同单元区域重叠。该方法另外提供了对应最底层金属导线的约束。该约束可阻止最底层金属导线与单元区域的边界重叠。需要注意的是：该约束不限制额外的最底层金属导线的重叠。相比于常规的用于鳍状电子设备的物理布局设计，该方法实施例可以实现更快的布线运行时间和增加布线资源的目标。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (28)
1.一种集成电路，其特征在于，包括：
基底，具有第一单元区域和第二单元区域；
第一电子设备，位于该基底之上且位于该第一单元区域中；
第二电子设备，位于该基底之上且位于该第二单元区域中；以及
第一最底层金属图案，与该第一单元区域和该第二单元区域重叠；
其中，该第一最底层金属图案耦接至该第一电子设备和该第二电子设备。
2.如权利要求1所述的集成电路，其特征在于，该第一最底层金属图案为连续的图案。
3.如权利要求1所述的集成电路，其特征在于，该第一电子设备包括：第一鳍，由沿第一方向延伸的多个沟槽隔离结构确定。
4.如权利要求3所述的集成电路，其特征在于，该第一电子设备进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。
5.如权利要求4所述的集成电路，其特征在于，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。
6.如权利要求5所述的集成电路，其特征在于，该第一沟道区域具有沿该第一方向的长度，且该长度小于或等于20nm。
7.如权利要求6所述的集成电路，其特征在于，该第一电子设备为鳍式场效应晶体管。
8.如权利要求1所述的集成电路，其特征在于，进一步包括：
第三电子设备，形成于该第一单元区域中；以及
第二最底层金属图案，具有两个分离的部分，其中该两个分离的部分分别耦接至该第二电子设备和该第三电子设备。
9.如权利要求8所述的集成电路，其特征在于，耦接至该第三电子设备的部分电性连接至该第一电子设备。
10.如权利要求1所述的集成电路，其特征在于，该基底还具有第三单元区域，该集成电路进一步包括：
第四电子设备，形成于该基底上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四电子设备。
11.如权利要求1所述的集成电路，其特征在于，该第一最底层金属图案穿过该第一单元区域和该第二单元区域。
12.一种集成电路，其特征在于，包括：
基底，具有第一单元区域和第二单元区域；
第一鳍式场效应晶体管，在该第一单元区域中的该基底中延伸；
第二鳍式场效应晶体管，在该第二单元区域中的该基底中延伸；以及
第一最底层金属图案，穿过该第一单元区域的至少一边界以及穿过该第二单元区域的至少一边界。
13.如权利要求12所述的集成电路，其特征在于，该第一最底层金属图案耦接至该第一鳍式场效应晶体管和该第二鳍式场效应晶体管。
14.如权利要求12所述的集成电路，其特征在于，该第一鳍式场效应晶体管包括：第一鳍，由沿第一方向的多个沟槽隔离结构确定。
15.如权利要求14所述的集成电路，其特征在于，该第一鳍式场效应晶体管进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。
16.如权利要求15所述的集成电路，其特征在于，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。
17.如权利要求16所述的集成电路，其特征在于，该第一沟道区域具有一沟道长度，该沟道长度由该第一源极区域和该第一漏极区域确定，且该第一沟道长度小于或等于20nm。
18.如权利要求12所述的集成电路，其特征在于，进一步包括：
第三鳍式场效应晶体管，形成于该第一单元区域中；以及
第二最底层金属图案，具有两个分离之部分，其中该两个分离之部分分别耦接至该第二鳍式场效应晶体管和该第三鳍式场效应晶体管。
19.如权利要求18所述的集成电路，其特征在于，耦接至该第三鳍式场效应晶体管的部分电性连接至该第一鳍式场效应晶体管。
20.如权利要求18所述的集成电路，其特征在于，该基底还具有第三单元区域，该集成电路进一步包括：
第四鳍式场效应晶体管，形成于该基底之上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四鳍式场效应晶体管。
21.一种用于设计集成电路的计算机实现方法，其特征在于，包括：
提供第一物理布局，该第一物理布局对应多个第一最底层金属导线，该第一最底层金属导线用于耦接第一电子设备、第二电子设备和第三电子设备；
将第二最底层金属导线插入该第一物理布局中，以连该第一最底层金属导线中的任意相邻两个，得到第二物理布局；
提供约束，该约束包括：至少一个对应该第二物理布局的几何图形；
计算该至少一个几何图形和该第二物理布局之间的重叠部分；
移除该重叠部分，得到第三物理布局；以及
验证该第三物理布局。
22.如权利要求21所述的计算机实现方法，其特征在于，该第一电子设备和该第三电子设备形成于该基底之上且位于该第一单元区域中，该第二电子设备形成于该基底之上且位于该第二单元区域中，该第一单元区域与该第二单元区域相邻。
23.如权利要求21所述的计算机实现方法，其特征在于，该重叠部分没有与该第二最底层金属导线重叠。
24.如权利要求21所述的计算机实现方法，其特征在于，该第一最底层金属导线互相平行。
25.如权利要求21所述的计算机实现方法，其特征在于，该第二最底层金属导线平行于该第一最底层金属导线。
26.如权利要求21所述的计算机实现方法，其特征在于，该至少一个几何图形沿第一方向延伸，并且该第一最底层金属导线沿不同于该第一方向的第二方向延伸。
27.如权利要求21所述的计算机实现方法，其特征在于，该至少一个几何图形之一与该第一最底层金属导线中之至少一个重叠。
28.如权利要求21所述的计算机实现方法，其特征在于，验证该第三物理布局包括：在该第三物理布局上执行设计规则检验和/或布局与原理图比较。
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