TWI575396B - 積體電路及用於設計積體電路之計算機實現方法 - Google Patents

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Description

積體電路及用於設計積體電路之計算機實現方法
本發明涉及積體電路領域，尤其涉及一種積體電路之最底層級金屬(bottommost layered-level metal，亦可稱為“最底層金屬”)之佈線設計。
對於積體電路之設計，需要用於電子設備之收縮溝道長度(shrinkage channel length)和用於多功能單元之增加的輸入/輸出連接量(管腳數)。於是，研製了鰭狀(fin-like，或鰭式)電子設備，用於增加單元之訪問管腳(pin)。但是，對於常規積體電路，由於最底層級金屬(也可稱為第一級金屬(M1)，或第一層金屬，或最底層金屬)佈線之設計規則限制，所以限制了用於鰭狀電子設備之輸入/輸出連接之佈線密度。
如此，需要創新之積體電路以及積體電路之佈線設計。
因此，本發明之主要目的即在於提供一種積體電路及用於設計積體電路之計算機實現方法，可以提高佈線密度。
根據本發明至少一個實施例之一種積體電路，包括：一基底，具有一第一單元區域和一第二單元區域；一第一電子設備，位於該第一單元區域中之該基底之上；一第二電子設備，位於該第二單元區域中之該基底之上；以及一第一最底層金屬圖案，與該第一單元區域和該第二單元區域重疊，其中，該第一最底層金屬圖案耦接至該第一電子設備和該第二電子設備。
根據本發明至少一個實施例之一種積體電路，包括：一基底，具有一第一單元區域和一第二單元區域；一第一鰭式場效應電晶體，在該第一單元區域中之該基底中延伸；一第二鰭式場效應電晶體，在該第二單元區域中之該基底中延伸；以及一第一最底層金屬圖案，與該第一單元區域之邊界以及該第二單元區域之邊界均重疊。
根據本發明至少一個實施例之一種設計積體電路之計算機實現方法，包括：使用計算機執行如下步驟：提供一第一物理佈局，該第一物理佈局對應復數個第一最底層金屬導線，該復數個第一最底層金屬導線用於耦接第一電子設備、第二電子設備和第三電子設備；將一第二最底層金屬導線插入該第一物理佈局中，以連該等第一最底層金屬導線中之任意相鄰兩個，從而獲得第二物理佈局；提供一約束，該約束包括：至少一個對應該第二物理佈局之幾何圖形；計算該至少一個幾何圖形和該第二物理佈局之間之重疊部分；移除該重疊部分，從而獲得第三物理佈局；以及驗證該第三物理佈局。
本發明實施例，不僅使用最底層金屬圖案作為單 個單元區域中之電子設備之佈線，而且使用該最底層金屬圖案作為不同單元區域之間之電子設備間之佈線，從而提高佈線密度。
300、302、304‧‧‧單元區域
216、216A、216B、216D、216E、216F、216G‧‧‧電子設備
204/206、212/214‧‧‧源極/汲極區域
208、208A、208B、208C、208D‧‧‧閘極結構
203‧‧‧主動區域
400、402、404、408、410、412‧‧‧步驟
210B1-210B4、210A1-210A4、210C1-210C3、210D、210A1-1、210A1-2、210A1-3、210A2-1、210A2-1、211A2-1、211A1-1、211A1-2、217‧‧‧最底層金屬圖案(導線)
301、303、305、307、309‧‧‧邊界
222、222A、222B、222C、222D1、222D2、222E‧‧‧幾何圖形
310A2-1、310A2-2、310A2-3、310A1-3、310B2‧‧‧重疊部分
402、404‧‧‧方向
第1-3圖為根據本發明公開之一些實施例之積體電路之俯視圖。
第4圖為根據本發明第1-3圖之一些實施例之積體電路之最底層金屬圖案之設計方法之原理示意圖。
第5A-5D圖為第4圖所示之方法之步驟之原理示意圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接到一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
本發明將參考特定實施例以及相應圖式進行描述，但是本發明並不陰制於該特定之實施例以及圖式，本發明 僅由所附之申請專利範圍所限制。描述之圖式僅是原理圖並且非限制。在圖式中，出於說明目的，誇大了部份元件之尺寸，並且圖式並非按比例繪制。圖式中之基本尺寸以及相對尺寸並不對應本發明實踐中之實際尺寸。
本實施例提供了一種積體電路。該積體電路包括：一鰭狀電子設備，設置於一基底上之複數個單元區域中。該積體電路不僅使用最底層金屬圖案作為單個單元區域中之鰭狀電子設備之佈線(routing)，而且使用該最底層金屬圖案作為不同單元區域之間之鰭狀電子設備間之佈線。
第1-3圖是根據本發明公開之一些實施例之積體電路500a-500c之俯視圖。在一些實施例中，該積體電路包括：設置於其中之一鰭式場效應電晶體(fin field-effect transistor，鰭式FET)。如第1圖所示，該積體電路500a包括：一基底200。在一些實施例中，該基底200可包括：一半導體晶片。在一些其它實施例中，該基底200可以包括：一載體。該基底200包括：復數個單元區域，例如大致沿方向404排列之單元區域300、302和304。單元區域300、302和304可以並排(side by side)佈置。在一些實施例中，單元區域300、302和304為半導體晶片上之不同單元區域。在一些實施例中，單元區域300、302和304可以包括：設置於載體上之單獨的晶粒。
在第1圖所示之單元區域300中，該積體電路500a包括：復數個電子設備216，設置於單元區域300中之基底200之上。在一些實施例中，每個電子設備216(例如鰭式FET) 可以包括：一鰭202和一閘極結構208，該鰭202具有源極/汲極區域212和214。如第1圖所示，鰭202包括：在基底200中延伸之鰭202A和202B。在一些實施例中，每個鰭202由大致上沿方向402延伸之溝槽隔離結構201確定。如此，鰭202可以大致上沿方向402延伸。在一些實施例中，溝槽隔離結構201可以包括：淺溝槽隔離(Shallow Trench Isolation，STI)結構。需要注意的是：方向402不平行於方向404。例如，方向402大致上垂直於方向404。通過摻雜製程在單元區域300中之基底200中形成源極/汲極區域204和206。源極/汲極區域204和206可以設置為接近鰭202之端部。如此，鰭202與源極/汲極區域204重疊之端部區域可以作為電子設備216之源極/汲極區域212。類似地，鰭202與源極/汲極區域206重疊之端部區域可以作為電子設備216之源極/汲極區域214。於是，源極/汲極區域204和206之間的區域可以作為基底200之主動區域(active region)203。閘極結構208形成於某些鰭202之頂部218(如鰭202之上表面)和相對側壁220之上。另外，大致上沿方向404延伸形成閘極結構208。在一些實施例中，鰭202與閘極結構208重疊之區域定義為電子設備216之溝道區域224。溝道區域224放置在鰭202之中部區域並且在源極/汲極區域212和214之間。溝道區域224具有沿方向402之長度A。長度A定義為電子設備216之溝道長度。在一些實施例中，電子設備216之溝道長度設計為等於或小於20nm，例如20nm、16nm、14nm或者10nm。
如第1圖所示，積體電路500a進一步包括：復數 個設置於單元區域300中之最底層金屬圖案210A1-210A4、210B1-210B3。最底層金屬圖案210A1-210A4，210B1-210B3大致上互相平行，並且與電子設備216之端部(如電子設備216之源極端、汲極端或者閘極端)接觸，並且最底層金屬圖案210A1-210A4，210B1-210B3作為電子設備216之輸入/輸出管腳(或者導線)。在一些實施例中，最底層金屬圖案210A1-210A4和210B1-210B3設置於電子設備216之內連結構之最底金屬層級處。最底層金屬圖案210A1-210A4和210B1-210B3也可作為電子設備216之第一級金屬(M1)圖案。在一些實施例，也可在源極/汲極區域204和206之上形成其它最底層金屬圖案。與源極/汲極區域204和206重疊並且接觸之最底層金屬圖案可作為電子設備216之源極/汲極區域204和206之佈線。
在一些實施例中，大致延方向404延伸形成最底層金屬圖案210A1-210A4和210B1-210B3。需要注意的是：單元區域300中之最底層金屬圖案210A1-210A4和210B1-210B3中之一些可以向單元區域300之外延伸至相鄰之單元區域302或304而形成。最底層金屬圖案210A1-210A4和210B1-210B3與單元區域300和相鄰單元區域302之間之邊界301重疊，或者與單元區域300和相鄰單元區域304之邊界303重疊。與單元區域300和相鄰單元區域302或304重疊之最底層金屬圖案210A1、210B1和210B3可用於增加積體電路500a之佈線資源。例如，最底層金屬圖案210A1耦接至一些電子設備216(包括電子設備216A)，並且最底層金屬圖案210A1大致沿方向 404延伸至相鄰單元區域304，並且最底層金屬圖案210A1可作為單元區域300和304中之電子設備之額外佈線。最底層金屬圖案210B1和210B3耦接至其它電子設備216(包括電子設備216B)，並且最底層金屬圖案210B1和210B3大致沿方向404延伸至相鄰單元區域302，並且最底層金屬圖案210B1和210B3可作為單元區域300和302中之電子設備之額外佈線。
如第1圖所示，最底層金屬圖案210A3、210A4、210A2和210B2形成於單元區域300中。在一些實施例中，最底層金屬圖案210A3、210A4、210A2和210B2作為單元區域300中之電子設備216之輸入/輸出管腳(或導線)。
第2圖是根據本發明公開之一些實施例之積體電路500b之俯視圖。出於簡潔，不再重復以下實施例中相同或者類似於第1圖實施例描述之元件。積體電路500a和500b之間的一個不同在於：積體電路500b具有從單元區域304延伸至相鄰單元區域302中之區域之最底層金屬圖案。電子設備216之一可以通過該最底層金屬圖案耦接至相鄰單元區域302中之第二級金屬(M2)圖案，以增加佈線靈活性和佈線資源。
如第2圖所示，積體電路500b之基底200包括：兩相鄰之單元區域304和302。大致上沿方向404延伸之閘極結構208A和208C形成於單元區域304中。閘極結構208B形成於單元區域302中並且大致上沿方向404延伸。該積體電路500b進一步包括：最底層金屬圖案210A1-210A4以及最底層金屬圖案210B1-210B4，其中最底層金屬圖案210A1-210A4設置於單元區域304中，最底層金屬圖案210B1-210B4設置於單 元區域302中。在一些實施例中，最底層金屬圖案210A1-210A4作為單元區域304中之電子設備216D和216F之輸入/輸出(I/O)管腳(或者稱為導線)。最底層金屬圖案210B1-210B4作為單元區域302中之電子設備216E之輸入/輸出(I/O)管腳(或導線)。如第2圖所示，最底層金屬圖案210A3/210A4沿方向404分別對齊於最底層金屬圖案210B3/210B4，亦即最底層金屬圖案210A3與最底層金屬圖案210B3在同一條直線上，最底層金屬圖案210A4與最底層金屬圖案210B4在同一條直線上。需要注意的是：平行之最底層金屬圖案210A1-210A4和210B1-210B4之放置方式取決於單元區域302和304中之電子設備216之管腳分配，並且不意味著限制。
在一些實施例中，形成最底層金屬圖案217，該最底層金屬圖案217向單元區域304之外延伸至相鄰單元區域302，並且該最底層金屬圖案217與單元區域304和相鄰單元區域302之間之邊界301重疊。也就是說，最底層金屬圖案217穿過(cross)單元區域304和302。最底層金屬圖案217連接單元區域304中之電子設備216之閘極結構208A，以及連接置於相鄰單元區域302中之第二層級金屬(M2)圖案(未示出)。單元區域302中，最底層金屬圖案217延伸之區域比該單元區域302中其它區域具有更低之佈線密度，換言之，單元區域302中具有低佈線密度之區域更適合用於延伸最底層金屬圖案217。另外，最底層金屬圖案217可以延伸至單元區域302中之最底層金屬層之虛設區域。最底層金屬虛設圖案可以不置於與最底層金屬圖案217重疊，以遵循設計準則。
第3圖是根據本發明公開之一些實施例之積體電路500c之俯視圖。出於簡潔，不再重復第3圖中相同或相似於第1-2圖之元件。積體電路500c具有從單元區域304延伸至相鄰單元區域302之最底層金屬圖案。積體電路500c也具有從單元區域302延伸至單元區域300之最底層金屬圖案，該單元區域300接近於單元區域302。可選地，積體電路500c具有從單元區域304延伸至單元區域300之最底層金屬圖案，單元區域300置於靠近單元區域302而遠離單元區域304。延伸了的最底層金屬圖案可以直接連接不同電子設備之管腳分配位置，該不同電子設備位於沿方向404之相同軌跡(track)中之相鄰單元區域中。
如第3圖所示，積體電路500c之基底200包括：單元區域300和2個相鄰之單元區域302和304。單元區域302靠近單元區域304並且通過一距離與單元區域300分開。在單元區域300、302和304中分別形成閘極結構208A、208B和208C，該閘極結構208A、208B和208C位於沿方向404之相同軌跡中。閘極結構208D平行於閘極結構208A-208C並且設置於單元區域304中。積體電路500c進一步包括：最底層金屬圖案210A1和210A2，設置於單元區域300中並向外延伸到其他單元區域。最底層金屬圖案210B1、210B2和210B3，分別設置於單元區域300、302和304之邊界內。最底層金屬圖案210C1、210C2和210C3分別設置於單元區域300、302和304之邊界內。另外，最底層金屬圖案210D設置於單元區域304之邊界內。在一些實施例中，最底層金屬圖案210A1、 210A2、210B1和210C1作為單元區域300中之電子設備216D之輸入/輸出管腳(或導線)。最底層金屬圖案210A1、210A2、210B2和210C2作為單元區域302中之電子設備216E之輸入/輸出管腳(或導線)。最底層金屬圖案210A1、210B3、210C3和210D作為單元區域304中之電子設備216F以及216G之輸入/輸出(I/O)管腳(或導線)。
需要注意的是：如第3圖所示，延伸最底層金屬圖案210A1並且與單元區域300、302和304重疊。最底層金屬圖案210A1可以直接連接單元區域300、302和304中之電子設備(如電子設備216D、216E、216F和216G)之管腳分配位置，其中單元區域300、302和304位於沿方向404之相同路徑中。另外，最底層金屬圖案210A2可以直接連接單元區域300和302中之電子設備(如電子設備216D和216E)之管腳分配位置，其中單元區域300和302位於沿方向404之相同路徑中。需要注意的是：平行之最底層金屬圖案210A1-210A2、210B1-210B3、210C1-210C3和210D之放置位置取決於單元區域302和304中電子設備216之管腳分配，並且不是限制。
第4圖是根據第1-3圖之一些實施例之積體電路之最底層金屬圖案之佈置之設計方法400的示意圖。在一些實施例中，積體電路包括：第1-3圖中所示之積體電路500a、500b或500c。方法400可以使用計算機實現和執行並且可示意為顯示器上之物理佈局(layout)。第5A-5D圖是第4圖所示之方法400之步驟示意圖。在一些實施例中，第5A-5C圖所示方法400之步驟利用對應第3圖所示之積體電路500c之最底層金屬 圖案210A1-210A2、210B1-210B3、210C1-210C3和210D之物理佈局。需要注意的是，方法400也可以實現為設計對應積體電路500a或500b之最底層金屬圖案之物理佈局，並且非限制。另外，如第5A-5C圖所示之對應基底200之單元區域300、302、304和主動區域203之物理佈局，是用於闡明最底層金屬圖案之位置與單元區域之間的關係。另外，對應基底之單元區域和主動區域之物理佈局和積體電路之最底層金屬圖案以相同之方式標記為與第3圖所示之元件一致。
如第4和5A圖所示，方法400在步驟402開始，在步驟402提供對應複數個第一最底層金屬導線(圖案)210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3之第一物理佈局600a。在一些實施例中，第一最底層金屬導線(圖案)210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3互相平行並且配置為耦接至如第3圖所示之單元區域300、302和304中之電子設備216。第一最底層金屬導線(圖案)210A1-1、210A2-1、210B1和210C1排列於單元區域300中。第一最底層金屬導線(圖案)210A1-2、210A2-2、210B2和210C2排列於單元區域302中。第一最底層金屬導線(圖案)210A1-3、210A2-2、210B3和210C3排列於單元區域304中。另外，第一最底層金屬導線(圖案)210A2-2穿過單元區域302和304，並與單元區域302和304共享邊界307，單元區域302之邊界305以及單元區域304之邊界309重疊。另外，第一最底層金屬導線210A1-1和210A2-1與單元區域300之邊界301重疊， 以及第一最底層金屬導線210A2-1還與單元區域300之另一邊界303重疊。第一最底層金屬導線210A1-2和210B2分別與單元區域302之邊界305和單元區域302和304共享之邊界307重疊。第一最底層金屬導線210A1-3與單元區域304之邊界309重疊。
在一些實施例中，第一物理佈局600a可以包括：其它對應源極/汲極區域204和206之最底層金屬導線(圖案)。需要注意的是，第一物理佈局600a之第一最底層金屬導線大致上沿方向404延伸。另外，通過執行設計規則檢驗(Design Rule Check，DRC)來驗證第一物理佈局600a之第一最底層金屬導線。也就是說，第一物理佈局600a是免DRC(DRC-free)物理佈局，所謂免DRC物理佈局可以是指未經DRC驗證之物理佈局。
如第4和5B圖所示，然後方法400進行至步驟404，在步驟404中第二最底層金屬導線(圖案)211A1-1、211A1-2和211A2-1插入第5A圖所示之第一物理佈局600a中，以連接第一最底層金屬導線中之任意相鄰兩個，從而得到第二物理佈局600b。如第5B圖所示，插入第二最底層金屬導線211A1-1以連接單元區域300中之第一最底層金屬導線210A1-1和單元區域302中之第一最底層金屬導線210A1-2。插入第二最底層金屬導線211A1-2以連接單元區域302中之第一最底層金屬導線210A1-2和單元區域304中之第一最底層金屬導線210A1-3。插入第二最底層金屬導線211A2-1以連接單元區域300中之第一最底層金屬導線210A2-1和單元區域302 和304中之第一最底層金屬導線210A2-2。需要說明的是：並不是所有相鄰之第一最底層金屬導線都需要插入第二最底層金屬導線進行連接。在一些實施例中，第二最底層金屬導線(圖案)211A1-1、211A1-2和211A2-1大致上沿方向404延伸。也就是說，第二最底層金屬導線211A1-1、211A1-2和211A2-1平行於第一最底層金屬導線210A1-1、210A1-2、210A1-3、210A2-1、210A2-2、210B1-210B3和210C1-210C3。
如第4和5C圖所示，然後方法進行至步驟406，其中步驟406中提供了約束(constraint)222，該約束222包括：對應第5B圖所示之第二物理佈局600b之幾何圖形222A-222C、222D1、222D2和222E。幾何圖形222A-222C、222D1、222D2和222E沿方向402延伸，並且第一最底層金屬導線210A1-1、210A1-2、210A1-3、210A2-2、210B1-210B3和210C1-210C3沿方向404延伸，方向402不同於方向404。在一些實施例中，定義約束222對應第一最底層金屬導線(圖案)210A1-1、210A1-2、210A1-3、210A2-2、210B1-210B3和210C1-210C3，以及第5B圖所示之第二物理佈局600b之第二最底層金屬導線(圖案)211A1-1、211A1-2和211A2-1。提供約束222來阻止第一最底層金屬層導線與單元區域300、302和304之邊界重疊。需要注意的是，約束222不阻止第二最底層金屬導線(圖案)211A1-1、211A1-2和211A2-1與邊界之重疊。例如，提供幾何圖形222A來阻止第一最底層金屬導線210A2-1和210B1與單元區域300之邊界301重疊。提供幾何圖形222E來阻止第一最底層金屬圖案210A1-3和210A2-2與 單元區域304之邊界309重疊。幾何圖形222B和222C，原本是被放置用於阻止最底層金屬導線與單元區域302之邊界305以及單元區域300之邊界301重疊，現已被修改，以便不阻止第二最底層金屬導線(圖案)211A1-1和211A2-1與邊界301和305之重疊。另外，幾何圖形222D1和222D2原本彼此連接來阻止任何最底層金屬導線(圖案)與單元區域302和304共享之邊界307重疊，現已經被修改，以便不阻止第二最底層金屬導線211A1-2與單元區域302和單元區域304共享之邊界307之重疊。如此，提供了幾何圖形222D1和222D2來阻止第一最底層金屬圖案210A2-2、210B2與單元區域302和304共享之邊界307重疊。
如第4和5C圖所示，然後方法400繼續進行至步驟408，在步驟404中，由計算機計算幾何圖形和第二物理佈局之間之重疊部分。如第5C圖所示，由計算機計算幾何圖形222A和第一最底層金屬導線210A2-1之間的重疊部分310A2-1，幾何圖形222D1和第一最底層金屬導線210B2之間的重疊部分310B2，幾何圖形222E和第一最底層金屬導線210A1-3之間的重疊部分310A1-3，幾何圖形222E和第一最底層金屬導線210A2-2之間的重疊部分310A2-3以及幾何圖形222D2和第一最底層金屬導線210A2-2之間的重疊部分310A2-2。
如圖4和5D所示，然後方法繼續進行至步驟S410，在步驟S410中，移除圖5C中所示之重疊部分310A1-3、310A2-1、310A2-2、310A2-3和310B2，得到第三物理佈局 600c。在一些實施例中，除了重疊部分310A1-3之外，第一最底層金屬導線210A1-1、210A1-2、210A1-3，第二最底層金屬導線211A1-1和211A1-2共同形成第一最底層金屬導線210A1。除了重疊部分310A2-1、310A2-2和310A2-3，第一最底層金屬導線210A2-1、210A2-2以及第二最底層金屬導線211A2-1共同形成分開的第一最底層金屬導線210A2和210D。除了重疊部分310B2，第一最底層金屬導線210B2形成第一最底層金屬導線210B2。相應地，第三物理佈局600c可以包括：第一最底層金屬導線210A1、210A2、210B1-210B3、210C1-210C3和210D。
如圖4和5D所示，方法400最後轉到步驟412，在步驟S412中執行驗證處理來驗證第三物理佈局600c。在一些實施例中，驗證處理可以包括：DRC(設計規則檢驗)和/或LVS(layout-versus-schematic，佈局與原理圖比較)。在一些實施例，使用諸如CAD等工具把已驗證的第三物理層600c轉換為對應之積體電路500a-500c之最底層金屬圖案。
實施例提供了一種積體電路。該積體電路包括：鰭狀電子設備，設置於基底上之複數個單元區域中，並且沿第一方向延伸。在一些實施例中，鰭狀電子設備之溝道長度設計為20nm或小於20nm。沿第二方向延伸之一些最底層金屬圖案設置為直接連接該鰭狀電子設備。在一些實施例中，積體電路不僅使用最底層金屬圖案作用單個單元區域中之設備之佈線，而且也作為不同單元區域之間之設備之佈線。相比較於傳統之高管腳數目(pin-count)單元(使用層級高於最底層金屬 圖案中之金屬層圖案作為佈線，例如第二層級金屬層圖案，第三層級金屬層圖案等)，積體電路之實施例具有增加佈線資源之優勢，特別是可用於高引腳數目佈置。另外，積體電路可以提供額外之引腳接入區域，用於互連結構之最底層金屬層級(也稱為第一級金屬層M1)中之鰭狀電子設備。因此，改善了積體電路之管腳接入之靈活性。由於最底層金屬圖案作為額外佈線資源之使用，因此提高了積體電路之單元面積密度。
實施例也提供了設計積體電路之計算機實現方法。該方法對於積體電路之電子設備之管腳接入和佈線，提供了對應最底層金屬導線之免DRC物理佈局。最底層金屬導線中之一些(如第一最底層金屬導線)通過額外之最底層金屬導線(如第二最底層金屬導線)互相連接，以與積體電路之不同單元區域重疊。該方法另外提供了對應最底層金屬導線之約束。該提供之約束可阻止最底層金屬導線與單元區域之邊界重疊。需要注意的是：該約束不限制額外之最底層金屬導線之重疊。相比於常規之用於鰭狀電子設備之物理佈局設計，該方法實施例可以取得更快的佈線執行時間和增加佈線資源之目標。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
300、302、304‧‧‧單元區域
216、216D、216E、216F、216G‧‧‧電子設備
204/206、212/214‧‧‧源極/汲極區域
208A、208B、208C、208D‧‧‧閘極結構
203‧‧‧主動區域
210B1-210B4、210A1-210A4、210D、210C1-210C3‧‧‧最底層金屬圖案(導線)
301、305、307、309‧‧‧邊界
402、404‧‧‧方向

Claims (28)

  1. 一種積體電路，包括：一基底，具有一第一單元區域和一第二單元區域；一第一電子設備，位於該第一單元區域中之該基底之上；一第二電子設備，位於該第二單元區域中之該基底之上；以及一第一最底層金屬圖案，與該第一單元區域和該第二單元區域重疊，其中，該第一最底層金屬圖案耦接至該第一電子設備和該第二電子設備。
  2. 如申請專利範圍第1項所述之積體電路，其中，該第一最底層金屬圖案為連續的圖案。
  3. 如申請專利範圍第1項所述之積體電路，其中，該第一電子設備包括：一第一鰭，由沿第一方向延伸之復數個溝槽隔離結構確定。
  4. 如申請專利範圍第3項所述之積體電路，其中，該第一電子設備進一步包括：一第一閘極結構，形成於該第一鰭之頂部和相對側壁之上，並且沿不同於該第一方向之一第二方向延伸。
  5. 如申請專利範圍第4項所述之積體電路，其中，該第一鰭具有一第一源極區域、一第一汲極區域以及一第一溝道區域；該第一溝道區域與該第一閘極結構重疊，並且位於該第一源極區域和該第一汲極區域之間。
  6. 如申請專利範圍第5項所述之積體電路，其中，該第一溝道區域具有沿該第一方向之一長度，且該長度小於或等於 20nm。
  7. 如申請專利範圍第6項所述之積體電路，其中，該第一電子設備為鰭式場效應電晶體。
  8. 如申請專利範圍第1項所述之積體電路，其中，進一步包括：第三電子設備，形成於該第一單元區域中；以及第二最底層金屬圖案，具有兩個分離之部分，其中該兩個分離之部分分別耦接至該第二電子設備和該第三電子設備。
  9. 如申請專利範圍第8項所述之積體電路，其中，耦接至該第三電設備之該部分電性連接至該第一電子設備。
  10. 如申請專利範圍第1項所述之積體電路，其中，該基底還具有一第三單元區域；該積體電路進一步包括：第四電子設備，形成於該第三單元區域中之該基底之上，其中該第一最底層金屬圖案電性連接至該第四電子設備。
  11. 如申請專利範圍第1項所述之積體電路，其中，該第一最底層金屬圖案穿過該第一單元區域和該第二單元區域。
  12. 一種積體電路，包括：一基底，具有一第一單元區域和一第二單元區域；一第一鰭式場效應電晶體，在該第一單元區域中之該基底中延伸；一第二鰭式場效應電晶體，在該第二單元區域中之該基底中延伸；以及一第一最底層金屬圖案，與該第一單元區域之邊界以及該 第二單元區域之邊界均重疊。
  13. 如申請專利範圍第12項所述之積體電路，其中，該第一最底層金屬圖案耦接至該第一鰭式場效應電晶體和該第二鰭式場效應電晶體。
  14. 如申請專利範圍第12項所述之積體電路，其中，該第一鰭式場效應電晶體包括：一第一鰭，由沿第一方向之復數個溝槽隔離結構確定。
  15. 如申請專利範圍第14項所述之積體電路，其中，該第一鰭式場效應電晶體進一步包括：一第一閘極結構，形成於該第一鰭之頂部和相對側壁之上，並且沿不同於該第一方向之第二方向延伸。
  16. 如申請專利範圍第15項所述之積體電路，其中，該第一鰭具有一第一源極區域、一第一汲極區域以及一第一溝道區域；該第一溝道區域與該第一閘極結構重疊，並且位於該第一源極區域和該第一汲極區域之間。
  17. 如申請專利範圍第16項所述之積體電路，其中，該第一溝道區域具有一溝道長度，該溝道長度由該第一源極區域和該第一汲極區域確定，且該第一溝道長度小於或等於20nm。
  18. 如申請專利範圍第12項所述之積體電路，其中，進一步包括：第三鰭式場效應電晶體，形成於該第一單元區域中；以及第二最底層金屬圖案，具有兩個分離之部分，其中該兩個分離之部分分別耦接至該第二鰭式場效應電晶體和該第三 鰭式場效應電晶體。
  19. 如申請專利範圍第18項所述之積體電路，其中，耦接至該第三鰭式場效應電晶體之該部分電性連接至該第一鰭式場效應電晶體。
  20. 如申請專利範圍第18項所述之積體電路，其中，該基底還具有一第三單元區域；該積體電路進一步包括：第四鰭式場效應電晶體，形成於該第三單元區域中之該基底之上，其中該第一最底層金屬圖案電性連接至該第四鰭式場效應電晶體。
  21. 一種設計積體電路之計算機實現方法，包括：使用計算機執行如下步驟：提供一第一物理佈局，該第一物理佈局對應復數個第一最底層金屬導線，該等第一最底層金屬導線用於耦接第一電子設備、第二電子設備和第三電子設備；將一第二最底層金屬導線插入該第一物理佈局中，以連該等第一最底層金屬導線中之任意相鄰兩個，從而獲得第二物理佈局；提供一約束，該約束包括：至少一個對應該第二物理佈局之幾何圖形；計算該至少一個幾何圖形和該第二物理佈局之間之重疊部分；移除該重疊部分，從而獲得第三物理佈局；以及驗證該第三物理佈局。
  22. 如申請專利範圍第21項所述之計算機實現方法，其中，該 第一電子設備和該第三電子設備形成於該第一單元區域中之基底之上，該第二電子設備形成於該第二單元區域中之基底之上，且該第一單元區域與該第二單元區域相鄰。
  23. 如申請專利範圍第21項所述之計算機實現方法，其中，該重疊部分沒有與該第二最底層金屬導線重疊。
  24. 如申請專利範圍第21項所述之計算機實現方法，其中，該等第一最底層金屬導線互相平行。
  25. 如申請專利範圍第21項所述之計算機實現方法，其中，該第二最底層金屬導線平行於該等第一最底層金屬導線。
  26. 如申請專利範圍第21項所述之計算機實現方法，其中，該至少一個幾何圖形沿一第一方向延伸，並且該等第一最底層金屬導線沿不同於該第一方向之一第二方向延伸。
  27. 如申請專利範圍第21項所述之計算機實現方法，其中，該至少一個幾何圖形之一與該等第一最底層金屬導線中之至少一個重疊。
  28. 如申請專利範圍第21項所述之計算機實現方法，其中，驗證該第三物理佈局包括：在該第三物理佈局上執行設計規則檢驗或者佈局與原理圖比較中之至少一個。
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