KR20220058783A - 반도체 장치 - Google Patents

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KR20220058783A
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wiring lines
pitch
lines
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semiconductor device
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조다연
김형옥
박상도
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 배치되며, 제1 반도체 소자 및 상기 제1 반도체 소자와 전기적으로 연결되는 제1 신호 전송 라인들을 포함하는 제1 표준 셀, 및 상기 기판 상에서 상기 제1 표준 셀과 접하도록 배치되며, 제2 반도체 소자 및 상기 제2 반도체 소자와 전기적으로 연결되는 제2 신호 전송 라인들을 포함하는 제2 표준 셀을 포함하고, 상기 제1 신호 전송 라인들 중 적어도 일부는 제1 피치로 배열되고, 상기 제2 신호 전송 라인들 중 적어도 일부는 상기 제1 피치와 다른 제2 피치로 배열되며, 상기 제1 표준 셀 및 상기 제2 표준 셀은 하나의 기능을 수행하는 제1 회로 기능 블록에 포함된다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 레이아웃의 설계, 특히 반도체 소자들을 연결하기 위한 배선들의 효율적인 라우팅(routing)을 위한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 활성 영역, 상기 활성 영역과 교차하여 배치되는 게이트 구조물, 상기 게이트 구조물의 양 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역 및 상기 게이트 구조물과 전기적으로 연결되는 배선 라인들을 각각 포함하는 표준 셀들, 및 상기 표준 셀들 중 적어도 일부 사이에 배치되며, 필러 활성 영역 및 상기 필러 활성 영역과 교차하여 배치되는 필러 게이트 구조물을 각각 포함하는 필러 셀들을 포함하고, 상기 표준 셀들은, 상기 제2 방향을 따라 연속적으로 위치하는 제1 내지 제3 로우(row)들에 각각 배치되는 제1 내지 제3 표준 셀들을 포함하고, 상기 제1 표준 셀의 상기 배선 라인들 중 적어도 일부는 상기 제2 방향을 따라 제1 피치(pitch)로 배열되고, 상기 제2 표준 셀의 상기 배선 라인들 중 적어도 일부는 상기 제2 방향을 따라 상기 제1 피치와 다른 제2 피치로 배열되고, 상기 제3 표준 셀의 상기 배선 라인들중 적어도 일부는 상기 제2 방향을 따라 상기 제1 및 제2 피치들과 다른 제3 피치로 배열될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 제1 반도체 소자 및 상기 제1 반도체 소자와 전기적으로 연결되는 제1 신호 전송 라인들을 포함하는 제1 표준 셀, 및 상기 기판 상에서 상기 제1 표준 셀과 접하도록 배치되며, 제2 반도체 소자 및 상기 제2 반도체 소자와 전기적으로 연결되는 제2 신호 전송 라인들을 포함하는 제2 표준 셀을 포함하고, 상기 제1 신호 전송 라인들 중 적어도 일부는 제1 피치로 배열되고, 상기 제2 신호 전송 라인들 중 적어도 일부는 상기 제1 피치와 다른 제2 피치로 배열되며, 상기 제1 표준 셀 및 상기 제2 표준 셀은 하나의 기능을 수행하는 제1 회로 기능 블록에 포함될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 배치되며, 서로 다른 회로 기능을 수행하는 복수의 표준 셀들을 각각 포함하는 복수의 회로 기능 블록들을 포함하고, 상기 복수의 표준 셀들은, 제1 배선 라인들을 포함하는 제1 표준 셀 및 상기 제1 배선 라인들과 동일한 높이 레벨에 위치하는 제2 배선 라인들을 포함하는 제2 표준 셀을 포함하고, 상기 제1 배선 라인들과 상기 제2 배선 라인들은, 적어도 일부가 서로 다른 피치를 가질 수 있다.
다양한 형태의 라우팅 트랙을 혼합하여 적용함으로써, 집적도 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 설계 시스템을 나타내는 블럭도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 9a 및 도 9b는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.
도 10a 및 도 10b는 각각 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 12a 내지 도 12d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 반도체 장치의 설계 및 제조 방법은, 반도체 장치의 설계 단계(S10) 및 반도체 장치의 제조 공정 단계(S20)를 포함할 수 있다. 반도체 장치의 설계 단계(S10)는 회로에 대한 레이아웃을 디자인하는 단계로서, 하기에 도 2를 참조하여 설명하는 설계 시스템(1)에 의해 수행될 수 있다. 설계 시스템(1)은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램을 포함할 수 있다. 이에 따라, 반도체 장치의 설계 단계(S10)는 회로의 설계를 위한 컴퓨터 구현(computer implemented) 단계일 수 있다. 반도체 장치의 제조 공정 단계(S20)는 디자인된 레이아웃을 기초로 이에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
반도체 장치의 설계 단계(S10)는, 평면 배치(floorplan) 단계(S110), 전원 배치(powerplan) 단계(S120), 플래이스(placement) 단계(S130), CTS(Clock Tree Synthesis) 단계(S140), 라우팅(routing) 단계(S150), 및 가상 분석(what-if-analysis) 단계(S160)를 포함할 수 있다.
평면 배치 단계(S110)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계하는 단계일 수 있다. 평면 배치 단계(S110)에서는 메모리 또는 회로 기능 블록을 배치할 수 있다. 본 단계에서는, 예를 들어, 인접하게 배치되어야 하는 회로 기능 블록들을 식별하고, 사용 가능한 공간 및 필요한 성능 등을 고려하여 상기 회로 기능 블록들을 위한 공간을 할당할 수 있다. 예를 들어, 평면 배치 단계(S110)는 사이트-로우(site-row)를 생성하는 단계 및 생성된 사이트-로우에 라우팅 트랙(routing track)을 형성하는 단계를 포함할 수 있다. 상기 사이트-로우는 규정된 디자인 룰에 따라, 셀 라이브러리(cell library)에 저장된 표준 셀들(standard cells)을 배치하기 위한 틀이다. 상기 라우팅 트랙은 추후에 배선들이 형성되는 가상의 선을 제공한다. 특히, 예시적인 실시예들에서, 상기 회로 기능 블록들 각각에는 복수의 셀 라이브러리들로부터의 표준 셀들이 배치될 수 있다. 이에 따라, 상기 라우팅 트랙은 셀 라이브러리들마다 다른 디폴트 폭(default width) 값을 갖는 복수의 라우팅 트랙들을 포함할 수 있다. 상기 라우팅 트랙들에는, 후속의 플래이스 단계(S130)에서 표준 셀들 내의 서로 다른 피치의 하부 배선들이 배치될 수 있다. 상기 하부 배선들은 서로 다른 표준 셀들에서 동일하거나 다른 폭을 가질 수 있다. 또한, 상기 라우팅 트랙들에는, 후속의 라우팅 단계(S150)에서 서로 다른 피치의 상부 배선들이 배치될 수 있다.
전원 배치 단계(S120)는 배치된 상기 회로 기능 블록들에 국지적인 전원, 예컨대, 구동 전압 또는 접지를 연결하는 배선들의 패턴들을 배치하는 단계일 수 있다. 예컨대, 네트 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선들의 패턴들이 생성될 수 있다. 본 단계에서는 상기 패턴들을 다양한 규칙을 통해서 네트 형태로 생성할 수 있다.
플래이스 단계(S130)는 상기 회로 기능 블록을 구성하는 소자들의 패턴들을 배치하는 단계로, 표준 셀들을 배치하는 단계를 포함할 수 있다. 특히, 예시적인 실시예들에서, 표준 셀들 각각은 반도체 소자들 및 이와 연결되는 적어도 하나의 레이어의 하부 배선 라인들을 포함할 수 있다. 이하에서, "레이어(layer)"는 동일 높이 레벨에 동일 두께로 배치되는 패턴들을 의미한다. 상기 하부 배선 라인들은, 전원 또는 접지를 연결하는 전원 전송 라인 및 제어 신호, 입력 신호, 또는 출력 신호를 전송하는 신호 전송 라인을 포함할 수 있다. 본 단계에서 배치되는 표준 셀들의 사이에는 빈 영역들이 발생할 수 있으며, 상기 빈 영역들은 필러 셀들에 의해 채워질 수 있다. 동작 가능한 반도체 소자, 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀들은 더미 영역일 수 있다. 본 단계에 의해, 실제로 실리콘 기판 상에 형성될 트랜지스터 및 배선들을 구성하기 위한 패턴의 형태나 사이즈가 정의될 수 있다. 예를 들면, 인버터 회로를 실제 실리콘 기판 상에 형성하기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
CTS 단계(S140)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 패턴들을 생성하는 단계일 수 있다.
라우팅 단계(S150)는 배치된 표준 셀들을 연결하는 상부 레이어의 상부 배선들을 포함하는 상부 배선 구조물을 생성하는 단계일 수 있다. 상기 상부 배선들은 표준 셀들 내의 상기 하부 배선들에 전기적으로 연결되며, 표준 셀들을 상호 전기적으로 연결할 수 있다. 상기 상부 배선들은 물리적으로 상기 하부 배선들의 상부에 형성되도록 구성될 수 있다.
가상 분석 단계(S160)는 생성된 레이아웃을 검증하고 수정하는 단계일 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트 리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 포함될 수 있다.
반도체 장치의 제조 공정 단계(S20)는, 마스크 생성 단계(S170) 및 반도체 장치의 제조 단계(S180)를 포함할 수 있다.
마스크 생성 단계(S170)는 반도체 장치의 설계 단계(S10)에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터를 생성하는 단계 및 상기 마스크 데이터를 이용하여 마스크를 제조하는 단계를 포함할 수 있다. 상기 광학 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 것일 수 있다. 상기 마스크는 유리 또는 석영 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
반도체 장치의 제조 단계(S180)에서는 다양한 방식의 노광 및 식각 공정들이 반복하여 수행될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 상기 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 상기 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치 또는 그 패키지에 대한 테스트 공정을 포함할 수도 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 설계 시스템을 나타내는 블럭도이다.
도 2를 참조하면, 설계 시스템(1)은 프로세서(10), 저장 장치(20), 설계 모듈(30), 및 분석 모듈(40)을 포함할 수 있다. 설계 시스템(1)은 도 1의 반도체 장치의 설계 단계(S10)에서 설명한 반도체 장치의 설계 동작의 적어도 일부를 수행할 수 있다. 설계 시스템(1)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 설계 장치로 지칭될 수도 있다. 설계 시스템(1)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다.
프로세서(10)는 설계 모듈(30) 및/또는 분석 모듈(40)이 연산을 수행하는데 이용될 수 있다. 예를 들어, 프로세서(10)는 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit) 등을 포함할 수 있다. 도 2에서는 하나의 프로세서(10)만을 도시하였으나, 실시예들에 따라 설계 시스템(1)은 복수의 프로세서들을 포함할 수도 있다. 프로세서(10)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
저장 장치(20)는 제1 내지 제3 표준 셀 라이브러리(standard cell library)들(22, 24, 26)을 포함하며, 설계 규칙(design rule)(29)을 더 포함할 수 있다. 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26) 및 설계 규칙(29)은 저장 장치(20)로부터 설계 모듈(30) 및/또는 분석 모듈(40)로 제공될 수 있다. 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)은 서로 셀 높이(height), 셀 크기, 회로의 스펙, 회로의 구성, 라우팅 트랙의 폭 등이 다른 표준 셀들을 포함할 수 있다. 실시예들에 따라, 저장 장치(20)에 포함되는 표준 셀 라이브러리들의 개수는 다양하게 변경될 수 있다.
설계 모듈(30)은 플레이서(placer)(32) 및 라우터(router)(34)를 포함할 수 있다. 이하에서, "모듈"의 용어는 소프트웨어, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)과 같은 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. 예를 들어, "모듈"은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 플레이서(32) 및 라우터(34)는 각각 도 1의 플래이스 단계(S130) 및 라우팅 단계(S150)를 수행할 수 있다. 플레이서(32)는 프로세서(10)를 이용하여, 집적 회로를 정의하는 입력 데이터 및 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)에 기초하여 표준 셀들을 배치할 수 있다. 특히, 플레이서(32)는 각각의 회로 기능 블록들에 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)로부터의 표준 셀들을 함께 배치할 수 있다. 라우터(34)는 플레이서(32)로부터 제공되는 표준 셀들의 배치에 대하여 신호 라우팅을 수행할 수 있다. 실시예들에 따라, 플레이서(32)와 라우터(34)는 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 또한, 설계 모듈(30)은 플레이서(32) 및 라우터(34) 이외에, 도 1의 CTS 단계(S140) 등을 수행하기 위한 구성을 더 포함할 수 있다.
분석 모듈(40)은 도 1의 가상 분석 단계(S160)를 수행할 수 있으며, 배치 및 라우팅 결과를 분석 및 검증할 수 있다. 라우팅이 성공적으로 완료되지 않은 경우에, 플레이서(32)는 기존의 배치를 수정하여 제공하고 라우터(34)는 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우에, 라우터(34)는 집적 회로를 정의하는 출력 데이터를 생성할 수 있다.
설계 모듈(30) 및/또는 분석 모듈(40)은 소프트웨어의 형태로 구현될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 설계 모듈(30) 및 분석 모듈(40)이 소프트웨어 형태로 구현될 경우, 설계 모듈(30) 및 분석 모듈(40)은 저장 장치(20)에 코드(code) 형태로 저장되거나, 저장 장치(20)와 분리된 다른 저장 장치에 코드 형태로 저장될 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 3을 참조하면, 반도체 장치(2)는 입력 포트(50), 출력 포트(60), 전력 포트(70), 및 회로부(80)를 포함할 수 있다. 반도체 장치(2)는 예를 들어, 메모리 장치, 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC), 컨트롤러(controller), ASIC 등일 수 있으나, 이에 한정되지는 않는다.
입력 포트(50) 및 출력 포트(60)는 외부 장치와의 신호 전달을 위한 구성으로, 예를 들어, 패드 형태로 구현될 수 있다. 입력 포트(50) 및 출력 포트(60)는 도전성 인터페이스를 통해 회로부(80)의 적어도 하나의 회로 기능 블록(100A, 100B, 100C, 100D)과 결합될 수 있다. 전력 포트(70)는 회로부(80)의 회로 기능 블록들(100A, 100B, 100C, 100D)에 전원을 제공할 수 있다.
회로 기능 블록들(100A, 100B, 100C, 100D)은 반도체 장치(2) 내에서 서로 다른 회로 기능을 수행할 수 있다. 반도체 장치(2) 내에서, 회로 기능 블록들(100A, 100B, 100C, 100D)의 개수는 실시예들에 따라 다양하게 변경될 수 있다. 회로 기능 블록들(100A, 100B, 100C, 100D) 각각은 복수의 셀 라이브러리로부터 선택된 복수의 표준 셀들을 포함할 수 있다. 이에 대해서는 하기에 도 4 및 도 5를 참조하여 더욱 상세히 설명한다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 4를 참조하면, 도 3의 반도체 장치(2)의 회로부(80)의 레이아웃의 일 실시예가 도시된다. 회로부(80)의 각각의 회로 기능 블록들(100A, 100B, 100C, 100D)은 일 방향, 예를 들어 y 방향으로 배열된 복수의 로우(row)들을 포함할 수 있다. 각각의 로우에는 일 방향, 예를 들어 x 방향을 따라 표준 셀들(SC)이 일 열로 배열될 수 있다. 일부의 표준 셀들(SC)의 사이에는 필러 셀들이 더 배치될 수 있다.
각각의 회로 기능 블록(100A, 100B, 100C, 100D)은 할로(halo) 영역(HR)으로 둘러싸일 수 있다. 할로 영역(HR)은 회로를 이루는 구성이 배치되지 않는 빈(empty) 영역일 수 있다. 이에 따라, 회로 기능 블록들(100A, 100B, 100C, 100D)의 사이에는 일정 거리(D1)의 공간이 존재할 수 있다. 상기 거리(D1)는 예를 들어, 약 2 ㎛ 이상일 수 있으며, 예를 들어, 약 2 ㎛ 내지 약 10 ㎛의 범위일 수 있다. 이에 따라, 회로 블록들(100A, 100B, 100C, 100D은 서로 기능상으로뿐만 아니라, 물리적으로도 구분될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 5를 참조하면, 도 4의 회로부(80)의 회로 기능 블록(100)의 일 실시예가 도시된다. 회로 기능 블록(100)은 y 방향으로 배열된 제1 내지 제4 로우들(R1, R2, R3, R4)을 포함할 수 있다. 제1 내지 제3 로우들(R1, R2, R3)에는 서로 다른 셀 라이브러리들로부터의 표준 셀들이 배치될 수 있으며, 제1 및 제4 로우들(R1, R4) 각각에는 동일한 셀 라이브러리로부터의 표준 셀들이 배치될 있다. 제1 내지 제4 로우들(R1, R2, R3, R4)의 셀 높이(CH1, CH2, CH3)는 서로 동일할 수 있으나, 이에 한정되지는 않는다. 이하에서, "셀 높이"는 로우들이 배치되는 방향, 예를 들어 y 방향을 따른 표준 셀의 길이를 지칭할 수 있다.
제1 로우(R1)에는 제1 셀 라이브러리(22)(도 2 참조)로부터의 제1 표준 셀들(SC1a, SC1b, SC1c, SC1d)이 x 방향을 따라 일 열로 배치되어 회로들이 구현될 수 있다. 제1 표준 셀들(SC1a, SC1b, SC1c, SC1d)의 사이에는 필러 셀들(FC)이 배치되어 더미 영역을 형성할 수 있다. 제1 표준 셀들(SC1a, SC1b, SC1c, SC1d)은 모두 제1 라우팅 트랙(RT1)을 가질 수 있다. 제1 라우팅 트랙(RT1)은 y 방향을 따라 제1 트랙 폭(H1)을 갖는 여섯 개의 트랙들을 포함할 수 있다. 제1 표준 셀들(SC1a, SC1b, SC1c, SC1d)은 트랙 라인들을 따라 배치된 하부 배선 라인들을 포함할 수 있다. 상기 하부 배선 라인들은 점선으로 표시된 가상의 선인 상기 트랙 라인들과 y 방향을 따른 중심이 일치하거나 일 단부가 일치하도록 배치될 수 있다. 또는, 상기 하부 배선 라인들은 상기 트랙 라인들 각각의 y 방향을 따른 중앙에 배치될 수 있다. 이에 따라, 상기 하부 배선 라인들의 y 방향을 따른 피치(pitch)는 제1 트랙 폭(H1)일 수 있다. 본 명세서에서, "피치"는 인접하는 라우팅 트랙들을 따라 배치된 구성들의 중심과 중심 사이의 거리를 지칭할 수 있으며, 상기 구성의 폭이 일정한 경우, 상기 구성의 폭 및 이격 거리의 합과 동일할 수 있다.
제2 로우(R2)에는 제2 셀 라이브러리(24)(도 2 참조)로부터의 제2 표준 셀들(SC2a, SC2b, SC2c, SC2d)이 x 방향을 따라 일 열로 배치되어 회로들이 구현될 수 있다. 제2 표준 셀들(SC2a, SC2b, SC2c, SC2d)의 사이에는 필러 셀들(FC)이 배치되어 더미 영역을 형성할 수 있다. 제2 표준 셀들(SC2a, SC2b, SC2c, SC2d)은 모두 제2 라우팅 트랙(RT2)을 가질 수 있다. 제2 라우팅 트랙(RT2)은 y 방향을 따라 제1 트랙 폭(H1)과 동일하거나 다른, 제2 트랙 폭(H2) 및 제3 트랙 폭(H3)을 갖는 다섯 개의 트랙들을 포함할 수 있다. 제2 트랙 폭(H2) 및 제3 트랙 폭(H3) 중 적어도 하나는 제1 트랙 폭(H1)과 다를 수 있다. 제3 트랙 폭(H3)은 제2 트랙 폭(H2)보다 작을 수 있다. 제2 라우팅 트랙(RT2)은 이와 같이 서로 다른 폭의 불균일(non-uniform) 트랙의 형태를 가질 수 있다. 이와 같은 불균일 트랙의 형태는, 제1 내지 제4 로우들(R1, R2, R3, R4)의 경계에 배치되는 전원 전송 라인을 고려한 것일 수 있다. 또는, 불균일 트랙의 형태는, 셀 높이(CH2)가 제3 트랙 폭(H3)의 n배(여기에서, n은 자연수)가 아닌 경우를 고려한 것일 수 있다. 이에 따라, 제2 표준 셀들(SC2a, SC2b, SC2c, SC2d)의 하부 배선 라인들의 y 방향을 따른 피치는 제2 트랙 폭(H2) 또는 제3 트랙 폭(H3)에 대응될 수 있다.
제3 로우(R3)에는 제3 셀 라이브러리(26)(도 2 참조)로부터의 제3 표준 셀들(SC3a, SC3b, SC3c)이 x 방향을 따라 일 열로 배치되어 회로들이 구현될 수 있다. 제3 표준 셀들(SC3a, SC3b, SC3c)의 사이에는 필러 셀들(FC)이 배치되어 더미 영역을 형성할 수 있다. 제3 표준 셀들(SC3a, SC3b, SC3c)은 모두 제3 라우팅 트랙(RT3)을 가질 수 있다. 제3 라우팅 트랙(RT3)은 y 방향을 따라 제1 내지 제3 트랙 폭들(H1, H2, H3)과 동일하거나 다른, 제4 트랙 폭(H4) 및 제5 트랙 폭(H5)을 갖는 여섯 개의 트랙들을 포함할 수 있다. 제5 트랙 폭(H5)은 제4 트랙 폭(H4)보다 클 수 있다. 제4 트랙 폭(H4) 및 제5 트랙 폭(H5) 중 적어도 하나는 제1 트랙 폭(H1)과 다를 수 있으며, 제4 트랙 폭(H4) 및 제5 트랙 폭(H5) 중 적어도 하나는 제2 트랙 폭(H2) 및 제3 트랙 폭(H3)과 다를 수 있다. 다만, 예시적인 실시예에서, 제4 트랙 폭(H4) 및 제5 트랙 폭(H5)은 각각 제3 트랙 폭(H3) 및 제2 트랙 폭(H2)과 동일할 수도 있다. 이 경우에도, 제2 라우팅 트랙(RT2)과 제3 라우팅 트랙(RT3)은 트랙 라인들의 배치 형태가 서로 상이하므로, 서로 다른 라우팅 트랙으로 구별될 수 있다. 제3 라우팅 트랙(RT3)도 서로 다른 폭의 불균일 트랙들을 포함할 수 있다. 이에 따라, 제3 표준 셀들(SC3a, SC3b, SC3c)의 하부 배선 라인들의 y 방향을 따른 피치는 제4 트랙 폭(H4) 또는 제5 트랙 폭(H5)에 대응될 수 있다.
제4 로우(R4)에는 제1 로우(R1)와 마찬가지로 제1 셀 라이브러리(22) 로부터의 제1 표준 셀들(SC1e, SC1f, SC1g)이 x 방향을 따라 일 열로 배치되어 회로들이 구현될 수 있다. 제1 표준 셀들(SC1e, SC1f, SC1g)의 사이에는 필러 셀들(FC)이 배치되어 더미 영역을 형성할 수 있다. 제1 표준 셀들(SC1e, SC1f, SC1g)은 제1 로우(R1)와 동일하게 모두 제1 라우팅 트랙(RT1)을 가질 수 있으며, 하부 배선 라인들의 y 방향을 따른 피치는 제1 트랙 폭(H1)일 수 있다.
도 5에 도시된 제1 내지 제4 로우들(R1, R2, R3, R4), 및 각각의 제1 내지 제4 로우들(R1, R2, R3, R4) 내의 표준 셀들 및 필러 셀들의 배치 형태 및 개수는 예시적인 것으로, 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 회로 기능 블록(100)은 제2 셀 라이브러리(24) 및/또는 제3 셀 라이브러리(26)로부터의 표준 셀들을 포함하는 로우를 더 포함할 수 있을 것이다. 이와 같이, 본 실시예에 따르면, 하나의 회로 기능 블록(100) 내에 서로 다른 셀 라이브러리들로부터의 표준 셀들이 배치되므로, 표준 셀들은 서로 다른 라우팅 트랙들을 가질 수 있으며 서로 다른 종류의 피치들의 구성을 가질 수 있다. 따라서, 동일 회로 기능 블록 내에서도 설계 목적에 따라 배선들의 폭 및 이격 거리를 다양하게 적용할 수 있으며, 라우팅 능력(routability)이 개선될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 6을 참조하면, 도 5의 회로 기능 블록(100)의 'A' 영역에서의 하부 배선 라인들의 레이아웃이 도시된다. 상기 하부 배선 라인들은 전원 전송 라인들(MP) 및 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)을 포함할 수 있다.
전원 전송 라인들(MP)은 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)의 경계에서 x 방향을 따라 연장될 수 있다. 예를 들어, 전원 전송 라인들(MP)은 도 5의 제1 내지 제4 로우들(R1, R2, R3, R4)의 경계를 따라 연장될 수 있다. 전원 전송 라인들(MP)은 반도체 소자에 서로 다른 전원 전압을 각각 공급할 수 있다. 전원 전송 라인들(MP)은 하이 파워 배선 라인들 및 접지 전압인 로우 파워 배선 라인들을 포함할 수 있으며, 상기 하이 파워 배선 라인들 및 로우 파워 배선 라인들은 y 방향을 따라 교대로 배치될 수 있다. 실시예들에 따라, 전원 전송 라인들(MP)은 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)을 가로지르도록 배치될 수도 있을 것이다.
제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 동일한 레이어의 배선 라인들일 수 있다. 일 실시예에서, 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 최하부의 배선 라인인 M1 라인들일 수 있다. 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 반도체 소자에 신호를 공급할 수 있다.
제1 표준 셀(SC1a)의 제1 신호 전송 라인들(MS1)은, 제1 라우팅 트랙(RT1)의 트랙 라인들을 따라 배치될 수 있다. 제1 신호 전송 라인들(MS1)은 제1 표준 셀(SC1a)의 회로 구성에 따라, 상기 트랙 라인들 중 적어도 일부에 배치될 수 있다. 제1 신호 전송 라인들(MS1)은 상기 트랙 라인들을 따라 x 방향으로 연장되며, y 방향을 따라 제1 폭(W1)을 가질 수 있다. 제1 신호 전송 라인들(MS1)은 y 방향을 따라 인접하는 라인들 사이에서 제1 피치(P1a)로 배열되거나 제1 피치(P1a)보다 큰 제1 중심 이격 거리(L1)로 배열될 수 있다. 여기에서, '중심 이격 거리'는 인접하지 않은 라우팅 트랙을 따른 구성들의 중심 사이의 거리를 의미할 수 있다. 제1 중심 이격 거리(L1)는 제1 피치(P1a)의 배수, 즉 자연수배일 수 있다. 제1 피치(P1a)는 제1 트랙 폭(H1)과 동일할 수 있다. 제1 신호 전송 라인(MS1)은 인접하는 전원 전송 라인(MP)과도 제1 피치(P1a)로 배치될 수 있다. 다만, 전원 전송 라인들(MP)은 제1 폭(W1)보다 큰 제4 폭(W4)을 가지므로, 동일한 피치로 배열된 경우라도 이격 거리 또는 스페이싱(spacing)은 상대적으로 작을 수 있다.
제2 표준 셀(SC2a)의 제2 신호 전송 라인들(MS2)은, 제2 라우팅 트랙(RT2)의 트랙 라인들을 따라 배치될 수 있다. 제2 신호 전송 라인들(MS2)은 y 방향을 따라 제2 폭(W2)을 가질 수 있으며, 이는 제1 신호 전송 라인들(MS1)의 제1 폭(W1)과 동일할 수 있다. 제2 신호 전송 라인들(MS2)은 y 방향을 따라 인접하는 라인들 사이에서 제2 피치(P2a)로 배열될 수 있다. 제2 피치(P2a)는 제3 트랙 폭(H3)과 동일할 수 있다. 실시예들에 따라, 제2 신호 전송 라인들(MS2) 중 일부가 서로 하나의 트랙을 건너 배치되는 경우, 제2 피치(P2a)의 배수의 피치로 배열될 수 있을 것이다. 제2 신호 전송 라인(MS2)은 인접하는 전원 전송 라인(MP)과 제2 피치(P2a)보다 큰 제3 피치(P2b)로 배치될 수 있으며, 이는 상술한 것과 같이 제2 라우팅 트랙(RT2)이 불균일 트랙이기 때문이다. 제3 피치(P2b)는 제2 트랙 폭(H2)과 동일할 수 있다. 실시예들에 따라, 제2 신호 전송 라인(MS2)은 인접하는 전원 전송 라인(MP)과, 제2 트랙 폭(H2) 및 제3 트랙 폭(H3)의 합에 대응되는 중심 이격 거리로 배열될 수도 있을 것이다. 제2 피치(P2a) 및 제3 피치(P2b) 중 적어도 하나는 제1 피치(P1a)와 다를 수 있다.
제3 표준 셀(SC3a)의 제3 신호 전송 라인들(MS3)은, 제3 라우팅 트랙(RT3)의 트랙 라인들을 따라 배치될 수 있다. 제3 신호 전송 라인들(MS3)은 y 방향을 따라 제3 폭(W3)을 가질 수 있으며, 이는 제1 및 제2 신호 전송 라인들(MS1, MS2)의 제1 및 제2 폭(W1, W2)과 동일할 수 있다. 제3 신호 전송 라인들(MS3)은 y 방향을 따라 인접하는 라인들 사이에서 제4 피치(P3a) 또는 제4 피치(P3a)보다 큰 제5 피치(P3b) 로 배열될 수 있다. 또는, 제5 피치(P3b)보다 큰 제2 중심 이격 거리(L2)로도 배치될 수 있다. 제5 피치(P3a)는 제4 트랙 폭(H4)과 동일할 수 있으며, 제6 피치(P3b)는 제5 트랙 폭(H5)과 동일하고, 제2 중심 이격 거리(L2)는 제4 트랙 폭(H4) 및 제5 트랙 폭(H5)의 합과 동일할 수 있다. 제3 신호 전송 라인(MS3)은 인접하는 전원 전송 라인(MP)과도 제4 피치(P3a)로 배치될 수 있으며, 실시예들에 따라, 제4 피치(P3a)의 두 배의 중심 이격 거리, 또는 제4 피치(P3a)의 l배(여기에서, l은 1 또는 2) 및 제5 피치(P3b)의 m배(여기에서, m은 1 또는 2)의 합에 대응되는 중심 이격 거리로 배열될 수 있다. 제4 피치(P3a) 및 제5 피치(P3b) 중 적어도 하나는 제1 피치(P1a), 제2 피치(P2a), 및 제3 피치(P2b) 중 적어도 하나와 다를 수 있다. 즉, 실시예들에서, 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)은 서로 다른 라우팅 트랙들(RT1, RT2, RT3)을 가짐에 따라, 서로 다른 배선 피치의 구성 또는 조합을 가질 수 있다.
본 실시예에서, 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 서로 실질적으로 동일한 제1 내지 제3 폭들(W1, W2, W3)을 각각 갖고, 제1 내지 제3 폭들(W1, W2, W3)은 전원 전송 라인들(MP)의 제4 폭(W4)보다 작을 수 있다. 다만, 배선 라인들의 상대적인 폭은 실시예들에서 다양하게 변경될 수 있으며, 이에 따라, 배선 라인들 사이의 이격 거리도 다양하게 변경될 수 있을 것이다. 전원 전송 라인들(MP) 및 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 예를 들어, 최하부의 배선 라인인 M1 라인들일 수 있거나, 그보다 상부에 배치되는 M2 또는 M3 라인들일 수 있다. 회로 기능 블록(100)에서, 표준 셀들 내의 모든 레이어의 배선 라인들이 각각 이와 같이 서로 다른 형태의 라우팅 트랙들에 따라 배치되거나, 일부 레이어의 배선 라인들이 이와 같은 형태로 배치될 수 있을 것이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 도 7a 및 도 7b에서는 도 5의 'A' 영역에 대응되는 영역이 각각 도시된다.
도 7a를 참조하면, 회로 기능 블록(100a)에서, 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 도 6의 실시예에서와 달리, 서로 다른 제1 내지 제3 폭들(W1, W2, W3)을 각각 가질 수 있다. 예를 들어, 제2 표준 셀(SC2a)의 제2 신호 전송 라인들(MS2)이 제1 폭(W1) 및 제3 폭(W3)보다 큰 제2 폭(W2)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다. 이 경우에도, 제1 내지 제3 폭들(W1, W2, W3)은 전원 전송 라인들(MP)의 제4 폭(W4)보다 작을 수 있으나, 이에 한정되지는 않는다. 이와 같이, 서로 다른 셀 라이브러리들로부터의 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)의 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 서로 다른 폭을 가질 수 있다.
또한, 예시적인 실시예들에서, 불균일 트랙인 제2 트랙(RT2)을 갖는 제2 표준 셀(SC2a)의 제2 신호 전송 라인들(MS2)은, 제2 트랙 폭(H2)의 트랙에서와 제3 트랙 폭(H3)의 트랙에서 서로 다른 폭을 가질 수도 있을 것이다. 이는 불균일 트랙인 제3 트랙(RT3)을 갖는 제3 표준 셀(SC3a)의 제3 신호 전송 라인들(MS3)에도 동일한 방식으로 적용될 수 있다. 다만, 이 경우에도 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)의 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3)은 적어도 일부가 서로 다른 폭을 가질 수 있을 것이다.
도 7b를 참조하면, 회로 기능 블록(100b)에서, 전원 전송 라인들(MPa, MPb)은 도 7a의 실시예에서와 달리, 서로 다른 두 개 이상의 폭들(W4a, W4b)을 가질 수 있다. 예를 들어, 하이 파워 배선 라인들(MPa)은 상대적으로 작은 폭(W4a)을 갖고, 로우 파워 배선 라인들(MPb)은 상대적으로 큰 폭(W4b)을 가질 수 있다. 또는, 그 반대의 경우도 가능할 것이다. 예시적인 실시예들에서, 전원 전송 라인들(MPa, MPb) 각각과 중첩되어 배치되는 각 로우들 내의 제1 내지 제3 표준 셀들(SC1a, SC2a, SC3a)의 셀 라이브러리들에 따라, 전원 전송 라인들(MPa, MPb)은 적어도 일부가 서로 다른 폭을 가질 수도 있을 것이다. 예시적인 실시예들에서, 하나의 로우 내에서도 전원 전송 라인들(MPa, MPb)은 두 가지 이상의 폭을 가질 수 있다. 이 경우, 전원 전송 라인들(MPa, MPb)은 폭이 변경되는 지점에서 이격되어, 단속적으로 배치될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 도 8a 및 도 8b에서는 도 5에 대응되는 영역이 각각 도시된다.
도 8a를 참조하면, 회로 기능 블록(100c)에서, 제1 내지 제4 로우들(R1, R2, R3, R4)의 셀 높이(CH1, CH2, CH3)는 서로 다를 수 있다. 예를 들어, 제1 셀 라이브러리(22)(도 2 참조)로부터의 제1 및 제4 로우(R1, R4)의 제1 표준 셀들(SC1a, SC1b, SC1c, SC1d, SC1e, SC1f, SC1g)의 제1 셀 높이(CH1)가 가장 클 수 있다. 제2 셀 라이브러리(24)(도 2 참조)로부터의 제2 로우(R2)의 제2 표준 셀들(SC2a, SC2b, SC2c, SC2d)의 제2 셀 높이(CH2)는, 제3 셀 라이브러리(26)(도 2 참조)로부터의 제3 로우(R3)의 제3 표준 셀들(SC3a, SC3b, SC3c)의 제3 셀 높이(CH3)보다 클 수 있다. 이와 같이, 실시예들에서, 셀 라이브러리(22, 24, 26)에 따라, 라우팅 트랙(RT1, RT2, RT3)의 형태뿐 아니라, 표준 셀들의 셀 높이가 서로 다를 수 있다.
예시적인 실시예들에서, 셀 라이브러리(22, 24, 26)에 따라, 표준 셀들 내에서 반도체 소자를 구성하는 활성 영역 및/또는 게이트 구조물의 임계 치수(critical dimension), 예를 들어 최소 폭이 서로 다를 수도 있을 것이다. 이에 의해, 서로 다른 셀 라이브러리(22, 24, 26)의 표준 셀들에 의한 반도체 소자들은 서로 다른 인가 전압 등과 같은 서로 다른 회로 스펙을 가질 수 있다.
도 8b를 참조하면, 회로 기능 블록(100d)은 제1 내지 제4 로우들(R1, R2, R3, R4)뿐 아니라, 제1 내지 제4 로우들(R1, R2, R3, R4)의 방향에 수직한 x 방향을 따라서도 서로 다른 셀 라이브러리들로부터의 표준 셀들이 배치될 수 있다. 구체적으로, 제1 및 제2 로우들(R1, R2)은 x 방향을 따라 나란하게 배치되는 제1 및 제2 컬럼들(C1, C2)을 갖고, 제1 컬럼(C1)과 제2 컬럼(C2)에는 서로 다른 셀 라이브러리들로부터의 표준 셀들이 배치될 수 있다. 도 5의 실시예에서와 동일하게, 제1 로우(R1)의 제1 컬럼(C1)에는 제1 표준 셀들(SC1a, SC1b)이 배치되고, 제2 로우(R2)의 제1 컬럼(C1)에는 제2 표준 셀들(SC2a, SC2b)이 배치될 수 있다. 도 5의 실시예에서와 달리, 제1 및 제2 로우들(R1, R2)의 제2 컬럼(C2)에는 제3 표준 셀들(SC3e, SC3f, SC3g)이 배치될 수 있다. 이에 따라, 제1 로우(R1)에서, 제1 라우팅 트랙(RT1)을 갖는 제1 표준 셀(SC1b)과 제3 라우팅 트랙(RT3)을 갖는 제3 표준 셀(SC3d)이 나란하게 배치되고, 제2 로우(R2)에서, 제2 라우팅 트랙(RT2)을 갖는 제2 표준 셀(SC2b)과 제3 라우팅 트랙(RT3)을 갖는 제3 표준 셀(SC3f)이 나란하게 배치될 수 있다. 이와 같이, 로우들뿐 아니라, 이에 수직한 컬럼들을 따라서도 서로 다른 셀 라이브러리들로부터의 표준 셀들이 배치될 수 있으며, 구체적인 배치 형태는 실시예들에 따라 다양하게 변경될 수 있다.
도 9a 및 도 9b는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.
도 9a를 참조하면, 상기 단위 회로는 인버터 회로일 수 있다. 인버터 회로는 제1 전원(VDD)을 입력받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다.
도 9b를 참조하면, 상기 단위 회로는 낸드(NAND) 회로일 수 있다. 낸드 회로는 제1 및 제2 풀-업 소자(TR1, TR2) 및 서로 직렬로 연결되어 제1 및 제2 풀-다운 소자(TR3, TR4)를 포함할 수 있다. 제1 및 제2 풀-업 소자(TR1, TR2)는 제1 전원(VDD)에 연결될 수 있다. 제1 및 제2 풀-다운 소자(TR3, TR4)는 서로 직렬로 연결되며, 제2 풀-다운 소자(TR4)는 제2 전원(VSS)에 연결될 수 있다.
제1 풀-업 소자(TR1)와 제1 풀-다운 소자(TR3)의 게이트들은 서로 연결되어 제1 입력단(INA)을 제공하고, 제2 풀-업 소자(TR2)와 제2 풀-다운 소자(TR4)의 게이트들은 서로 연결되어 제2 입력단(INB)을 제공할 수 있다. 한편, 제1 및 제2 풀-업 소자(TR1, TR2)의 소스/드레인 영역들 중 하나와, 제1 풀-다운 소자(TR3)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다.
다만, 도 9a 및 도 9b와 같은 인버터 회로 및 낸드 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 이러한 회로 외에도, 노어 표준 셀들 등과 같은 다양한 회로들을 제공할 수 있을 것이다.
도 10a 및 도 10b는 각각 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 도 10b는 도 10a의 레이아웃에 상부 비아들(V0) 및 상부 전원 전송 라인들(M2)을 더 도시하였다.
도 10a를 참조하면, 반도체 장치(200)는 도 5 내지 도 8b를 참조하여 상술한 하나의 회로 기능 블록의 일부의 예시적인 레이아웃을 도시한다. 예를 들어, 반도체 장치(200)는 도 5 및 도 6의 회로 기능 블록(100)의 일 예에 해당할 수 있다. 반도체 장치(200)는 제1 로우(R1)의 제1 표준 셀들(SC1a, SC1b, SC1c) 및 제2 로우(R2)의 제2 표준 셀들(SC2a, SC2b, SC2c)을 포함할 수 있으며, 필러 셀들(FC)을 더 포함할 수 있다. 제1 표준 셀들(SC1a, SC1b) 및 제2 표준 셀들(SC2b, SC2c)은 서로 다른 셀 라이브러리들로부터의 표준 셀들일 수 있다. 이에 따라, 제1 표준 셀들(SC1a, SC1b) 및 제2 표준 셀들(SC2b, SC2c)은 서로 다른 제1 및 제2 라우팅 트랙(RT1, RT2)을 각각 가질 수 있다. 제1 표준 셀들(SC1a, SC1b) 및 제2 표준 셀들(SC2b, SC2c)은 도 9a의 인버터 회로를 포함하는 표준 셀들이며, 제1 표준 셀(SC1c) 및 제2 표준 셀(SC2a)은 도 9b의 낸드 회로를 포함하는 표준 셀들이다. 다만, 이와 같은 제1 및 제2 표준 셀들((SC1a, SC1b, SC1c, SC2a, SC2b, SC2c) 및 필러 셀들(FC)의 배치는 예시적인 것으로, 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c) 각각은, N 웰 영역들(NWELL)과 같은 웰 영역들, x 방향으로 연장되는 한 쌍의 활성 영역들(ACT), y 방향으로 연장되는 게이트 라인들(GL), 활성 영역들(ACT) 및 게이트 라인들(GL)과 연결되는 콘택들(CNT), 콘택들(CNT)과 연결되는 하부 비아들(V0), 및 하부 비아들(V0)과 연결되는 하부 배선 라인들(M1)을 포함할 수 있다.
필러 셀들(FC)은, x 방향으로 연장되는 한 쌍의 활성 영역들(ACT), y 방향으로 연장되는 게이트 라인들(GL), 활성 영역들(ACT) 및 게이트 라인들(GL)과 연결되는 콘택들(CNT), 및 하부 배선 라인들(M1)을 포함할 수 있다. 필러 셀들(FC)은 더미 구성들 또는 더미 반도체 소자가 배치되는 영역일 수 있다.
도 10a 및 도 10b에서는 이해를 돕기 위하여 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c) 및 필러 셀들(FC)의 외측에서 경계에 걸쳐서 배치되는 일부 구성을 함께 도시하였다.
활성 영역들(ACT)은, 예를 들어, 각각 x 방향으로 연장되는 하나 이상의 활성 핀들을 포함할 수 있다. 활성 영역들(ACT)은 서로 다른 도전형의 웰 영역에 배치될 수 있으며, 상부의 콘택들(CNT)에 연결될 수 있다. N 웰 영역들(NWELL)에 배치되는 활성 영역들(ACT)은 N형의 도전형을 갖고, N 웰 영역들(NWELL)에 배치되지 않는 활성 영역들(ACT)은 P형의 도전형을 가질 수 있다.
제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)에서, 활성 영역들(ACT)은 도 9a 및 도 9b의 인버터 회로 및 낸드 회로를 제공하기 위해, 한 쌍의 활성 영역들(ACT) 중 하나에 연결되는 콘택(CNT)은 하부 비아(V0)를 통해 하부 배선 라인들(M1) 중 하이 파워 전원 전송 라인(M1(VDD))에 연결되고, 다른 하나에 연결되는 콘택(CNT)은 하부 비아(V0)를 통해 하부 배선 라인들(M1) 중 로우 파워 전원 전송 라인(M1(VSS))에 연결될 수 있다. 예시적인 실시예들에서, 제1 표준 셀들(SC1a, SC1b, SC1c)과 제2 표준 셀들(SC2a, SC2b, SC2c)에서 활성 영역들(ACT)의 y 방향을 따른 폭이 상이할 수도 있다.
필러 셀들(FC)에서, 활성 영역들(ACT)은 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)에서와 x 방향을 따라 연속성 있는 패턴으로 형성될 수 있다. 예시적인 실시예들에서, 필러 셀들(FC) 내의 활성 영역들(ACT)은, 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)의 활성 영역들(ACT)과 분리층 등에 의해 이격되어 더미 활성 영역의 형태로 구현될 수 있으나, 이에 한정되지는 않는다.
게이트 라인들(GL)은 게이트 전극 및 더미 게이트 전극을 포함하며, 활성 영역들(ACT)과 교차할 수 있다. 게이트 라인들(GL)은 활성 영역(ACT)과 함께 인버터 회로 및 낸드 회로의 풀-업 소자 및 풀-다운 소자를 제공할 수 있다. 도 9a의 인버터 회로에서는 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들이 서로 연결되므로, 게이트 라인(GL)은 한 쌍의 활성 영역들(ACT) 사이에서 공유될 수 있다. 게이트 라인들(GL)은 콘택들(CNT)을 통해 하부 배선 라인들(M1)에 연결될 수 있으며, 이는 하부 배선 라인들(M1) 중 제1 및 제2 신호 전송 라인(M1(S)_1, M1(S)_2)일 수 있다. 예시적인 실시예들에서, 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)의 x 방향을 따른 양 단에 공통적으로 배치되는 게이트 라인들(GL) 및 필러 셀들(FC) 내에 배치되는 게이트 라인들(GL)은 더미 게이트 전극을 포함할 수 있다. 따라서, 필러 셀들(FC) 내에 배치되는 게이트 라인들(GL)은 더미 게이트 구조물 또는 필러 게이트 구조물 등으로도 지칭될 수 있다. 예시적인 실시예들에서, 제1 표준 셀들(SC1a, SC1b, SC1c)과 제2 표준 셀들(SC2a, SC2b, SC2c)에서 게이트 라인들(GL)의 x 방향을 따른 폭이 상이할 수도 있다.
콘택들(CNT)은 활성 영역들(ACT) 및 게이트 라인들(GL)을 상부의 하부 비아들(V0)에 연결할 수 있다. 필러 셀들(FC)에서, 콘택들(CNT)은 하부 배선 라인(M1)과 같은 배선 라인과 연결되지 않는 더미 콘택들일 수 있다.
하부 배선 라인들(M1)은 활성 영역들(ACT)과 게이트 라인들(GL)의 상부에 배치되는 배선들로서, x 방향을 따라 연장될 수 있다. 하부 배선 라인들(M1)은 전원 전송 라인들(M1(VDD), M1(VSS)) 및 제1 및 제2 신호 전송 라인들(M1(S)_1, M1(S)_2)을 포함할 수 있다. 전원 전송 라인들(M1(VDD), M1(VSS))은 도 6을 참조하여 상술한 전원 전송 라인들(MP)의 일 예일 수 있다. 전원 전송 라인들(M1(VDD), M1(VSS))은 반도체 소자에 서로 다른 제1 및 제2 전원 전압(VDD, VSS)을 각각 공급할 수 있으며, 활성 영역들(ACT) 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다. 제1 및 제2 신호 전송 라인들(M1(S)_1, M1(S)_2)은 도 6을 참조하여 상술한 제1 내지 제3 신호 전송 라인들(MS1, MS2, MS3) 중 일부의 일 예일 수 있다. 제1 및 제2 신호 전송 라인들(M1(S)_1, M1(S)_2)은 반도체 소자에 신호을 공급하는 신호 전송 라인일 수 있으며, 게이트 라인들(GL) 및 활성 영역들(ACT) 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다.
제1 신호 전송 라인들(M1(S)_1)은 제1 로우(R1)의 제1 표준 셀들(SC1a, SC1b, SC1c)에 배치되고, 제2 신호 전송 라인들(M1(S)_2)은 제2 로우(R2)의 제2 표준 셀들(SC2a, SC2b, SC2c)에 배치될 수 있다. 제1 및 제2 신호 전송 라인들(M1(S)_1, M1(S)_2)은 각각 제1 및 제2 라우팅 트랙(RT1, RT2)의 점선으로 표시된 트랙 라인들에 따라 배치될 수 있다. 제1 및 제2 라우팅 트랙(RT1, RT2)에 대해서는 도 5 및 도 6을 참조한 설명이 동일하게 적용될 수 있다. 따라서, 제1 신호 전송 라인들(M1(S)_1)의 피치(P1a)는 제2 신호 전송 라인들(M1(S)_2)의 피치(P2a)와 동일하거나 다를 수 있으며, 제1 신호 전송 라인들(M1(S)_1)이 배치된 트랙 라인들의 형태는 제2 신호 전송 라인들(M1(S)_2)이 배치된 트랙 라인들의 형태와 다를 수 있다. 본 실시예에서, y 방향을 따라서, 제1 신호 전송 라인들(M1(S)_1)의 제1 폭(W1)은 제2 신호 전송 라인들(M1(S)_2)의 제2 폭(W2)과 동일할 수 있으며, 제1 폭(W1) 및 제2 폭(W2)은 전원 전송 라인들(M1(VDD), M1(VSS))의 제4 폭(W4)보다 작을 수 있으나, 이에 한정되지는 않는다.
필러 셀들(FC)은 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)로부터 연장된 제1 전원 전송 라인들(M1(VDD), M1(VSS))을 포함할 수 있다.
도 10b를 참조하면, 반도체 장치(200)는 상부 비아들(V1) 및 상부 비아들(V1)을 통해 하부 배선 라인들(M1)과 연결되는 상부 배선 라인들(M2)을 더 포함할 수 있다. 상부 배선 라인들(M2)은 하부 배선 라인들(M1)의 연장 방향과 수직한 방향, 예를 들어, y 방향을 따라 연장될 수 있다. 상부 배선 라인들(M2)은 상부 비아들(V1)을 통해 하부 배선 라인들(M1)과 연결될 수 있다. 도 10b에 도시된 상부 배선 라인들(M2)은 제2 신호 전송 라인들 중 일부일 수 있으며, 예를 들어, 각각의 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)의 내부에서 하부 배선 라인들(M1)을 서로 연결하는 라인들일 수 있다. 도 10b에서는, 하나의 레이어를 이루는 상부 배선 라인들(M2) 중 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c) 내에 배치되는 상부 배선 라인들(M2)만을 도시하였다.
실시예들에 따라, 반도체 장치(200)는 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)의 사이에서 각 제1 및 제2 표준 셀들(SC1a, SC1b, SC1c, SC2a, SC2b, SC2c)의 구성을 서로 연결하는 하부 배선 라인들(M1) 및/또는 상부 배선 라인들(M2)을 더 포함할 수 있다. 또한, 반도체 장치(200)는 상부 배선 라인들(M2)의 상부에 배치되는 M3 등의 배선 라인들을 더 포함할 수 있다. 예시적인 실시예들에서, 상부 배선 라인들(M2)을 포함하는 다른 레이어의 배선 라인들도 하부 배선 라인들(M1)과 유사하게, 제1 및 제2 로우들(R1, R2) 각각에서 서로 다른 라우팅 트랙에 따라 배치될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 11을 참조하면, 반도체 장치(200a)는, 예를 들어, 도 7a의 회로 기능 블록(100a)의 일 예에 해당할 수 있다. 본 실시예에서, y 방향을 따라서, 제1 신호 전송 라인들(M1(S)_1)의 제1 폭(W1)은 제2 신호 전송 라인들(M1(S)_2)의 제2 폭(W2)보다 작을 수 있으며, 제1 폭(W1) 및 제2 폭(W2)은 전원 전송 라인들(M1(VDD), M1(VSS))의 제4 폭(W4)보다 작을 수 있다. 이 경우에도, 제1 신호 전송 라인들(M1(S)_1)이 배치된 트랙 라인들의 형태는 제2 신호 전송 라인들(M1(S)_2)이 배치된 트랙 라인들의 형태와 다를 수 있다. 제1 신호 전송 라인들(M1(S)_1)의 피치(P1a)는 제2 신호 전송 라인들(M1(S)_2)의 다른 라우팅 트랙에 따른 피치(P2b)와 동일하거나 다를 수 있다.
도 12a 내지 도 12d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 12a 내지 도 12d에서는 각각 도 10b의 반도체 장치를 절단선 I-I', II-II', Ⅲ-Ⅲ', 및 IV-IV'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 12a 내지 도 12d에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 12a 내지 도 12d를 참조하면, 반도체 장치(200)는 기판(101), 활성 핀들(105)을 포함하는 활성 영역들(ACT), 소자분리층(110), 소스/드레인 영역들(120), 게이트 전극층(145)을 포함하는 게이트 구조물들(140), 하부 층간 절연층(130), 콘택들(CNT), 상부 층간 절연층(150), 하부 비아(V0), 하부 배선 라인들(M1), 하부 배선 라인들(M1)의 상부에 배치되는 상부 비아들(V1), 상부 배선 라인들(M2), 및 상부 비아들(V2)을 포함할 수 있다. 반도체 장치(200)는, 상부 층간 절연층(150)의 하면에 배치되는 식각 정지층들(160), 및 배선 라인들(M1, M2) 및 비아들(V0, V1)의 하면을 따라 배치되는 배리어층들(170)을 더 포함할 수 있다. 반도체 장치(200)는 활성 영역들(ACT)이 핀(fin) 구조의 활성 핀들(105)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.
소자분리층(110)은 기판(101)에서 활성 영역들(ACT)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 12a에 도시된 것과 같이, 소자분리층(110)은 인접하는 활성 영역들(ACT)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소자분리층(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(ACT)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 형태를 가질 수 있다. 활성 핀들(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 실시예들에 따라, 활성 핀들(105)은 제1 표준 셀들(SC1a, SC1b, SC1c)과 제2 표준 셀들(SC2a, SC2b, SC2c)에서 y 방향을 따라 서로 다른 폭을 가질 수도 있다.
게이트 구조물들(140)의 양측에서는 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(105)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 생략될 수 있으며, 이 경우, 활성 영역들(ACT)은 평탄한 상면을 갖는 구조를 가질 수 있을 것이다.
소스/드레인 영역들(120)은 게이트 구조물들(140)의 양측에서, 활성 핀들(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 도 12c의 x 방향을 따른 단면에서, 게이트 구조물들(140)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(120)과 게이트 구조물들(140)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은, 도 12a에 도시된 것과 같이, y 방향을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 도 12a의 y 방향을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물들(140)은 활성 영역들(ACT)의 상부에서 활성 영역들(ACT)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(140)과 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조물(140)은 게이트 절연층(142), 게이트 전극층(145), 게이트 스페이서층들(146), 및 게이트 캡핑층(148)을 포함할 수 있다. 실시예들에 따라, 게이트 구조물들(140)은 제1 표준 셀들(SC1a, SC1b, SC1c)과 제2 표준 셀들(SC2a, SC2b, SC2c)에서 x 방향을 따라 서로 다른 폭을 가질 수도 있다.
게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(165)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극층(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극층(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(145)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(145)은 반도체 장치(200)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극층(145)은 별도의 게이트 분리층에 의해 분리될 수 있다.
게이트 스페이서층들(146)은 게이트 전극층(145)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(146)은 소스/드레인 영역들(120)과 게이트 전극층(145)을 절연시킬 수 있다. 게이트 스페이서층들(146)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(146)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들(146)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(148)은 게이트 전극층(145)의 상부에 배치될 수 있으며, 게이트 전극층(145)과 게이트 스페이서층들(146)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(148)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(130)은 소스/드레인 영역들(120) 및 게이트 구조물들(140)을 덮도록 배치될 수 있다. 하부 층간 절연층(130)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택들(CNT)은 하부 층간 절연층(130)을 관통하여 소스/드레인 영역들(120)과 연결되거나, 하부 층간 절연층(130) 및 게이트 캡핑층(148)을 관통하여 게이트 전극층(145)과 연결될 수 있으며, 소스/드레인 영역들(120) 및 게이트 전극층(145)에 전기적인 신호를 인가할 수 있다. 콘택들(CNT)은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 콘택들(CNT)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 콘택들(CNT)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 콘택들(CNT)은 소스/드레인 영역들(120) 및 게이트 전극층(145)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
상부 층간 절연층(150)은 콘택들(CNT)을 덮으며, 하부 비아들(V0), 하부 배선 라인들(M1), 상부 비아들(V1), 상부 배선 라인들(M2), 및 상부 비아들(V2)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 제1 내지 제3 절연층들(152, 154, 156)을 포함하며, 각각 하부 비아들(V0), 하부 배선 라인들(M1), 및 상부 비아들(V1)과 상부 배선 라인들(M2)과 동일한 높이 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층(150)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
식각 정지층들(160)은 제1 내지 제3 절연층들(152, 154, 156) 각각의 하면에 배치될 수 있다. 식각 정지층들(160)은 하부 비아들(V0), 하부 배선 라인들(M1), 및 상부 비아들(V1)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층들(160)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
배선 구조물을 이루는 하부 비아들(V0), 하부 배선 라인들(M1), 상부 비아들(V1), 및 상부 배선 라인들(M2)은 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부 배선 라인들(M1) 및 상부 배선 라인들(M2)은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다. 상기 배선 구조물은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 구조물은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
배리어층들(170)은 상기 배선 구조물 내에서, 배선 라인들(M1, M2) 및 비아들(V0, V1)의 하면을 따라 배치될 수 있다. 구체적으로, 배리어층들(170)은 하부 비아들(V0), 하부 배선 라인들(M1), 상부 비아들(V1), 및 상부 배선 라인들(M2) 각각의 하면 및 측면을 따라 배치될 수 있다. 특히, 배리어층들(170)은, 도 12d에 도시된 것과 같이, 상부 배선 라인들(M2)의 측면 및 하면으로부터 상부 비아들(V1)의 측면을 따라 상부 비아들(V1)의 하면으로 연속적으로 연장될 수 있다. 이러한 배리어층들(170)의 배치는, 하부 비아들(V0) 및 하부 배선 라인들(M1)을 각각 싱글 다마신 구조로 형성하고, 상부 비아들(V1)과 상부 배선 라인들(M2)을 듀얼 다마신 구조로 형성함에 따른 것일 수 있다. 배리어층들(170)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
도 12d에 도시된 것과 같이, y 방향을 따라 인접하는 제1 및 제2 표준 셀들(SC1c, SC2c)에서, 제1 및 제2 신호 전송 라인들(M1(S)_1, M1(S)_2)은 서로 다른 라우팅 트랙에 따라 배치되어, 제1 신호 전송 라인들(M1(S)_1)의 피치(P1a)는 제2 신호 전송 라인들(M1(S)_2)의 피치(P2a)와 다를 수 있다. 다만, 실시예들에 따라, 1 신호 전송 라인들(M1(S)_1)의 피치(P1a)는 제2 신호 전송 라인들(M1(S)_2)의 피치(P2a)와 동일한 것도 가능하다. 본 실시예에서, y 방향을 따라, 제1 신호 전송 라인들(M1(S)_1)의 제1 폭(W1)은 제2 신호 전송 라인들(M1(S)_2)의 제2 폭(W2)과 동일할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 13에서는 도 11의 반도체 장치를 절단선 IV-IV'를 따라서 절단한 단면들을 예시적으로 도시한다.
도 13을 참조하면, 반도체 장치(200a)에서는, 제1 신호 전송 라인들(M1(S)_1)의 제1 폭(W1)이 제2 신호 전송 라인들(M1(S)_2)의 제2 폭(W2)보다 작을 수 있다. 제1 신호 전송 라인들(M1(S)_1)의 피치(P1a)는 제2 신호 전송 라인들(M1(S)_2)의 피치(P2a)와 동일하거나 다를 수 있으며, 제1 신호 전송 라인들(M1(S)_1)이 배치된 트랙 라인들의 형태는 제2 신호 전송 라인들(M1(S)_2)이 배치된 트랙 라인들의 형태와 다를 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 14에서는 도 12c에 대응하는 영역을 도시한다.
도 14를 참조하면, 반도체 장치(200b)는, 활성 영역들(ACT) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(115) 및 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(118)을 더 포함할 수 있다. 반도체 장치(200b)는 게이트 구조물(140a)이 활성 핀(105)과 채널층들(115)의 사이 및 나노 시트 형상의 복수의 채널층들(115)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(200b)는 채널층들(115), 소스/드레인 영역들(120), 및 게이트 구조물(140a)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
복수의 채널층들(115)은 활성 영역(ACT) 상에서 활성 핀(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(115)은 소스/드레인 영역들(120)과 연결되면서, 활성 핀(105)의 상면들과는 이격될 수 있다. 채널층들(115)은 y 방향에서 활성 핀(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(140a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(115)은 x 방향에서 게이트 구조물(140a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
복수의 채널층들(115)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(115)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(115)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀(105)이 게이트 전극층(145)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조물(140a)은 활성 핀들(105) 및 복수의 채널층들(115)의 상부에서 활성 핀들(105) 및 복수의 채널층들(115)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(140a)과 교차되는 활성 핀들(105) 및 복수의 채널층들(115)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(145)의 사이뿐 아니라, 복수의 채널층들(115)과 게이트 전극층(145)의 사이에도 배치될 수 있다. 게이트 전극층(145)은 활성 핀들(105)의 상부에서 복수의 채널층들(115)의 사이를 채우며 복수의 채널층들(115)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(145)은 게이트 절연층(142)에 의해 복수의 채널층들(115)로부터 이격될 수 있다.
내부 스페이서층들(118)은 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치될 수 있다. 게이트 전극층(145)은 내부 스페이서층들(118)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(118)은 게이트 전극층(145)과 마주하는 측면이 평탄하거나, 게이트 전극층(145)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(118)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 반도체 장치(200b)의 실시예들에 따라, 내부 스페이서층들(118)은 생략될 수도 있다.
예시적인 실시예들에서, 상기 MBCFETTM 구조의 반도체 장치(200b)는, 도 12a 내지 도 12d의 반도체 장치(200)와 함께, 도 4 내지 도 8b을 참조하여 상술한 반도체 장치의 일 영역에 추가적으로 배치되는 것도 가능할 것이다. 또한, 예시적인 실시예들에서, 반도체 장치는 적어도 일 영역에, 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물이 배치된 수직형 전계 효과 트랜지스터(vertical FET)를 포함할 수도 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
ACT: 활성 영역 CNT: 콘택
FC: 필러 셀 GL: 게이트 라인
M1: 하부 배선 라인 M2: 상부 배선 라인
SC: 표준 셀 V0: 하부 비아
V1: 상부 비아 100: 회로 기능 블록
101: 기판 105: 활성 핀
110: 소자분리층 115: 채널층
118: 내부 스페이서층 120: 소스/드레인 영역
130: 하부 층간 절연층 140: 게이트 구조물
142: 게이트 절연층 146: 게이트 스페이서층
145: 게이트 전극층 148: 게이트 캡핑층
150: 상부 층간 절연층 160: 식각 정지층
170: 배리어층 200: 반도체 장치

Claims (10)

  1. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 활성 영역, 상기 활성 영역과 교차하여 배치되는 게이트 구조물, 상기 게이트 구조물의 양 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역 및 상기 게이트 구조물과 전기적으로 연결되는 배선 라인들을 각각 포함하는 표준 셀들; 및
    상기 표준 셀들 중 적어도 일부 사이에 배치되며, 필러 활성 영역 및 상기 필러 활성 영역과 교차하여 배치되는 필러 게이트 구조물을 각각 포함하는 필러 셀들을 포함하고,
    상기 표준 셀들은, 상기 제2 방향을 따라 연속적으로 위치하는 제1 내지 제3 로우(row)들에 각각 배치되는 제1 내지 제3 표준 셀들을 포함하고,
    상기 제1 표준 셀의 상기 배선 라인들 중 적어도 일부는 상기 제2 방향을 따라 제1 피치(pitch)로 배열되고, 상기 제2 표준 셀의 상기 배선 라인들 중 적어도 일부는 상기 제2 방향을 따라 상기 제1 피치와 다른 제2 피치로 배열되고, 상기 제3 표준 셀의 상기 배선 라인들중 적어도 일부는 상기 제2 방향을 따라 상기 제1 및 제2 피치들과 다른 제3 피치로 배열되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 배선 라인들 중, 상기 제1 내지 제3 표준 셀들의 내부에 배치되는 상기 배선 라인들은, 상기 제2 방향을 따라 동일한 폭을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 표준 셀의 상기 배선 라인들은 상기 제2 방향을 따라 제1 폭을 갖고, 상기 제2 표준 셀의 상기 배선 라인들은 상기 제2 방향을 따라 상기 제1 폭과 다른 제2 폭을 갖고, 상기 제3 표준 셀의 상기 배선 라인들은 상기 제2 방향을 따라 상기 제1 및 제2 폭들과 다른 제3 폭을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 내지 제3 표준 셀들은 서로 다른 셀 높이(height)를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 표준 셀의 상기 배선 라인들은 상기 제2 방향을 따라 상기 제1 피치 또는 상기 제1 피치의 배수의 중심 이격 거리로 배열되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 표준 셀의 상기 배선 라인들 중 일부는 상기 제2 방향을 따라 상기 제2 피치보다 큰 피치로 배열되는 반도체 장치.
  7. 기판 상에 배치되며, 제1 반도체 소자 및 상기 제1 반도체 소자와 전기적으로 연결되는 제1 신호 전송 라인들을 포함하는 제1 표준 셀; 및
    상기 기판 상에서 상기 제1 표준 셀과 접하도록 배치되며, 제2 반도체 소자 및 상기 제2 반도체 소자와 전기적으로 연결되는 제2 신호 전송 라인들을 포함하는 제2 표준 셀을 포함하고,
    상기 제1 신호 전송 라인들 중 적어도 일부는 제1 피치로 배열되고, 상기 제2 신호 전송 라인들 중 적어도 일부는 상기 제1 피치와 다른 제2 피치로 배열되며,
    상기 제1 표준 셀 및 상기 제2 표준 셀은 하나의 기능을 수행하는 제1 회로 기능 블록에 포함되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 회로 기능 블록과 다른 회로 기능을 수행하는 제2 회로 기능 블록을 더 포함하고,
    상기 제1 회로 기능 블록과 상기 제2 회로 기능 블록은 반도체 소자가 배치되지 않는 할로(halo) 영역에 의해 이격되는 반도체 장치.
  9. 기판 상에 서로 이격되어 배치되며, 서로 다른 회로 기능을 수행하는 복수의 표준 셀들을 각각 포함하는 복수의 회로 기능 블록들을 포함하고,
    상기 복수의 표준 셀들은, 제1 배선 라인들을 포함하는 제1 표준 셀 및 상기 제1 배선 라인들과 동일한 높이 레벨에 위치하는 제2 배선 라인들을 포함하는 제2 표준 셀을 포함하고,
    상기 제1 배선 라인들과 상기 제2 배선 라인들은, 적어도 일부가 서로 다른 피치를 갖는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 배선 라인들과 상기 제2 배선 라인들은, 적어도 일부가 서로 다른 폭을 갖는 반도체 장치.
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