TW202414268A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包括：第一標準胞元，在基板上佈置於第一列中且分別包括第一基底主動區；第二標準胞元，佈置於與第一列相鄰的第二列中且分別包括第二基底主動區；電源線，沿著第一與第二標準胞元之間的邊界在第一方向上延伸；以及裝置隔離層，位於第一及第二基底主動區的側表面上，其中，在平面圖中，第一標準胞元與第二標準胞元具有相同的胞元高度，第一標準胞元中的每一者的第一基底主動區包括具有第一導電類型的第一主動線及具有第二導電類型的第二主動線，第二標準胞元中的每一者的第二基底主動區包括具有第一導電類型的第三主動線及具有第二導電類型的第四主動線，佈置於第一列中的第一標準胞元的第一主動線具有相同的第一寬度，佈置於第二列中的第二標準胞元的第三主動線具有相同的第二寬度，且第一寬度窄於第二寬度。

Description

半導體裝置

本發明概念是有關於半導體裝置的設計及製造。

隨著對高效能、高速度及/或多功能性的半導體裝置的需求增加，半導體裝置的積體度亦在增加。在半導體裝置高積體化的趨勢下，已經積極地進行設計佈局的研究，特別是用於對半導體裝置進行連接的配線的高效佈線的研究。

本發明概念的一態樣是提供一種具有提高的生產率及電性效能的半導體裝置。

根據本發明概念的一態樣，一種半導體裝置包括：第一標準胞元，在基板上佈置於第一列中且分別包括第一基底主動區；第二標準胞元，在所述基板上佈置於與所述第一列相鄰的第二列中且分別包括第二基底主動區；電源線，沿著所述第一標準胞元與所述第二標準胞元之間的邊界在第一方向上延伸；以及裝置隔離層，位於所述第一基底主動區的側表面及所述第二基底主動區的側表面上，其中，在平面圖中，所述第一標準胞元與所述第二標準胞元具有相同的胞元高度，所述第一標準胞元中的每一者的所述第一基底主動區包括具有第一導電類型的第一主動線及具有與所述第一導電類型不同的第二導電類型的第二主動線，所述第二標準胞元中的每一者的所述第二基底主動區包括具有所述第一導電類型的第三主動線及具有所述第二導電類型的第四主動線，佈置於所述第一列中的所述第一標準胞元的所述第一主動線具有相同的第一寬度，佈置於所述第二列中的所述第二標準胞元的所述第三主動線具有相同的第二寬度，且所述第一寬度窄於所述第二寬度。

根據本發明概念的另一態樣，一種半導體裝置包括：基板，具有在第一方向上延伸的基底主動區；多個標準胞元，分別包括在所述基底主動區上在與所述第一方向交叉的第二方向上延伸的閘極結構、以及在所述閘極結構的兩側位於所述基底主動區上的源極/汲極區；以及多條電源線，分別沿著所述多個標準胞元的邊界在所述第一方向上延伸，且被配置成向所述多個標準胞元供電，其中所述多個標準胞元被佈置於在所述第二方向上具有相同胞元高度的多個列中，所述基底主動區中的每一者包括具有第一導電類型的第一主動線及具有與所述第一導電類型不同的第二導電類型的第二主動線，所述基底主動區包括包含第一基底主動區的第一群組及包含第二基底主動區的第二群組，在所述第一群組中的每一者中，所述第一基底主動區包括具有第一寬度且在所述第一方向上佈置於所述多個列中的一列中的所述第一主動線，且在所述第二群組中的每一者中，所述第二基底主動區包括具有與所述第一寬度不同的第二寬度且在所述第一方向上佈置於所述多個列中的一列中的所述第一主動線，其中所述第一群組與所述第二群組在所述第二方向上以規則的間隔佈置。

根據本發明概念的另一態樣，一種半導體裝置包括：基板，具有基底主動區；多個標準胞元，在所述基板上佈置於多個列中；以及多條電源線，沿著所述多個標準胞元的邊界在第一方向上延伸且被配置成向所述多個標準胞元供電，其中所述多個標準胞元中的每一者包括在所述基底主動區上在與所述第一方向交叉的第二方向上延伸的閘極結構、以及在所述閘極結構的兩側位於所述基底主動區上的源極/汲極區，所述多條電源線以相等的間隔彼此平行延伸，且所述基底主動區包括在所述多個列之中不同列中具有不同寬度且在所述第一方向上佈置的第一基底主動區與第二基底主動區。

在下文中，將參照附圖闡述本發明概念的實例性實施例。然而，本發明的標的物可以許多不同的形式實施，且不應被解釋為限於在本文中所述的實施例。在圖式中，在整個說明中，相同的數字指代相同的元件，且可省略重複的說明。應理解，儘管本文中可能使用第一、第二等用語來闡述各種元件，然而該些元件不應受該些用語限制。該些用語僅用於區分一個元件與另一元件。因此，舉例而言，在不背離本發明概念的教示的條件下，以下論述的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。如本文中所使用的用語「及/或（and/or）」包括相關聯列出項中的一或多者的任何及所有組合。應注意，針對一個實施例闡述的態樣可併入於不同的實施例中，但未針對其進行具體闡述。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合進行組合。

圖1是示出根據實例性實施例的用於實行半導體設計的電腦系統的方塊圖。

參照圖1，電腦系統可包括中央處理單元（central processing unit，CPU）10、工作記憶體30、輸入/輸出（input/output，I/O）裝置50及儲存裝置（或輔助儲存器）70。此處，電腦系統可為用於本發明概念的佈局設計的設備。電腦系統可額外包括各種設計及驗證模擬程式。

CPU 10可被配置成在電腦系統中執行軟體（應用程式、作業系統、裝置驅動器）。CPU 10可被配置成執行加載至工作記憶體30中的作業系統（operating system，OS）。CPU 10可被配置成基於作業系統執行各種應用程式（application program，AP）。舉例而言，CPU 10可被配置成執行工作記憶體30中加載的佈局設計工具32。

作業系統或應用程式可被加載至工作記憶體30中。當電腦系統被啟動時，儲存於儲存裝置70中的OS影像可基於啟動序列（booting sequence）被加載至工作記憶體30中。作業系統可支持電腦系統的通用I/O操作。類似地，應用程式可被加載至工作記憶體30中以供使用者選擇或提供基本服務。具體而言，用於設計根據本發明概念實施例的佈局的佈局設計工具32亦可自儲存裝置70加載至工作記憶體30中。

佈局設計工具32可具有偏置功能，所述偏置功能可將特定佈局圖案的形狀及位置改變成與由設計規則定義的形狀及位置不同。另外，佈局設計工具32可對所改變的偏置資料條件實行設計規則檢查（design rule check，DRC）。工作記憶體30可為例如靜態隨機存取記憶體（static random access memory，SRAM）或動態隨機存取記憶體（dynamic random access memory，DRAM）等揮發性記憶體，或者為例如相變隨機存取記憶體（phase-change random access memory，PRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、電阻隨機存取記憶體（resistive random access memory，RRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）或反或（NOR）快閃記憶體等非揮發性記憶體。

工作記憶體30可更包括被配置成對設計的佈局資料實行光學鄰近校正（optical proximity correction，OPC）的模擬工具34。

I/O裝置50被配置成控制來自使用者介面裝置的使用者輸入及輸出。舉例而言，I/O裝置50可包括鍵盤或監視器以接收來自設計者的資訊。使用I/O裝置50，設計者可接收關於需要調整操作特性的半導體區或資料路徑的資訊。另外，模擬工具34的處理過程及處理結果可藉由I/O裝置50顯示。

儲存裝置70被設置為電腦系統的儲存媒體。儲存裝置70可儲存應用程式、作業系統影像及各種資料。儲存裝置70可設置為記憶體卡（例如，多媒體卡（multimedia card，MMC）、嵌入式多媒體卡（embedded multimedia card，eMMC）、安全數位（secure digital，SD）、微SD等）或硬式磁碟機（hard disk drive，HDD）。儲存裝置70可包括具有相對大的儲存容量的反及（NAND）型快閃記憶體。在其他實施例中，儲存裝置70可包括下一代非揮發性記憶體（例如PRAM、MRAM、ReRAM或FRAM，或者NOR快閃記憶體）。

系統內部連接線（system interconnector）90可為用於在電腦系統內部提供網路的系統匯流排。CPU 10、工作記憶體30、I/O裝置50及儲存裝置70可藉由系統內部連接線90電性連接，且彼此交換資料。然而，系統內部連接線90的配置不限於以上說明，且在其他實施例中可更包括用於高效管理的中介單元（mediating unit）。

圖2是示出根據實例性實施例的設計及製造半導體裝置的方法的流程圖，且可理解，所述方法的設計操作可由上述電腦系統來實施。

參照圖2，根據本實例性實施例的設計及製造半導體裝置的方法可包括半導體裝置設計操作S100及半導體裝置製造製程操作S200。

半導體裝置設計操作S100是對電路的佈局進行設計的操作，且可使用用於設計電路的工具來實行。所述工具可為包括由處理器執行的多個指令的程式。因此，半導體裝置設計操作S100可為用於設計電路的經電腦實施的操作。半導體裝置製造製程操作S200是根據所設計的佈局製造半導體裝置的操作，且可在半導體製程模組中實行。

首先，半導體裝置設計操作S100可包括布圖規劃操作（floorplan operation）S110、電源規劃操作（powerplan operation）S120、放置操作S130、時脈樹合成（clock tree synthesis，CTS）操作S140、佈線操作S150及假設分析（what-if-analysis）操作S160。

布圖規劃操作S110可為藉由切割及移動以邏輯方式設計的示意性電路來在實體上對其進行設計的操作。在布圖規劃操作S110中，可提供記憶體或功能區塊。在此操作中，舉例而言，可辨識將被佈置成彼此相鄰的功能區塊，且可慮及可用空間及所需效能來分配功能區塊的空間。舉例而言，布圖規劃操作S110可包括產生站點列（site-row）的操作及在所產生的站點列中形成金屬佈線軌跡的操作。站點列是用於根據規定的設計規則對儲存於胞元庫（cell library）中的標準胞元進行佈置的框架。可在每一列中佈置各自具有相同高度的標準胞元。一些列中的標準胞元可提供用於佈置標準胞元的站點，以具有與其他列中的標準胞元的高度不同的高度。金屬佈線軌跡是稍後在其上形成配線的假想線。

電源規劃操作S120可為對將本地電源（例如，驅動電壓或接地）連接至所佈置的功能區塊的配線圖案進行佈置的操作。舉例而言，可產生連接電源或接地的配線圖案，使得電源可以網的形式均勻地供應至整個晶片。在本說明書中，圖案亦可被稱為電源軌（power rail）或電源線（power line）。在此操作中，可藉由各種規則產生配線。舉例而言，配線可被產生為具有其中電源線在半導體基板上延伸成彼此間隔開的線形狀。

放置操作S130是對構成功能區塊的元件的圖案進行佈置的操作，且可包括對標準胞元進行佈置的操作。具體而言，在實例性實施例中，標準胞元中的每一者可包括半導體裝置及連接至所述半導體裝置的第一配線線。第一配線線可包括連接電源或地的電源傳輸線及被配置成傳輸控制訊號、輸入訊號或輸出訊號的配線線。在此操作中佈置的標準胞元之間可能產生空的區，且所述空的區可由填充胞元（filler cell）填充。與包括可操作半導體裝置及利用半導體裝置實施的單元電路的標準胞元不同，填充胞元可為虛設區。藉由此種操作，可界定用於構成將實際形成於半導體基板上的電晶體及配線的圖案的形狀或大小。舉例而言，為了在實際的半導體基板上形成反相器電路，可適當地設置將佈置於其上的佈局圖案（例如，p型金屬氧化物半導體（p type metal oxide semiconductor，PMOS）、n型金屬氧化物半導體（n type metal oxide semiconductor，NMOS）、N阱（N-WELL）、閘極電極及配線。在實例性實施例中，一個功能區塊內的圖案可被形成為具有相同的胞元高度。在此種情況下，藉由包括即使具有相同的胞元高度，亦可具有不同長度或不同寬度的主動區來形成各種佈局圖案。

CTS操作S140可為產生與確定半導體裝置效能的響應時間相關的中央時脈的訊號線圖案的操作。

佈線操作S150可為產生上部配線結構及下部配線結構或包括將所佈置的標準胞元連接的第二配線線的佈線結構的操作。具體而言，配電網路（power distribution network，PDN）可在此操作中實施。第二配線線可電性連接至標準胞元中的第一配線線，且可將標準胞元彼此電性連接或者可將標準胞元連接至電源或地。在實例性實施例中，第二配線線可被配置成在實體上形成於第一配線線的頂部上，但是在一些實例性實施例中，第二配線線中的一些（例如佈線結構）可在實體上形成於第一配線線的頂部上，且第二配線線中的其餘者（例如配電網路）可被配置成在實體上形成於半導體基板下方。

假設分析操作S160可為對所產生的佈局進行驗證及校正的操作。將驗證的項目可包括：設計規則檢查（DRC），驗證根據設計規則佈局是否正確；電子規則檢查（electronical rule check，ERC），驗證佈局是否正確而不存在電中斷；以及佈局與示意圖（layout vs schematic，LVS），判斷佈局是否匹配閘級網表（gate level net list）。

在實例性實施例中，自放置操作S130至假設分析操作S160的操作中的至少一者中可包括回饋操作。藉由回饋操作反映必要的校正，可再次實行放置操作S130至假設分析操作S160。亦即，放置操作S130至假設分析操作S160可被實行多次。在回饋操作中，可改變佈置於每一列中的標準胞元的佈置關係。

隨後，半導體裝置製造製程操作S200可包括遮罩產生操作S170及半導體裝置製造操作S180。

遮罩產生操作S170可包括：藉由對半導體裝置設計操作S100中產生的佈局資料實行光學鄰近校正（OPC）等產生用於在多個層上形成各種圖案的遮罩資料的操作；以及使用遮罩資料製造遮罩的操作。OPC可用於對光微影製程（photolithography process）中可能出現的失真進行校正。可以使用施加在玻璃或石英基板上的薄鉻膜來繪示佈局圖案的方式製造遮罩。

在半導體裝置製造操作S180中，可重複實行各種類型的曝光製程及蝕刻製程。藉由該些製程，可在半導體基板（例如矽）上依序形成在佈局設計期間配置的圖案的形狀。具體而言，使用多個遮罩在半導體基板（例如晶圓）上實行各種半導體製程，以形成其中實施積體電路的半導體裝置。在本實例性實施例中使用的半導體製程可藉由使用光（例如極紫外（extreme ultraviolet，EUV））的微影製程來實行，且由於遮罩是使用微影製程製造而成，因此可自由設定圖案的節距、間隔及/或線寬。另外，半導體製程可包括沈積製程、蝕刻製程、離子製程、清潔製程及類似製程。另外，半導體製程可包括將半導體裝置安裝於印刷電路板（printed circuit board，PCB）上並利用密封材料將半導體裝置密封的封裝製程，或者可包括半導體裝置或半導體裝置封裝的測試製程。

圖3A是根據實例性實施例的半導體裝置的示意性佈局圖。

圖3B是根據實例性實施例的半導體裝置的佈局圖的部分放大圖。圖3B是示出圖3A所示區「A」的部分放大圖。圖3A及圖3B可為根據參照圖1及圖2闡述的方法設計的佈局，但是亦可被理解為基於所述佈局製造的實際半導體裝置的平面圖。為了便於說明，省略詳細的胞元結構，且主要示出所述多條電源線PM及基底主動區ACT。

參照圖3A及圖3B，半導體裝置100可包括標準胞元SC及充當虛設區的填充胞元FC。標準胞元SC可分別佈置於在第一方向D1上延伸的多個列RW中，且佈置於與第一方向D1交叉（例如，垂直於第一方向）的第二方向D2上。

標準胞元SC中的每一者具有佈置於作為行方向的第二方向D2上的第一導電類型（例如，p型）裝置區及第二導電類型（例如，n型）裝置區。位於所述多個列RW之中兩個相鄰列中的標準胞元SC可被佈置成使得相同導電類型的裝置區彼此相鄰。

標準胞元SC中的每一者可包括在作為列方向的第一方向D1上延伸的基底主動區ACT。在實例性實施例中，基底主動區ACT可包括在第一方向D1上延伸的第一主動線ACT_P及與第一主動線ACT_P間隔開且平行於第一主動線ACT_P延伸的第二主動線ACT_N。第一主動線ACT_P可設置於第一裝置區中，且第二主動線ACT_N可設置於第二裝置區中。第一主動線ACT_P及第二主動線ACT_N可包含不同導電類型的雜質。舉例而言，第一主動線ACT_P可具有第一導電類型，且第二主動線ACT_N可具有第二導電類型。

根據實例性實施例的半導體裝置100可更包括沿著標準胞元SC的邊界在第一方向D1上延伸的多條電源線PM，如圖3B所示。在實例性實施例中，所述多條電源線PM可在第二方向D2上以相同的間隔彼此平行延伸。所述多條電源線PM可被配置成向相鄰的標準胞元SC供電。所述多條電源線PM可包括在第二方向D2上交替設置的第一電源線PM1與第二電源線PM2，且第一電源線PM1與第二電源線PM2可分別向位於其間的標準胞元SC供應不同的電位。舉例而言，第一電源線PM1可被配置成供應第一電位，且第二電源線PM2可被配置成供應第二電位。設置於兩個相鄰列的標準胞元SC之間的邊界處的電源線可為由相鄰標準胞元共享的共享電源線。

所述多個列RW可包括第一列R1及與第一列R1相鄰的第二列R2，且標準胞元SC可包括佈置於第一列R1中的第一標準胞元SC1及佈置於第二列R2中的第二標準胞元SC2。

第一標準胞元SC1及第二標準胞元SC2中的每一者可為設置於相鄰的第一電源線PM1與第二電源線PM2之間的互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）裝置。

第一標準胞元SC1中的每一者可具有相同的胞元高度，且第二標準胞元SC2中的每一者可具有相同的胞元高度。在本說明書中，「胞元高度」可被定義為標準胞元SC中的每一者在第二方向D2上的長度。佈置於每一列中的標準胞元SC可具有不同的寬度（在第一方向D1上界定），即使所述標準胞元SC具有相同的胞元高度。

第一標準胞元SC1及第二標準胞元SC2可具有與第一胞元高度CH1相同的胞元高度。

在實例性實施例中，第一標準胞元SC1可包括在第一方向D1上延伸的第一基底主動區ACT1，且第二標準胞元SC2可包括在第二方向D2上延伸的第二基底主動區ACT2。在本說明書中，第二標準胞元SC2的第一主動線ACT_P可被稱為「第三主動線」，且第二標準胞元SC2的第二主動線ACT_N可被稱為「第四主動線」。

在第二方向D2上，第一基底主動區ACT1可具有第一寬度W1，且第二基底主動區ACT2可具有第二寬度W2。在本說明書中，基底主動區ACT的寬度可指代第一主動線ACT_P的寬度。在第一列R1中，第一基底主動區ACT1的第一主動線ACT_P可具有均勻的第一寬度W1且在第一方向D1上延伸。在第二列R2中，第二基底主動區ACT2的第一主動線ACT_P可具有均勻的第二寬度W2且在第一方向D1上延伸。亦即，佈置於第一列R1中的第一標準胞元SC1的第一主動線ACT_P可具有相同的第一寬度W1，且佈置於第二列R2中的第二標準胞元SC2的第一主動線ACT_P可具有相同的第二寬度W2。

藉由在一列中佈置具有相同寬度的基底主動區ACT，可改善由錐形圖案引起的製程缺陷，藉此提供具有提高的生產率的半導體裝置。錐形圖案可指代具有在一列中相鄰標準胞元SC之間的邊界處寬度改變的部分的基底主動區圖案。在藉由錐形圖案形成基底主動區的蝕刻製程中，可能在其中寬度改變的區中形成虛設結構。虛設結構可能使半導體裝置的電性效能及可靠性劣化。因此，根據實例性實施例的半導體裝置100可消除錐形圖案，以提供具有提高的生產率的半導體裝置。

在實例性實施例中，第一基底主動區ACT1中的每一者的第二主動線ACT_N可具有與第一基底主動區ACT1的第一寬度W1實質上相同的寬度，且第二基底主動區ACT2中的每一者的第二主動線ACT_N可具有與第二基底主動區ACT2的第二寬度W2實質上相同的寬度。

第一寬度W1可小於第二寬度W2。亦即，設置於第一列R1中的第一基底主動區ACT1的寬度（在第二方向D2上界定）可小於設置於第二列R2中的第二基底主動區ACT2的寬度（在第二方向D2上界定）。包括具有第一寬度W1的第一基底主動區ACT1的第一標準胞元SC1設置於第一列R1中，且包括具有第二寬度W2的第二基底主動區ACT2的第二標準胞元SC2設置於第二列R2中，藉此確保標準胞元的多樣性，以提供具有改善的電特性的半導體裝置。

根據實例性實施例的半導體裝置100可包括自同一庫提供的具有相同胞元高度的標準胞元SC，但是標準胞元SC可包括被配置成根據基底主動區ACT的寬度實行各種功能的標準胞元。因此，在所述多個列RW之中的一列中佈置包括具有相同寬度的基底主動區ACT1及ACT2的標準胞元SC1及SC2，且在每一列中設置包括具有不同寬度的基底主動區ACT1及ACT2的標準胞元SC1及SC2，藉此確保標準胞元的多樣性，同時消除錐形圖案。

參照圖3B，自第一標準胞元SC1中的每一者在第一方向D1上的中心軸C1至第一基底主動區ACT1的第一主動線ACT_P在第一方向D1上的中心軸AC_1的第一距離d1可大於自第二標準胞元SC2中的每一者在第一方向D1上的中心軸C2至第二基底主動區ACT2的第一主動線ACT_P在第一方向D1上的中心軸AC_2的第二距離d2。第一標準胞元SC1中的每一者可具有在第二方向D2上彼此相對的第一側與第二側以及位於所述第一側與所述第二側之間的第一中心軸C1，第二標準胞元SC2中的每一者可具有在第二方向D2上彼此相對的第三側與第四側以及位於所述第三側與所述第四側之間的第二中心軸C2，第一基底主動區ACT1的第一主動線ACT_P中的每一者可具有在第二方向D2上彼此相對的第五側與第六側以及位於所述第五側與所述第六側之間的第三中心軸AC_1，且第二基底主動區ACT2的第一主動線ACT_P中的每一者可具有在第二方向D2上彼此相對的第七側與第八側以及位於所述第七側與所述第八側之間的第四中心軸AC_2。自第一中心軸C1至第三中心軸AC_1的第一距離d1可大於自第二中心軸C2至第四中心軸AC_2的第二距離d2。

舉例而言，在平面圖中，自電源線PM至第一標準胞元SC1中的每一者的基底主動區ACT1的最短距離可實質上等於自電源線PM至第二標準胞元SC2中的每一者的基底主動區ACT2的最短距離。

圖4A是根據實例性實施例的半導體裝置的佈局圖的部分放大圖。儘管圖4A可為佈局，但是其可被理解為基於所述佈局製造的實際半導體裝置的平面圖。

參照圖4A，在根據實例性實施例的半導體裝置100a中，自第一標準胞元SC1中的每一者在第一方向D1上的中心軸C1至第一基底主動區ACT1的第一主動線ACT_P在第一方向D1上的中心軸AC_1的距離d1'可等於自第二標準胞元SC2中的每一者在第一方向D1上的中心軸C2至第二基底主動區ACT2的第一主動線ACT_P的中心軸AC_2的第二距離d2'。

第一標準胞元SC1中的每一者具有在第二方向D2上彼此相對的第一側與第二側以及位於所述第一側與所述第二側之間的第一中心軸C1，第二標準胞元SC2中的每一者具有在第二方向D2上彼此相對的第三側與第四側以及位於所述第三側與所述第四側之間的第二中心軸C2，基底主動區ACT1的第一主動線ACT_P中的每一者具有在第二方向D2上彼此相對的第五側與第六側以及位於所述第五側與所述第六側之間的第三中心軸AC_1，第二基底主動區ACT2的第一主動線ACT_P中的每一者具有在第二方向D2上彼此相對的第七側與第八側以及位於所述第七側與所述第八側之間的第四中心軸AC_2。自第一中心軸C1至第三中心軸AC_1的第一距離d1'可實質上等於自第二中心軸C2至第四中心軸AC_2的第二距離d2'。

在平面圖中，自電源線PM至第一標準胞元SC1中的每一者的基底主動區ACT1的最短距離可大於自電源線PM至第二標準胞元SC2中的每一者的基底主動區ACT2的最短距離。

若第一標準胞元SC1與第二標準胞元SC2並排佈置，則可在第一標準胞元SC1與第二標準胞元SC2之間的邊界處形成至少兩個虛設結構，但是由於第一標準胞元SC1與第二標準胞元SC2設置於不同的列R1及R2中，因此可不形成虛設結構。

圖4B是根據實例性實施例的半導體裝置的佈局圖的部分放大圖。儘管圖4A可為佈局，但是其可被理解為基於所述佈局製造的實際半導體裝置的平面圖。

參照圖4B，在根據實例性實施例的半導體裝置100b中，第一基底主動區ACT1的第一主動線ACT_P'及第二主動線ACT_N'可具有與圖3B的結構不同的結構。第一基底主動區ACT1的第一主動線ACT_P'中的每一者可具有相同的第一寬度W1，且第一基底主動區ACT1的第二主動線ACT_N'可具有不同於第一寬度W1的第三寬度W3。然而，所有的第二主動線ACT_N'可具有相同的第三寬度W3。如圖4B所示，第三寬度W3可大於第一寬度W1，但是實施例不限於此，且在其他實施例中，第三寬度W3可小於第一寬度W1。

類似地，第二基底主動區ACT2的第一主動線ACT_P'及第二主動線ACT_N'可具有與圖3B的結構不同的結構。第二基底主動區ACT2的第一主動線ACT_P'中的每一者具有相同的第二寬度W2，且第二基底主動區ACT2的第二主動線ACT_N'可具有不同於第二寬度W2的第四寬度W4。

圖5是根據實例性實施例的半導體裝置的示意性佈局圖。圖5可為佈局，但是其可被理解為基於所述佈局製造的實際半導體裝置的平面圖。

參照圖5，在根據實例性實施例的半導體裝置100c中，基底主動區ACT可包括多個基底主動區ACT1及ACT2，所述多個基底主動區ACT1及ACT2具有恆定的寬度且在第一方向D1上佈置於所述多個列RW中的每一者中。所述多個基底主動區ACT1及ACT2可包括具有第一寬度W1的第一基底主動區ACT1及具有第二寬度W2的第二基底主動區ACT2。第一寬度W1可小於第二寬度W2。

在實例性實施例中，參照圖2及圖5，在布圖規劃操作S110或放置操作S130中，可設計具有恆定寬度且在第一方向D1上佈置的多個基底主動區ACT。舉例而言，在布圖規劃操作S110中，可對具有恆定寬度而不具有錐形圖案的站點列、即對在第一方向D1上具有恆定寬度的基底主動區ACT實行設計操作，且可在放置操作S130中實行對標準胞元進行佈置的設計操作，所述標準胞元包括在站點列中的每一者中具有相同寬度的基底主動區ACT。

包括具有第一寬度W1的第一基底主動區ACT1的第一標準胞元SC1及包括具有第二寬度W2的第二基底主動區ACT2的第二標準胞元SC2可以規則的間隔佈置。

在所述多個相鄰的列RW中，第一標準胞元SC1與第二標準胞元SC2可以2n:2的間隔比率佈置。亦即，在所述多個相鄰的列RW中，第一基底主動區ACT1與第二基底主動區ACT2可以2n:2的間隔比率佈置。如圖5所示，第一標準胞元SC1與第二標準胞元SC2可以2:2的比率佈置，但是n不限於此，且舉例而言，n可為介於1至4的範圍內的整數。此外，在一些實施例中，n可為大於4的整數。當n相對大時，可實施低功率裝置，而當n相對小時，可實施具有改善的功率效能的裝置。

在實例性實施例中，可在圖2所示布圖規劃操作S110或放置操作S130中確定n的值。

基底主動區ACT1及ACT2可包括包含第一基底主動區ACT1的第一群組及包含第二基底主動區ACT2的第二群組。在第一群組中的每一者中，第一基底主動區ACT1包括第一主動線ACT_P，第一主動線ACT_P具有第一寬度且在第一方向D1上佈置於所述多個列RW中的一列中。在第一群組中的每一者中，第一主動線ACT_P可具有相同的寬度。在第二群組中的每一者中，第二基底主動區ACT2包括第一主動線ACT_P，第一主動線ACT_P具有第二寬度且在第一方向D1上佈置於所述多個列RW中的一列中。在第二群組中的每一者中，第一主動線ACT_P可具有相同的寬度。第一群組與第二群組可在第二方向D2上以規則的間隔佈置。在第二方向D2上，第一群組與第二群組可以2n:2的間隔比率佈置。

在實例性實施例中，第一群組的第二主動線ACT_N中的每一者可具有第一寬度，且第二群組的第二主動線ACT_N中的每一者可具有第二寬度，但是根據實例性實施例可具有與第一主動線ACT_P的寬度不同的寬度，如圖4B所示。

圖6是根據實例性實施例的半導體裝置的示意性佈局圖。圖6可為佈局，但是其可被理解為基於所述佈局製造的實際半導體裝置的平面圖。

參照圖6，根據實例性實施例的半導體裝置100d可具有與圖5的佈置不同的佈置。在多個相鄰的列RW中，第一標準胞元SC1與第二標準胞元SC2可不以2n:2的間隔比率設置。亦即，第一標準胞元SC1與第二標準胞元SC2可以不具有特定間隔比率的方式佈置於多個列RW中。

在實例性實施例中，半導體裝置100d的標準胞元SC的佈置關係可基於藉由圖2的回饋操作校正的佈局圖來形成。舉例而言，與圖5中闡述的不同，在布圖規劃操作S110或放置操作S130中，可在站點列中的每一者中佈置具有擁有不同寬度的基底主動區ACT的標準胞元以形成錐形圖案，且此後，可在站點列中的每一者中設置具有擁有相同寬度的基底主動區ACT的標準胞元，且然後可移除錐形圖案。可慮及基板的面積或裝置的電性效能來實行回饋操作。因此，可提供具有期望的或最佳化的積體度及電性效能的半導體裝置。

圖7是根據實例性實施例的半導體裝置的示意性佈局圖。圖7可為佈局，但是其可被理解為基於所述佈局製造的實際半導體裝置的平面圖。

參照圖7，與圖3A至圖6不同，根據實例性實施例的半導體裝置100e可更包括第三標準胞元SC3。

第三標準胞元SC3可在基板101上佈置於第三列中。第三標準胞元SC3可具有不同的寬度（在第二方向D2上界定），而在第三列中具有相同的胞元高度。第三標準胞元SC3的胞元高度可與第一標準胞元SC1及第二標準胞元SC2的胞元高度相同。

第三標準胞元SC3中的每一者可包括第三基底主動區ACT3。在本說明書中，第三標準胞元SC3的第一主動線ACT_P可被稱為「第五主動線」，且第二主動線ACT_N可被稱為「第六主動線」。

第三標準胞元SC3的第三基底主動區ACT3可具有相同的第三寬度，且在第三列中在第一方向D1上佈置。在本說明書中，基底主動區ACT3的寬度可指代第一主動線ACT_P的寬度。

第三基底主動區ACT3的第三寬度可與第一基底主動區ACT1的第一寬度W1（參照圖3B）及第二基底主動區ACT2的第二寬度W2（參照圖3B）不同。根據實例性實施例的半導體裝置100e可更包括具有與第一基底主動區ACT1及第二基底主動區ACT2的寬度不同的寬度的基底主動區、或者包括所述基底主動區的標準胞元，藉此可改善電性效能及/或積體度。亦即，藉由根據裝置特性確保同一庫中提供的標準胞元的多樣性，可提供具有改善的電性效能及積體度的半導體裝置。在本實例性實施例中，僅闡述第三基底主動區或第三標準胞元作為實例，但是除此以外，亦可提供具有各種寬度的基底主動區及包括所述基底主動區的標準胞元。

基底主動區ACT1、ACT2及ACT3可更包括包含第三基底主動區ACT3的第三群組。在第三群組中的每一者中，第三基底主動區ACT3可包括第一主動線ACT_P，第一主動線ACT_P具有第三寬度且在第一方向D1上佈置於所述多個列RW中的一列中。在第三群組中的每一者中，第一主動線ACT_P可具有相同的寬度。第三群組可在第二方向D2上與第一群組及第二群組以規則的間隔佈置。

圖8是示出根據實例性實施例的半導體裝置的平面圖。圖8是示出與圖3所示區「A」對應的區的平面圖。

圖9A至圖9C是示出根據實例性實施例的半導體裝置的剖視圖。圖9A是沿著圖8所示線I-I'及II-II'截取的剖視圖，圖9B是沿著圖8所示線III-III'截取的剖視圖，且圖9C是沿著圖8所示線IV-IV'截取的剖視圖。

參照圖8至圖9C，半導體裝置200可包括基板101、具有至少一個主動鰭105的主動區102、裝置隔離層110、源極/汲極區120、具有閘極電極145的閘極結構140、層間絕緣層130、接觸結構180、第一介電層172及第二介電層175以及電源線PM。根據實例性實施例的半導體裝置200可更包括設置於層間絕緣層130上的蝕刻終止層171。

半導體裝置200可包括鰭場效電晶體（Fin field effect transistor，FinFet）裝置，其中主動區102是分別包括具有鰭結構的主動鰭105的電晶體。

基板101可具有在第一方向D1及第二方向D2上延伸的上表面。基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽鍺。基板101可設置為塊狀晶圓、磊晶層、絕緣體上矽（silicon on insulator，SOI）層、絕緣體上半導體（semiconductor on insulator，SeOI）層或類似結構。基板101可包括摻雜區，例如N阱區NWEL。

裝置隔離層110可在基板101中界定主動區102。裝置隔離層110可藉由例如淺溝渠隔離（shallow trench isolation，STI）製程形成。如圖9A所示，裝置隔離層110可包括在相鄰的主動區102之間更深地延伸至基板101的下部部分的區，但實施例並不限於此。裝置隔離層110可具有位於較主動區102的上部部分低的水準上的上部部分。因此，裝置隔離層110可部分地暴露出主動區102的上部部分。在一些實例性實施例中，裝置隔離層110可具有彎曲的上表面，所述彎曲的上表面具有朝向主動鰭105的較高水準。裝置隔離層110可由絕緣材料形成，且可包含例如氧化物、氮化物或其組合。

在實例性實施例中，佈置於第一列中的第一標準胞元SC1及佈置於與所述第一列相鄰的第二列中的第二標準胞元SC2可設置於基板101上，相似於上面參照圖3A及圖3B闡述的內容。

主動區102由基板101中的裝置隔離層110界定，且可被設置成在第一方向D1上延伸。主動區102可具有與基底主動區ACT中闡述的特性或參照圖3A及圖3B闡述的第一主動線ACT_P的特性相同的特性。主動鰭105可在第三方向D3上自主動區102突出。主動鰭105可在第一方向D1上延伸。主動鰭105的上部端部可自裝置隔離層110的上表面突出預定高度。主動鰭105可被形成為基板101的一部分，或者可包括自基板101生長的磊晶層。在閘極結構140的兩側，主動鰭105部分凹陷，且源極/汲極區120可設置於凹陷的主動鰭105上。

在一些實例性實施例中，主動區102可具有包含雜質的摻雜區。舉例而言，主動鰭105可在與源極/汲極區120接觸的區中包括自源極/汲極區120擴散的雜質。

主動區102中的每一者可包括彼此平行延伸的第一主動區102a與第二主動區102b。在實例性實施例中，標準胞元SC1及SC2中的每一者可包括第一主動區102a及第二主動區102b。第一主動區102a與第二主動區102b可為不同導電類型的主動區。舉例而言，第一主動區102a可為n阱區。

在實例性實施例中，主動區102包括由裝置隔離層110界定且在第一方向D1上延伸的第一主動區102_1及第二主動區102_2。第一主動區102_1可為第一標準胞元SC1的主動區，且第二主動區102_2可為第二標準胞元SC2的主動區。亦即，第一主動區102_1具有與上面參照圖3A闡述的第一基底主動區ACT1的特性相同或相似的特性，且第二主動區102_2可具有與上面參照圖3A闡述的第二基底主動區ACT2的特性相同或相似的特性。

第一主動區102_1及第二主動區102_2中的每一者可具有均勻的寬度且在第一方向D1上延伸。第一主動區102_1中的每一者可具有第一寬度W1，且第二主動區102_2中的每一者可具有大於第一寬度W1的第二寬度W2。

在實例性實施例中，主動鰭105可包括在第一主動區102_1上在第一方向D1上延伸的至少一個第一主動鰭105_1及在第二主動區102_2上在第一方向D1上延伸的至少一個第二主動鰭105_2。第一主動鰭105_1的數目可小於第二主動鰭105_2的數目。

源極/汲極區120可在閘極結構140的兩側上設置於其中主動鰭105凹陷的區上。在本實例性實施例中，藉由在主動鰭105的部分區中形成凹陷並在凹陷上實行選擇性磊晶生長（selective epitaxial growth，SEG），源極/汲極區120可為位於較主動鰭105的上表面高的水準上的上表面，其中將基板101充當基礎參照層。源極/汲極區120可充當電晶體的源極區或汲極區。在圖9C所示的橫截面中，源極/汲極區120的上表面可位於與閘極結構140的下表面相同或相似的水準上。然而，根據實例性實施例，源極/汲極區120與閘極結構140的相對高度可不同地改變。

如圖9A所示，源極/汲極區120可具有在第二方向D2上彼此相鄰的主動鰭105之間彼此連接的合併形狀，但是實施例不限於此。根據圖9A，源極/汲極區120在橫截面中可具有成角度的側面。然而，根據實例性實施例，源極/汲極區120可具有各種形狀，例如多邊形形狀、圓形形狀、橢圓形形狀及矩形形狀中的任一者。

源極/汲極區120可由磊晶層形成，且可包含例如矽（Si）、矽鍺（SiGe）或碳化矽（SiC）。另外，源極/汲極區120可更包含雜質，例如砷（As）及/或磷（P）。在一些實例性實施例中，源極/汲極區120可包括多個區，所述多個區包含具有不同濃度的元素及/或摻雜元素。

閘極結構140可橫跨主動區102上的主動鰭105且在第二方向D2上延伸。電晶體的通道區可形成於與閘極結構140交叉的主動鰭105中。閘極結構140可包括閘極絕緣層142、閘極電極145、閘極間隔件層146及閘極頂蓋層148。

閘極絕緣層142可設置於主動鰭105與閘極電極145之間。在一些實例性實施例中，閘極絕緣層142可由多個層形成及/或可被設置成延伸至閘極電極145的側表面。閘極絕緣層142可包含氧化物、氮化物及/或高介電常數材料。高介電常數材料可指介電常數高於氧化矽層（SiO ₂）的介電常數的介電材料。

閘極電極145可包含導電材料，例如金屬氮化物（例如氮化鈦（TiN）、氮化鉭（TaN）及/或氮化鎢（WN）；金屬材料（例如鋁（Al）、鎢（W）及/或鉬（Mo））；及/或半導體材料（例如經摻雜的複晶矽）。閘極電極145可包括二或多個多層。根據半導體裝置200的電路配置，可在至少一些相鄰的電晶體之間在第二方向D2上將閘極電極145彼此分離。舉例而言，可藉由單獨的閘極分離層將閘極電極145分離。

閘極間隔件層146可設置於閘極電極145的兩個側表面上。閘極間隔件層146可使源極/汲極區120與閘極電極145絕緣。在一些實例性實施例中，閘極間隔件層146可具有多層式結構。閘極間隔件層146可包含氧化物、氮化物及/或氮氧化物，且在一些實施例中可包含低介電材料。舉例而言，閘極間隔件層146可包含一或多種材料，包括但不限於SiO、SiN、SiCN、SiOC、SiON及/或SiOCN。

閘極頂蓋層148可設置於閘極電極145上，且閘極頂蓋層148的下表面及側表面可分別至少部分被閘極電極145及閘極間隔件層146環繞。舉例而言，閘極頂蓋層148可包含氧化物、氮化物及/或氮氧化物。

層間絕緣層130可被設置成至少部分覆蓋源極/汲極區120及閘極結構140。層間絕緣層130可包含例如一或多種材料，包括但不限於氧化物、氮化物及/或氮氧化物，且在一些實施例中可包含低介電材料。

接觸結構180可通過層間絕緣層130進而連接至源極/汲極區120，或者通過層間絕緣層130及閘極頂蓋層148進而連接至閘極電極145，且接觸結構180可被配置成向源極/汲極區120及閘極電極145施加電性訊號。接觸結構180可被設置成使源極/汲極區120凹陷預定深度，但是實施例不限於此。接觸結構180可包括導電障壁182及接觸插塞185。舉例而言，接觸插塞185可包含金屬材料（例如鎢（W）、鋁（Al）及/或銅（Cu））及/或半導體材料（例如經摻雜的複晶矽）。此外，在一些實例性實施例中，接觸結構180可更包括設置於與源極/汲極區120及閘極電極145接觸的介面處的金屬半導體層（例如矽化物層）。

第一介電層172及第二介電層175可至少部分地覆蓋接觸結構180，且可設置於與包括導通孔V0及電源線PM的配線結構相同的水準上，基板101在所述配線結構中充當基礎參照層。舉例而言，第一介電層172及第二介電層175可包含一或多種材料，包括但不限於SiO、SiN、SiCN、SiOC、SiON及/或SiOCN。配線結構中的每一者可包含一或多種材料，包括但不限於鋁（Al）、銅（Cu）及/或鎢（W）。在一些實例性實施例中，配線結構可形成附加的介電層，且可在上部水準處設置附加的配線線。

電源線PM可藉由導通孔V0電性連接至接觸結構180。如參照圖3A及圖3B闡述所示，相鄰的電源線PM可被配置成向源極/汲極區120中的每一者供應具有不同電位的電源，且一條電源線PM可為用於相鄰的源極/汲極區120的共享電源線。

圖10是示出根據實例性實施例的半導體裝置的平面圖。

圖11A及圖11B是示出根據實例性實施例的半導體裝置的剖視圖。圖11A是沿著圖10所示線A-A'及B-B'截取的剖視圖，且圖11B是沿著圖10所示線C-C'截取的剖視圖。

參照圖10至圖11B，不同於圖8至圖9C，半導體裝置300可包括具有多橋通道FET（multi-bridge channel FET，MBCFET™）結構的電晶體，其為包括奈米片的電晶體。

除了每一基底主動區中的主動圖案具有單個結構且電晶體的主動結構被配置成包括多個奈米片之外，半導體裝置300可被理解為相似於圖8至圖9C所示的半導體裝置200。另外，除非另有說明，否則可參照上面參照圖8至圖9闡述的半導體裝置200的相同或相似的組件來理解本實例性實施例的組件。

參照圖10，在根據實例性實施例的半導體裝置300中，一個鰭型主動圖案105'可設置於每一電晶體的主動區102中。相似於圖8至圖9C所示的主動鰭105，鰭型主動圖案105'在第三方向D3上自主動區102的上表面突出且在第一方向D1上延伸。

在實例性實施例中，鰭型主動圖案105'可包括在第一主動區102_1上在第一方向D1上延伸的第一鰭型主動圖案105'_1及在第二主動區102_2上在第一方向D1上延伸的第二鰭型主動圖案105'_2。

參照圖11A及圖11B，半導體裝置300可更包括：在鰭型主動圖案105'上在垂直方向上彼此間隔開的多個奈米片形狀的通道層CH；以及在所述多個通道層CH之間與閘極電極145平行的內部間隔件層IS。然而，在一些實例性實施例中，可省略內部間隔件層IS。

半導體裝置300可包括閘極全環繞型電晶體（gate-all-around type transistor），其中閘極電極145設置於鰭型主動圖案105'與通道層CH之間以及所述多個通道層CH之間。舉例而言，半導體裝置300可包括基於通道層CH、源極/汲極區120及閘極電極145的電晶體。

所述多個通道層CH可被設置為在鰭型主動圖案105'上在第三方向D3上彼此間隔開的二或多個通道層CH。所述多個通道層CH可與鰭型主動圖案105'的上表面間隔開，同時連接至源極/汲極區120。所述多個通道層CH可在第二方向D2上具有與鰭型主動圖案105'的寬度相同或相似的寬度，且可在第一方向D1上具有與閘極結構140的寬度相同或相似的寬度。

所述多個通道層CH可由半導體材料形成，且可包含例如一或多種材料，包括但不限於矽（Si）、矽鍺（SiGe）及/或鍺（Ge）。所述多個通道層CH可由例如與基板101（特別是主動區）相同的材料形成。在實例性實施例中，構成一個通道結構的通道層CH的數目及形狀可不同地改變。舉例而言，在一些實例性實施例中，通道層可進一步位於鰭型主動圖案105'與閘極電極145接觸的區中。

在實例性實施例中，所述多個通道層CH可包括：第一通道層，在第一鰭型主動圖案105'_1上在垂直方向上彼此間隔開；以及第二通道層，在第二鰭型主動圖案105'_2上在垂直方向上彼此間隔開。第一通道層的寬度可小於第二通道層的寬度。

閘極結構140可橫跨鰭型主動圖案105'及位於鰭型主動圖案105'的頂部上的所述多個通道層CH。電晶體的通道區可形成於與閘極結構140及所述多個通道層CH交叉的鰭型主動圖案105'中。在本實例性實施例中，閘極絕緣層142不僅可設置於鰭型主動圖案105'與閘極電極145之間，還可設置於所述多個通道層CH與閘極電極145之間。閘極電極145可設置於鰭型主動圖案105'上，以至少部分填充所述多個通道層CH之間的部分，並在所述多個通道層CH之上延伸。閘極電極145可藉由閘極絕緣層142與所述多個通道層CH間隔開。

內部間隔件IS可在所述多個通道層CH之間與閘極電極145平行地設置。閘極電極145可藉由內部間隔件IS與源極/汲極區120間隔開進而電性分離。內部間隔件IS的面向閘極電極145的側表面可為平的或者可為圓形的，以朝向閘極電極145向內凸起。內部間隔件IS可由氧化物、氮化物及/或氮氧化物形成，且在一些實施例中由低介電常數膜形成。

如上所述，根據本實例性實施例的半導體裝置可應用於具有各種結構的電晶體。除了上述實例性實施例之外，根據本實例性實施例的半導體裝置亦可被實施為包括垂直FET（vertical FET，VFET）的半導體裝置，所述垂直FET具有與基板101的上表面垂直延伸的主動區及至少部分環繞主動區的閘極結構，或者被實施為包括使用具有鐵電性質的閘極絕緣層的負電容FET（negative capacitance FET，NCFET）的半導體裝置。

當佈置具有相同胞元高度的標準胞元時，具有相同寬度的基底主動區設置於一列中，藉此提供由於錐形圖案而製程缺陷減少且生產率提高的半導體裝置。另外，藉由在每一列中佈置具有不同寬度的基底主動區，可提供具有改善的電性效能的半導體裝置。

雖然以上已示出及闡述了實例性實施例，但對熟習此項技術者而言顯而易見的是，在不背離由隨附申請專利範圍定義的本發明概念的範圍的條件下，可作出潤飾及變化。

100:電子裝置 10:中央處理單元（CPU） 30:工作記憶體 32:佈局設計工具 34:模擬工具 50:輸入/輸出（I/O）裝置 70:儲存裝置 90:系統內部連接線 100、100a、100b、100c、100d、100e、200、300:半導體裝置 101:基板 102:主動區 102_1、102a:第一主動區 102_2、102b:第二主動區 105:主動鰭 105':鰭型主動圖案 105'_1:第一鰭型主動圖案 105'_2:第二鰭型主動圖案 110:裝置隔離層 120:源極/汲極區 130:層間絕緣層 140:閘極結構 142:閘極絕緣層 145:閘極電極 146:閘極間隔件層 148:閘極頂蓋層 171:蝕刻終止層 172:第一介電層 175:第二介電層 180:接觸結構 182:導電障壁 185:接觸插塞 A、B:區 A-A'、B-B'、C-C'、I-I'、II-II'、III-III'、IV-IV':線 AC_1:第三中心軸/中心軸 AC_2:第四中心軸/中心軸 ACT:基底主動區 ACT_N、ACT_N':第二主動線 ACT_P、ACT_P':第一主動線 ACT1:第一基底主動區/基底主動區 ACT2:第二基底主動區/基底主動區 ACT3:第三基底主動區/基底主動區 C1:第一中心軸/中心軸 C2:第二中心軸/中心軸 CH:通道層 CH1:第一胞元高度 D1:第一方向 D2:第二方向 D3:第三方向 d1:第一距離 d1':第一距離/距離 d2、d2':第二距離 FC:填充胞元 IS:內部間隔件層/內部間隔件 NWEL:N阱區 PM:電源線 PM1:第一電源線 PM2:第二電源線 RW:列 S100:半導體裝置設計操作 S200:半導體裝置製造製程操作 S110:布圖規劃操作 S120:電源規劃操作 S130:放置操作 S140:時脈樹合成（CTS）操作 S150:佈線操作 S160:假設分析操作 S170:遮罩產生操作 S180:半導體裝置製造操作 SC:標準胞元 SC1:第一標準胞元/標準胞元 SC2:第二標準胞元/標準胞元 SC3:第三標準胞元/標準胞元 V0:導通孔 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度

結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出根據實例性實施例的用於實行半導體設計的電腦系統的方塊圖。 圖2是示出根據實例性實施例的設計及製造半導體裝置的方法的流程圖。 圖3A是根據實例性實施例的半導體裝置的示意性佈局圖。 圖3B是根據實例性實施例的半導體裝置的佈局圖的部分放大圖。 圖4A及圖4B是根據實例性實施例的半導體裝置的佈局圖的部分放大圖。 圖5是根據實例性實施例的半導體裝置的示意性佈局圖。 圖6是根據實例性實施例的半導體裝置的示意性佈局圖。 圖7是根據實例性實施例的半導體裝置的示意性佈局圖。 圖8是示出根據實例性實施例的半導體裝置的平面圖。 圖9A至圖9C是示出根據實例性實施例的半導體裝置的剖視圖。 圖10是示出根據實例性實施例的半導體裝置的平面圖。 圖11A及圖11B是示出根據實例性實施例的半導體裝置的剖視圖。

100:半導體裝置

A:區

ACT:基底主動區

ACT_N:第二主動線

ACT_P:第一主動線

D1:第一方向

D2:第二方向

D3:第三方向

FC:填充胞元

RW:列

SC:標準胞元

SC1:第一標準胞元/標準胞元

SC2:第二標準胞元/標準胞元

Claims (10)

1. 一種半導體裝置，包括： 第一標準胞元，在基板上佈置於第一列中且分別包括第一基底主動區； 第二標準胞元，在所述基板上佈置於與所述第一列相鄰的第二列中且分別包括第二基底主動區； 電源線，沿著所述第一標準胞元與所述第二標準胞元之間的邊界在第一方向上延伸；以及 裝置隔離層，在所述第一基底主動區的側表面及所述第二基底主動區的側表面上， 其中，在平面圖中，所述第一標準胞元與所述第二標準胞元具有相同的胞元高度， 所述第一標準胞元中的每一者的所述第一基底主動區包括具有第一導電類型的第一主動線及具有與所述第一導電類型不同的第二導電類型的第二主動線， 所述第二標準胞元中的每一者的所述第二基底主動區包括具有所述第一導電類型的第三主動線及具有所述第二導電類型的第四主動線， 佈置於所述第一列中的所述第一標準胞元的所述第一主動線具有相同的第一寬度， 佈置於所述第二列中的所述第二標準胞元的所述第三主動線具有相同的第二寬度，且 所述第一寬度窄於所述第二寬度。
2. 如請求項1所述的半導體裝置，其中 所述第二主動線具有實質上等於所述第一寬度的寬度，且 所述第四主動線具有實質上等於所述第二寬度的寬度。
3. 如請求項1所述的半導體裝置，其中 所述第二主動線具有與所述第一寬度不同的第三寬度，且 所述第四主動線具有與所述第二寬度不同的第四寬度。
4. 如請求項3所述的半導體裝置，其中 所述第一主動線與所述電源線之間的距離小於所述第二主動線與所述電源線之間的距離，且 所述第三主動線與所述電源線之間的距離小於所述第四主動線與所述電源線之間的距離。
5. 如請求項3所述的半導體裝置，其中 所述第一標準胞元中的每一者具有在與所述第一方向垂直的第二方向上彼此相對的第一側與第二側以及在所述第一側與所述第二側之間的第一中心軸， 所述第二標準胞元中的每一者具有在所述第二方向上彼此相對的第三側與第四側以及在所述第三側與所述第四側之間的第二中心軸， 所述第一主動線中的每一者具有在所述第二方向上彼此相對的第五側與第六側以及在所述第五側與所述第六側之間的第三中心軸， 所述第三主動線中的每一者具有在所述第二方向上彼此相對的第七側與第八側以及在所述第七側與所述第八側之間的第四中心軸，且 自所述第一中心軸至所述第三中心軸的第一距離大於自所述第二中心軸至所述第四中心軸的第二距離。
6. 如請求項3所述的半導體裝置，其中 所述第一標準胞元中的每一者具有在與所述第一方向垂直的第二方向上彼此相對的第一側與第二側以及在所述第一側與所述第二側之間的第一中心軸， 所述第二標準胞元中的每一者具有在所述第二方向上彼此相對的第三側與第四側以及在所述第三側與所述第四側之間的第二中心軸， 所述第一主動線中的每一者具有在所述第二方向上彼此相對的第五側與第六側以及在所述第五側與所述第六側之間的第三中心軸， 所述第三主動線中的每一者具有在所述第二方向上彼此相對的第七側與第八側以及在所述第七側與所述第八側之間的第四中心軸，且 自所述第一中心軸至所述第三中心軸的第一距離實質上等於自所述第二中心軸至所述第四中心軸的第二距離。
7. 如請求項3所述的半導體裝置，更包括： 第三標準胞元，在所述基板上佈置於第三列中且分別包括第三基底主動區，且 其中在所述平面圖中，所述第三標準胞元具有與所述第一標準胞元及所述第二標準胞元中的每一者相同的胞元高度， 其中所述第三基底主動區包括具有所述第一導電類型的第五主動線及具有所述第二導電類型的第六主動線， 佈置於所述第三列中的所述第三標準胞元的所述第五主動線具有相同的第三寬度，且 所述第三寬度與所述第一寬度及所述第二寬度不同。
8. 一種半導體裝置，包括： 基板，具有在第一方向上延伸的基底主動區； 多個標準胞元，分別包括在所述基底主動區上在與所述第一方向交叉的第二方向上延伸的閘極結構以及在所述閘極結構的兩側在所述基底主動區上的源極/汲極區；以及 多條電源線，分別沿著所述多個標準胞元的邊界在所述第一方向上延伸，且被配置成向所述多個標準胞元供電， 其中所述多個標準胞元被佈置於在所述第二方向上具有相同胞元高度的多個列中， 所述基底主動區中的每一者包括具有第一導電類型的第一主動線及具有與所述第一導電類型不同的第二導電類型的第二主動線， 所述基底主動區包括包含第一基底主動區的第一群組及包含第二基底主動區的第二群組， 在所述第一群組中的每一者中，所述第一基底主動區包括具有第一寬度且在所述第一方向上佈置於所述多個列中的一列中的所述第一主動線，且 在所述第二群組中的每一者中，所述第二基底主動區包括具有與所述第一寬度不同的第二寬度且在所述第一方向上佈置於所述多個列中的一列中的所述第一主動線， 其中所述第一群組與所述第二群組在所述第二方向上以規則的間隔佈置。
9. 如請求項8所述的半導體裝置，其中 所述第一寬度窄於所述第二寬度，且 在所述第二方向上，所述第一群組與所述第二群組分別以2n:2的間隔比率佈置。
10. 如請求項9所述的半導體裝置，其中n是介於1至4的範圍內的整數。