TW201931521A - 用以移除填充物之置放方法 - Google Patents

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Abstract

在某些態樣中，一種半導體晶粒包括一第一胞元及一第二胞元。該第一胞元包括第一電晶體，及將該等第一電晶體互連以形成一第一電路之一第一互連結構。該第二胞元包括第二電晶體，及將該等第二電晶體互連以形成一第二電路之一第二互連結構。該第一電路及該第二電路經組態以執行一相同功能，且該第一胞元在一第一橫向方向上之一長度大於該第二胞元在該第一橫向方向上之一長度。

Description

用以移除填充物之置放方法
本發明之態樣一般而言係關於晶粒上之胞元，且更特定言之係關於用於移除晶粒上之填充物的胞元。
半導體晶粒通常包括許多胞元。每一胞元由經互連以形成電路(例如，邏輯閘)之多個電晶體組成。該等胞元可來自胞元庫，該胞元庫定義可被置放於晶粒上以供用於半導體製程之各種胞元。對於胞元庫中之每一胞元，該胞元庫可定義胞元中之電晶體的佈局及用於互連胞元中之電晶體的互連結構。
以下呈現一或多個實施之一簡化概述以便提供對此等實施之一基本理解。此概述並非為所有涵蓋之實施的廣泛綜述，且不意欲識別所有實施之關鍵或重要要素，亦不意欲描繪任何或所有實施之範疇。其唯一目的在於以一簡化形式呈現一或多個實施的一些概念以作為稍後呈現之更詳細描述的一序言。
一第一態樣係關於一種半導體晶粒。該半導體晶粒包括一第一胞元及一第二胞元。該第一胞元包括第一電晶體，及將該等第一電晶體互連以形成一第一電路之一第一互連結構。該第二胞元包括第二電晶體，及將該等第二電晶體互連以形成一第二電路之一第二互連結構。該第一電路及該第二電路經組態以執行一相同功能，且該第一胞元在一第一橫向方向上之一長度大於該第二胞元在該第一橫向方向上之一長度。
一第二態樣係關於一種用於晶片設計之方法。該方法包括判定在一晶粒之一胞元佈局上的一第一胞元與一第二胞元之間是否存在一間隙。該方法亦包括在做出該第一胞元與該第二胞元之間存在一間隙之一判定的情況下，將該第一胞元替換為一第三胞元，其中該第一胞元及該第三胞元經組態以執行一相同功能，且該第三胞元在一第一橫向方向上之一長度大於該第一胞元在該第一橫向方向上之一長度。
下文結合附圖所闡述之詳細描述意欲作為對各種組態之描述，且不意欲表示於其中可實踐本文中所描述之概念的唯一組態。出於提供對各種概念之透徹理解之目的，詳細描述包括具體細節。然而，對於熟習此項技術者而言，以下情形將為顯而易見的：可在無此等具體細節之情況下實踐此等概念。在一些情況下，熟知結構及組件係以方塊圖形式展示，以便避免混淆此類概念。
半導體晶粒(晶片)通常包括許多胞元。每一胞元由經互連以形成電路(例如，邏輯閘)之多個電晶體組成。該等胞元可來自胞元庫，該胞元庫定義可被置放於晶粒上以供用於半導體製程之各種胞元。對於胞元庫中之每一胞元，該胞元庫可定義胞元中之電晶體的佈局及用於互連胞元中之電晶體的互連結構。晶粒上的多個胞元可藉由上部金屬互連件互連以形成更複雜的電路。
圖1展示晶粒(晶片)上的第一胞元110 (標記為「胞元A」)及第二胞元120 (標記為「胞元B」之實例。在以下論述中，第一胞元110被稱作胞元A，且第二胞元120被稱作胞元B。
胞元A 110包括藉由閘極間距隔開之多個閘極112-1至112-3，且胞元B 120包括藉由閘極間距隔開之多個閘極122-1至122-3。每一胞元110及120亦包括一或多個有效區域115及125，其中每一有效區域包括摻雜區及/或散熱片。有效區域115及125之摻雜區及/或散熱片形成胞元110及120中之電晶體的源極、汲極及通道，如以下進一步論述。每一胞元110及120亦包括將胞元中之電晶體互連以形成電路(例如，邏輯閘)的本端金屬互連件(未展示於圖1中)。
在圖1中所示之實例中，胞元A 110及胞元B 120相互緊靠。然而，在一些狀況下，可能不可能將胞元A 110及胞元B 120置放為相互緊靠(例如歸因於佈局及佈線限制)。因此，胞元A 110與胞元B 120之間可能存在間隙，其一實例展示於中2中。
在圖2中所示之實例中，填充物胞元210被置放於胞元A 110與胞元B 210之間的間隙中以填充該間隙。填充物胞元210為非功能性胞元，其包括具有空有效區域之閘極230。填充物胞元210可用以維持晶片上的連續性(例如，閘極圖案)。
使用填充物胞元210填充間隙的缺點在於，填充物胞元210可能改變一或多個鄰近胞元(亦即，胞元110及120)之電特性，此會導致時序問題。因此，需要較佳方法。
本發明之實施藉由將兩個胞元中之一者替換為胞元之較大型號來填充兩個胞元之間的間隙，而非在兩個胞元之間插入填充物胞元，如以下進一步論述。
圖3展示圖2中所示之胞元A 110被替換為胞元A之較大型號(標記為「胞元A+」)以填充間隙的實例。在以下論述中，胞元A之較大型號被稱作胞元A+ 310。
在此實例中，胞元A+ 310在橫向方向325上比胞元A 110大至少一個閘極間距以便填充間隙。如本文所使用，術語「橫向」指大致平行於晶粒之基板延行的方向。胞元A+ 310藉由包括額外閘極312而製造為比胞元A 110大，其中該額外閘極312為虛設閘極(亦即，非功能性閘極)。在圖3中所示之實例中，額外閘極312與閘極112-3隔開約一個閘極間距。
另外，相比於胞元A之有效區域115，胞元A+ 310之有效區域315在橫向方向325上較遠地延伸約一個閘極間距。在圖3中所示之實例中，有效區域315延伸至額外閘極312。
胞元A+ 310在功能上等效於胞元A 110 (例如，執行相同邏輯功能)。舉例而言，若胞元A 110實施「反及」(NAND)閘，則胞元A+ 310亦實施「反及」(NAND)閘。
此外，胞元A+ 310之輸入及輸出金屬線(未展示於圖3中)的相對位置可與胞元A 110之輸入及輸出金屬線的相對位置大致相同。因此，當胞元A 110被替換為胞元A+ 310以填充間隙時，無需改變位於胞元正上方的上部金屬互連件之佈局。此減少對晶粒之上部金屬互連件之佈局的影響。
根據本發明之某些態樣的胞元置放方法可概括如下： 1.將胞元置放於晶粒(晶片)上；及
2.當兩個胞元之間存在間隙時，將胞元中之一者替換為胞元之較大型號以填充間隙，其中該胞元之較大型號在功能上係等效的。
胞元置放方法幫助避免對插入填充物胞元以填充間隙的需要，且因此避免與本文所論述之使用填充物胞元相關聯的缺點。
現將根據本發明之某些態樣描述胞元110、120及310之例示性實施。
圖4A展示根據本發明之某些態樣的胞元A 110之例示性實施之俯視圖。在此實例中，胞元A 110包括經互連以形成反相器之N型場效電晶體(NFET)及P型場效電晶體(PFET)。如以下進一步論述，NFET及PFET之閘極在反相器之輸入端處耦接至一起，且NFET及PFET之汲極在反相器之輸出端處耦接至一起。
在圖4A所示之實例中，胞元A 110在橫向方向325上包括藉由閘極112-1及112-3定界之第一有效區域115-1。在此實例中，第一有效區域115-1用以形成胞元A 110之PFET。第一有效區域115-1可包括一或多個P型摻雜區域及/或一或多個散熱片。第一有效區域115-1中位於閘極112-2之下的部分形成PFET之通道，第一有效區域115-1中位於閘極112-2右側之部分形成PFET之汲極404，且第一有效區域115-1中位於閘極112-2左側之部分形成PFET之源極402。胞元A 110亦可包括介於閘極112-2與第一有效區域115-1中位於閘極112-2之下的部分之間的較薄絕緣層(例如，介電質)。
胞元A 110在橫向方向325上亦包括藉由閘極112-1及112-3定界之第二有效區域115-2。在此實例中，第二有效區域115-2用以形成胞元A 110之NFET。第二有效區域115-2可包括一或多個N型摻雜區域及/或一或多個散熱片。第二有效區域115-2中位於閘極112-2之下的部分形成NFET之通道，第二有效區域115-2中位於閘極112-2右側之部分形成NFET之汲極414，且第二有效區域115-2中位於閘極112-2左側之部分形成NFET之源極412。胞元A 110亦可包括介於閘極112-2與第二有效區域115-2中位於閘極112-2之下的部分之間的較薄絕緣層(例如，介電質)。
在圖4A中所示之實例中，閘極112-2為胞元A 110之PFET及NFET共有，其中閘極112-2的位於PFET內之一部分充當PFET之閘極，且閘極112-2的位於NFET內之另一部分充當NFET之閘極。因此，在此實例中，PFET及NFET之閘極耦接至一起。胞元A 110中的其他閘極112-1及112-3可為虛設閘極。
胞元A 110亦包括形成於PFET之汲極404上方的第一汲極接點406，及形成於NFET之汲極414上方的第二汲極接點416。汲極接點406及416可由晶粒之第一接觸層形成(例如，使用光微影及蝕刻程序)。第一汲極接點406為PFET之汲極提供電接觸，且第二汲極接點416為NFET之汲極提供電接觸。
胞元A 110亦包括形成於閘極112-2上方之閘極接點420。閘極接點420可由晶粒之第二接觸層形成(例如，使用光微影及蝕刻程序)。閘極接點420為PFET及NFET之閘極提供電接觸，此係由於閘極112-2為PFET及NFET共有。
胞元A 110亦包括第一金屬線424、第二金屬線426、第三金屬線428及第四金屬線430。該等金屬線424、426、428及430平行於彼此延行且沿橫向方向325延伸。該等金屬線424、426、428及430位於閘極112-1、112-2及112-3上方，且可由晶粒之第一金屬互連層形成(例如，使用光微影及蝕刻程序)。應注意，位於該等金屬線424、426、428及430下面的結構用短劃線展示。又，第一有效區域115-1可在第四金屬線430之下於橫向方向425上延伸，且第二有效區域115-2可在第一金屬線424之下於橫向方向425上延伸。
胞元A 110亦包括將第一汲極接點406電耦接至第四金屬線430之通孔408、將閘極接點420電耦接至第二金屬線426之通孔422，及將第二汲極接點416電耦接至第一金屬線424之通孔418。如本文所使用，術語「通孔」指用以將晶粒之不同層電耦接之垂直互連結構。如以下進一步論述，該等金屬線及通孔形成胞元A 110之本端互連結構的部分。
圖4B展示胞元A 110的位於金屬線424、426、428及430上方之額外層的俯視圖。如圖4B中所示，胞元A 110亦包括輸入金屬線470及輸出金屬線474。輸入金屬線470及輸出金屬線474由晶粒之第二金屬互連層形成(例如，使用光微影及蝕刻程序)，其中第二金屬互連層位於第一金屬互連層上方。如圖4B中所示，輸入金屬線470及輸出金屬線474平行於彼此延行，且沿橫向方向425延伸，其大致垂直於橫向方向325。應注意，位於輸入金屬線470及輸出金屬線474下面的結構用短劃線展示。
胞元A 110亦包括將第二金屬線426電耦接至輸入金屬線470之通孔472。因此，在此實例中，閘極112-2 (其為胞元A 110之PFET及NFET共有)經由閘極接點420、通孔422、第二金屬線426及通孔472耦接至輸入金屬線470。輸入金屬線470提供電接觸，用於將晶粒之上部金屬互連件電耦接至胞元A 110之反相器的輸入端。
胞元A 110亦包括將第四金屬線430電耦接至輸出金屬線474之通孔478，及將第一金屬線424電耦接至輸出金屬線474之通孔476。因此，PFET之汲極404經由第一汲極接點406、通孔408、第四金屬線430及通孔478耦接至輸出金屬線474。NFET之汲極414經由第二汲極接點416、通孔418、第一金屬線424及通孔476耦接至輸出金屬線474。因此，在此實例中，NFET及PFET之汲極404及414在輸出金屬線474處耦接至一起，其形成胞元A 110之反相器的輸出端。輸出金屬線474提供電接觸，用於將晶粒之上部金屬互連件電耦接至胞元A 110之反相器的輸入端。
返回參看圖4A，PFET之源極402可經由互連結構(圖中未示)耦接至晶粒之電壓供應軌，且NFET之源極412可經由另一互連結構(圖中未示)耦接至晶粒之接地軌。
在圖4A中所示之實例中，胞元B 120亦實施反相器，且與胞元A 110具有類似結構。在此實例中，胞元A 110及胞元B 120可為來自胞元庫之相同胞元設計的不同個例。胞元B 120包括經互連以按類似於胞元A 110之方式形成反相器的NFET及PFET。
在圖4A所示之實例中，胞元B 120包括藉由閘極122-1及122-3定界之第一有效區域125-1，其中第一有效區域125-1中位於閘極122-2之下的部分形成PFET之通道，第一有效區域125-1中位於閘極122-2右側之部分形成PFET之汲極434，且第一有效區域125-1中位於閘極122-2左側之部分形成PFET之源極432。胞元B 120亦可包括介於閘極122-2與第一有效區域125-1中位於閘極122-2之下的部分之間的較薄絕緣層(例如，介電質)。
胞元B 120亦包括藉由閘極122-1及122-3定界之第二有效區域125-2，其中第二有效區域125-2中位於閘極122-2之下的部分形成NFET之通道，第二有效區域125-2中位於閘極122-2右側之部分形成NFET之汲極444，且第二有效區域145-2中位於閘極122-2左側之部分形成NFET之源極442。胞元B 120亦可包括介於閘極122-2與第二有效區域125-2中位於閘極122-2之下的部分之間的較薄絕緣層(例如，介電質)。
在圖4A中所示之實例中，閘極122-2為胞元B 120之PFET及NFET共有，其中閘極122-2的位於PFET內之一部分充當PFET之閘極，且閘極122-2的位於NFET內之另一部分充當NFET之閘極。因此，在此實例中，PFET及NFET之閘極耦接至一起。胞元B 120中之其他閘極122-1及122-3可為虛設閘極。
胞元B 120亦包括形成於PFET之汲極434上方的第一汲極接點436、形成於NFET之汲極444上方的第二汲極接點446，及形成於閘極122-2 (其為PFET及NFET共有)上方的閘極接點450。
胞元B 120亦包括第一金屬線454、第二金屬線456、第三金屬線458及第四金屬線460，其中該等金屬線平行於彼此延行且沿橫向方向325延伸。胞元B 120之金屬線454、465、458及460由第一金屬互連層(亦即，用以形成胞元A 110之金屬線424、426、428及430的相同金屬互連層)形成。
胞元B 120亦包括將第一汲極接點436電耦接至第四金屬線460之通孔438、將閘極接點450電耦接至第二金屬線456之通孔452，及將第二汲極接點446電耦接至第一金屬線454之通孔448。
圖4B展示胞元B 120的位於金屬線454、456、458及460上方之額外層的俯視圖。如圖4B中所示，胞元B 120亦包括輸入金屬線480及輸出金屬線484。輸入金屬線480及輸出金屬線484由第二金屬互連層(亦即，用以形成胞元A 110之輸入金屬線470及輸出金屬線474的相同金屬互連層)形成。
胞元B 120亦包括將第二金屬線456電耦接至輸入金屬線480之通孔482。因此，在此實例中，閘極122-2 (其為胞元B 120 PFET及NFET共有)經由閘極接點450、通孔452、第二金屬線456及通孔482耦接至輸入金屬線480。輸入金屬線470提供電接觸，用於將晶粒之上部金屬互連件電耦接至胞元B 120之反相器的輸入端。
胞元B 120亦包括將第四金屬線460電耦接至輸出金屬線484之通孔488，及將第一金屬線454電耦接至輸出金屬線484之通孔486。因此，PFET之汲極434經由第一汲極接點436、通孔438、第四金屬線460及通孔488耦接至輸出金屬線484。NFET之汲極444經由第二汲極接點446、通孔448、第一金屬線454及通孔486耦接至輸出金屬線484。因此，在此實例中，NFET及PFET之汲極434及444在輸出金屬線484處耦接至一起，其形成胞元B 120之反相器的輸出端。
返回參看圖4A，PFET之源極432可經由互連結構(圖中未示)耦接至晶粒之電壓供應軌，且NFET之源極442可經由另一互連結構(圖中未示)耦接至晶粒之接地軌。
因此，在圖4A及圖4B中所示之實例中，胞元A及B中之每一者實施反相器。胞元A 110及胞元B 110可來自胞元庫中之相同胞元設計。在此實例中，胞元A 110及胞元B 120經定位在晶粒上相互緊靠。
在處理期間，將由晶粒之第一金屬互連層形成的長金屬線沿胞元A及胞元B之邊界進行切割，以形成如上文所述的胞元A 110之金屬線424、426、428及430，及胞元B 120之金屬線454、456、458及460。舉例而言，在胞元A 110與胞元B 120之間切割第一長金屬線，以形成胞元A之第一金屬線424及胞元B之第一金屬線454。該長金屬線沿橫向方向325延伸，且在橫向方向425上沿切割線進行切割(例如，使用光微影及蝕刻程序)。在圖4A中，胞元A 110與胞元B 120之間的切割線之位置標記為「切割」。
圖5A展示胞元A 110及胞元B 120藉由間隙隔開的實例(例如，歸因於阻止相互緊靠地置放胞元A 110及胞元B 120的佈局及佈線限制)。如圖5A中所示，填充物胞元210被置放於胞元A 110與胞元B 210之間以填充間隙。填充物胞元210包括非功能性(虛設)閘極230。圖5B展示如上文參考圖4B所論述的胞元A 110及胞元B 120之額外層。
圖5A展示用以形成胞元A 110之金屬線424、426、428及430及胞元B之金屬線454、456、458及460的長金屬線(在該等長金屬線於處理期間進行切割之前)。就此而言，圖5A展示用於該等長金屬線的兩條可能切割線510及520。切割線510及520中之每一者沿橫向方向425延伸，其大致垂直於長金屬線之定向。切割線510經定位於填充物胞元210左側，且切割線520經定位於填充物胞元210右側。
在處理期間，長金屬線可沿切割線510切割、沿切割線520切割，或沿切割線510及520兩者切割。若長金屬線沿切割線520但未沿切割線510切割，則金屬線424、426、428及430在填充物胞元230上延伸。相較於長金屬線沿切割線510切割的狀況，此改變胞元A 110之電特性。若在另一方面，長金屬線沿切割線510但未沿切割線520切割，則金屬線454、456、458及460在填充物胞元230上延伸。相較於長金屬線沿切割線520切割的狀況，此改變胞元B 120之電特性。
因此，胞元之電特性取決於使用哪條切割線510及520。然而，在晶粒(晶片)之設計階段期間，可能不會得知在處理期間將使用哪條切割線。舉例而言，可在晶粒之胞元已經佈置之後判定使用哪些切割線。並不得知在設計階段期間將使用哪些切割線增大胞元之電特性在設計階段期間的不確定性的量。胞元之電特性的增大之不確定性可能需要增大合併該等胞元之電路的時序邊際以顧及增大之不確定性，此降低電路之效能。
圖6A展示胞元A+ 310之例示性實施，其為胞元A 110之較大型號。胞元A+ 310填充圖5A中所示之間隙，由此去除對填充物胞元210之需求。
胞元A+ 310與胞元A 110執行相同功能。在圖6A中之實例中，胞元A+ 310實施反相器，類似於圖5A中所示之胞元A 110的實例。就此而言，胞元A+ 310包括胞元A 110之PFET、NFET及互連結構。在圖6A中，為胞元A+ 310及胞元A 110兩者共有的結構藉由相同參考編號識別。為簡潔起見，此處不重複為胞元A+ 310及胞元A 110共有的結構之細節描述。
在此實例中，胞元A+ 310包括位於閘極112-3右側的額外閘極312。如上文所論述，額外閘極312為虛設閘極(亦即，非功能性閘極)，且與閘極112-3隔開約一個閘極間距，其中一個閘極間距為介於胞元A 110與胞元A+ 310中之鄰近閘極之間的間隔。相較於胞元A 110在橫向方向325上之長度，額外閘極312將胞元A+ 310在橫向方向325上之長度延伸至少一個閘極間距。在不需要圖5A中所示之填充物胞元210的情況下，增大之長度允許胞元A+ 310填充間隙。在圖6A中之實例中，胞元A+ 310在橫向方向425上與胞元A 110具有大致相同的長度。
胞元A+ 310包括類似於胞元A 110之第一有效區域115-1的第一有效區域315-1，除了胞元A+ 310之第一有效區域315-1延伸至額外閘極312。因此，胞元A+ 310之第一有效區域315-1在橫向方向325上比胞元A 110之第一有效區域115-1長至少一個閘極間距。類似於胞元A 110之第一有效區域115-1，第一有效區域315-1形成PFET之通道、汲極404、源極402。第一有效區域315-1在橫向方向325上藉由閘極112-1及312定界。
胞元A+ 310亦包括類似於胞元A 110之第二有效區域115-2的第二有效區域315-2，除了胞元A+ 310之第二有效區域315-2延伸至額外閘極312。因此，胞元A+ 310之第二有效區域315-2在橫向方向325上比胞元A 110之第二有效區域115-2長至少一個閘極間距。類似於胞元A 110之第二有效區域115-2，第二有效區域315-2形成NFET之通道、汲極414、源極412。第二有效區域315-2在橫向方向325上藉由閘極112-1及312定界。
圖6B展示胞元A+ 310之輸入金屬線470及輸出金屬線474。如藉由將圖6B與圖5B進行比較可見，對於胞元A+ 310及胞元A 110，輸入金屬線470及輸出金屬線474之尺寸及相對位置大致相同。因此，當胞元A 110被替換為胞元A+ 310以填充間隙時，耦接至輸入金屬線470及輸出金屬線474的晶粒之上部金屬互連件的佈局的確需要改變。
用以形成胞元A+ 310之金屬線424、426、428及430及胞元B 120之金屬線454、456、458及460的長金屬線沿橫向方向425在胞元A+ 310與胞元B 120之間切割。在圖6A中，介於胞元A+ 310與胞元B 120之間的切割線之位置標記為「切割」。在此實例中，存在用於切割線的一個位置，此在設計階段係已知的。此減小由介於上文參考圖5A所論述之胞元A 110與胞元B 120之間的切割線之位置的不確定性所導致的電不確定性。
在以上實例中，胞元A 110及胞元A+ 310中之每一者實施反相器。然而，應瞭解，本發明不限於此實例。舉例而言，胞元A 110及胞元A+ 310中之每一者可實施另一類型之邏輯閘，包括(例如)「反及」閘、「反或」閘等。對於此等實例中之每一者，可藉由將一或多個額外閘極(例如，閘極312)添加至胞元A 110，且在橫向方向325上將胞元A 110之有效區域延伸至少一個閘極間距來實現胞元A+ 310。
在以上實例中，胞元A+ 310在橫向方向325上的長度比胞元A 110在橫向方向325上的長度大至少一個閘極間距。對於胞元A 110與胞元B 120之間存在間隙的狀況，此藉由將胞元A 110替換為胞元A+ 310而允許胞元A+ 310填充間隙，無需填充物胞元。胞元A+ 310在橫向方向425上的長度與胞元A 110在橫向方向425上的長度大致相同，該橫向方向垂直於橫向方向325。此在不影響晶粒上的其他胞元(圖中未示)之置放的情況下允許胞元A+ 310填充間隙。
胞元A 110及胞元A+ 310中之每一者的互連結構(例如，汲極接點406及416、閘極接點420、通孔408、418及422、金屬線424、426及430、通孔472、476及478、輸入金屬線470及輸出金屬線474)將各別電晶體(例如，各別PFET及NFET)互連以執行相同功能(例如，實施相同邏輯閘)。因此，當胞元A 110被替換為胞元A+ 310以填充間隙時，保留胞元A 110之功能性。
此外，胞元A+ 310之輸入金屬線與輸出金屬線之間的間隔與胞元A 110之輸入金屬線與輸出金屬線之間的間隔大致相同。因此，當胞元A 110被替換為胞元A+ 310以填充間隙時，無需改變位於胞元正上方的上部金屬互連件之佈局。
如上文所論述，胞元A 110之第一及第二有效區域115-1及115-2中的每一者可包括一或多個散熱片。就此而言，圖7展示胞元A 110之第一有效區域115-1包括多個散熱片710-1至710-3，且胞元A 110之第二有效區域115-2包括多個散熱片720-1至720-3的實例。散熱片710-1至710-3及720-1至720-3可使用FinFET半導體製程來製造。應注意，汲極接點406及416、通孔408、428及420，及金屬線424、426、428及430未展示於圖7中，以提供散熱片710-1至710-3及720-1至720-3之更清晰視圖。
在此實例中，第一有效區域115-1中之散熱片710-1至710-3平行於彼此延行，且在橫向方向325上延伸。散熱片710-1至710-3藉由閘極112-1及112-3定界且穿過閘極112-2。散熱片710-1至710-3中穿過閘極112-2之部分形成胞元A 110之PFET的通道。在此實例中，胞元A 110可包括介於閘極112-2與散熱片710-1至710-3中穿過閘極112-2之部分之間的較薄絕緣體(例如，介電質)。散熱片710-1至710-3中位於閘極112-2右側之部分形成PFET之汲極404，且散熱片710-1至710-3中位於閘極112-2左側之部分形成PFET之源極402。圖4A及圖5A中所示之第一汲極接點406可在散熱片710-1至710-3上方經形成位於閘極112-2右側。
第二有效區域115-2中之散熱片720-1至720-3平行於彼此延行，且在橫向方向325上延伸。散熱片720-1至720-3藉由閘極112-1及112-3定界且穿過閘極112-2。散熱片720-1至720-3中穿過閘極112-2之部分形成胞元A 110之NFET的通道。在此實例中，胞元A 110可包括介於閘極112-2與散熱片720-1至720-3中穿過閘極112-2之部分之間的較薄絕緣體(例如，介電質)。散熱片720-1至720-3中位於閘極112-2右側之部分形成NFET之汲極414，且散熱片720-1至720-3中位於閘極112-2左側之部分形成NFET之源極412。圖4A及圖5A中所示之第二汲極接點416可在散熱片710-1至710-3上方經形成位於閘極112-2右側。
圖8展示胞元A+ 310之第一有效區域315-1包括多個散熱片810-1至810-3，且胞元A+ 310之第二有效區域315-2包括多個散熱片820-1至820-3的實例。散熱片810-1至810-3及820-1至820-3可使用FinFET半導體製程來製造。
在此實例中，第一有效區域315-1中之散熱片810-1至810-3類似於圖7中所示之散熱片710-1至710-3，除了散熱片810-1至810-3延伸至額外閘極312。因此，散熱片810-1至810-3在橫向方向325上比散熱片710-1至710-3長約一個閘極間距。
第二有效區域315-2中之散熱片820-1至820-3類似於圖7中所示之散熱片720-1至720-3，除了散熱片820-1至820-3延伸至額外閘極312。因此，散熱片820-1至820-3在橫向方向325上比散熱片720-1至720-3長約一個閘極間距。
在某些態樣中，電子設計自動化(EDA)系統可經組態以判定晶粒上的兩個胞元之間是否存在間隙，且在EDA判定兩個胞元之間存在間隙(例如，等於或大於一個閘極間距)的情況下將該等胞元中之一者替換為胞元之較大型號以填充間隙。
就此而言，圖9展示根據本發明之某些態樣的EDA 系統900之實例。EDA系統900包括匯流排908、處理器912、記憶體904、輸入器件介面914及輸出器件介面906。匯流排908總體表示以通信方式耦接EDA系統900之眾多器件的所有系統匯流排。舉例而言，匯流排908以通信方式將處理器912與記憶體904耦接。
在操作中，處理器912可自記憶體904擷取用於執行在本文中描述之功能中之一或多者的指令，且執行該等指令以執行一或多個功能。處理器912可為單一處理器或多核處理器。記憶體904可包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、暫存器、硬碟、可移除式磁碟、CD-ROM或其任何組合。
匯流排908亦可耦接至輸入及輸出器件介面914及906。輸入器件介面914可使得使用者能夠傳達資訊並將命令鍵入至EDA系統900，且可包括(例如)文字數字鍵盤及指標器件(例如，滑鼠)。舉例而言，使用者可使用輸入器件介面914將命令鍵入至處理器912以控制處理器912之操作。輸出器件介面906可使得(例如)藉由EDA系統900產生之資訊顯示至使用者，且可包括(例如)顯示器件(例如，液晶顯示器(LCD))。
記憶體904可包括胞元庫，其中該胞元庫定義可被置放於晶粒上以供用於半導體製程的各種胞元。對於每一胞元，該胞元庫可定義胞元中之電晶體的佈局及用於互連胞元中之電晶體以形成電路(例如邏輯閘)的互連結構。
在某些態樣中，胞元庫可包括預設胞元及用於特定邏輯閘(例如，反相器、「反及」閘、「反或」閘等)的該預設胞元之較大型號。舉例而言，胞元庫可包括預設胞元(例如，胞元A 110)及用於反相器的該預設胞元之較大型號(例如，胞元A+ 310)。
在初始胞元佈局期間，EDA可將預設胞元用於積體電路中之邏輯閘的每一個例。此可完成以最小化晶粒上的積體電路之面積。舉例而言，對於積體電路中之每一反相器，EDA 系統900可針對該反相器將胞元A 110之個例置放於晶粒上。
EDA系統900受制於佈局及/或金屬佈線限制(約束)而將胞元佈置在晶粒上，該等佈局及/或金屬佈線限制(約束)可經定義於儲存在記憶體904中之檔案中。佈局及/或金屬佈線限制可造成晶粒上的一些胞元之間的間隙。舉例而言，限制可造成用於邏輯閘(例如，反相器)之預設胞元(例如，胞元A 110)的個例與晶粒上之鄰近胞元(例如，胞元B 120)之間的間隙。
在初始胞元佈局之後，EDA系統900可檢查用於邏輯閘的晶粒上之預設胞元之每一個例，以判定預設胞元與初始胞元佈局上之鄰近胞元之間是否存在間隙(例如，等於或大於一個閘極間距)。若EDA系統900判定存在間隙，則EDA系統900將預設胞元之個例替換為預設胞元之較大型號的個例以填充間隙。對於反相器之實例，EDA系統900可檢查晶粒上之胞元A 110的每一個例，以判定胞元A 110之個例與晶粒上之鄰近胞元之間是否存在間隙(例如，等於或大於一個閘極間距)。若EDA系統900判定存在間隙，則EDA系統900將胞元A 110之個例替換為胞元A+ 310之個例以填充間隙。
因此，藉由EDA系統900針對積體電路產生之胞元佈局可包括預設胞元之多個個例及用於邏輯閘的預設胞元之較大型號的多個個例。對於反相器之實例，藉由EDA系統900針對積體電路產生之胞元佈局可包括胞元A 110之多個個例及胞元A+ 310之多個個例。EDA系統900可產生指定胞元佈局之一檔案，且將該檔案儲存於記憶體904中。
圖10為根據本發明之某些態樣的說明晶片設計之電腦實施方法1000的流程圖。方法1000可由EDA系統900執行。
在步驟1010，EDA 系統900判定用於晶粒之胞元佈局上的第一胞元與第二胞元之間是否存在間隙。舉例而言，EDA系統900可判定第一胞元與第二胞元之間是否存在等於或大於一個閘極間距的間隙。
在步驟1020，EDA系統900在做出該第一胞元與該第二胞元之間存在間隙之判定的情況下將該第一胞元替換為第三胞元，其中該第一胞元及該第三胞元經組態以執行相同功能，且該第三胞元在第一橫向方向上之長度大於該第一胞元在第一橫向方向上之長度。舉例而言，第三胞元(例如，胞元A+ 310)可比第一胞元(例如，胞元A)長至少一個閘極間距，以填充至少一個閘極間距之間隙。
應瞭解，上文所論述之例示性結構易經受實體晶片上的較小程度製程變化，其在半導體製造程序中不可避免。因此，上文所述之例示性結構意欲覆蓋歸因於用於製造晶片的製造程序之製程變化，自例示性結構略微改變之實體晶片上的結構。
本文中使用諸如「第一」、「第二」等名稱之元件之任何參考大體上並不限制彼等元件之數量或次序。實情為，本文中使用此等名稱作為區分兩個或大於兩個元件或元件之個例的便利方式。因此，對第一及第二元件之參考並不意謂可使用僅僅兩個元件，或第一元件必須一定先於第二元件。
在本發明內，字組「例示性」被用以意謂「充當實例、例子或說明」。在本文中描述為「例示性」之任何實施例或態樣未必被視為相比於本發明之其他態樣較佳或有利。同樣，術語「態樣」不要求本發明之所有態樣皆包括所論述之特徵、益處或操作模式。術語「電耦接」在本文中用以指代兩個結構之間的直接或間接電耦接。
提供本發明之先前描述以使得任何熟習此項技術者能夠製造或使用本發明。熟習此項技術者將容易地顯而易見對本發明之各種修改，且本文中定義之一般原理可在不背離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
110‧‧‧胞元A
112-1‧‧‧閘極
112-2‧‧‧閘極
112-3‧‧‧閘極
115‧‧‧有效區域
115-1‧‧‧第一有效區域
115-2‧‧‧第二有效區域
120‧‧‧胞元B
122-1‧‧‧閘極
122-2‧‧‧閘極
122-3‧‧‧閘極
125‧‧‧有效區域
125-1‧‧‧第一有效區域
125-2‧‧‧第二有效區域
210‧‧‧填充物胞元
230‧‧‧閘極
310‧‧‧胞元A+
312‧‧‧額外閘極
315‧‧‧有效區域
315-1‧‧‧第一有效區域
315-2‧‧‧第二有效區域
325‧‧‧橫向方向
402‧‧‧源極
404‧‧‧汲極
406‧‧‧第一汲極接點
408‧‧‧通孔
412‧‧‧源極
414‧‧‧汲極
416‧‧‧第二汲極接點
418‧‧‧通孔
420‧‧‧閘極接點
422‧‧‧通孔
424‧‧‧第一金屬線
425‧‧‧橫向方向
426‧‧‧第二金屬線
428‧‧‧第三金屬線
430‧‧‧第四金屬線
432‧‧‧源極
434‧‧‧汲極
436‧‧‧第一汲極接點
438‧‧‧通孔
442‧‧‧源極
444‧‧‧汲極
446‧‧‧第二汲極接點
448‧‧‧通孔
450‧‧‧閘極接點
452‧‧‧通孔
454‧‧‧第一金屬線
456‧‧‧第二金屬線
458‧‧‧第三金屬線
460‧‧‧第四金屬線
470‧‧‧輸入金屬線
472‧‧‧通孔
474‧‧‧輸出金屬線
476‧‧‧通孔
478‧‧‧通孔
480‧‧‧輸入金屬線
482‧‧‧通孔
484‧‧‧輸出金屬線
486‧‧‧通孔
488‧‧‧通孔
510‧‧‧切割線
520‧‧‧切割線
710-1‧‧‧散熱片
710-2‧‧‧散熱片
710-3‧‧‧散熱片
720-1‧‧‧散熱片
720-2‧‧‧散熱片
720-3‧‧‧散熱片
810-1‧‧‧散熱片
810-2‧‧‧散熱片
810-3‧‧‧散熱片
820-1‧‧‧散熱片
820-2‧‧‧散熱片
820-3‧‧‧散熱片
900‧‧‧電子設計自動化(EDA)系統
904‧‧‧記憶體
906‧‧‧輸出器件介面
908‧‧‧匯流排
912‧‧‧處理器
914‧‧‧輸入器件介面
1000‧‧‧方法
1010‧‧‧步驟
1020‧‧‧步驟
圖1展示根據本發明之某些態樣的相互緊靠之兩個胞元的實例。
圖2展示根據本發明之某些態樣的其中兩個胞元藉由用填充物胞元填充之一間隙隔開的實例。
圖3展示根據本發明之某些態樣的其中圖2中的兩個胞元中之一者被替換為胞元之較大型號以移除填充物胞元的實例。
圖4A展示根據本發明之某些態樣的圖1中所示之胞元的例示性實施。
圖4B展示圖4A中所示之胞元的例示性輸入金屬線及例示性輸出金屬線。
圖5A展示根據本發明之某些態樣的圖2中所示之胞元的例示性實施。
圖5B展示圖5A中所示之胞元的例示性輸入金屬線及例示性輸出金屬線。
圖6A展示根據本發明之某些態樣的圖3中所示之胞元的例示性實施。
圖6B展示圖6A中所示之胞元的例示性輸入金屬線及例示性輸出金屬線。
圖7展示根據本發明之某些態樣的包括有效區域之胞元的實例，其中每一有效區域包括多個散熱片。
圖8展示根據本發明之某些態樣的圖7中所示之胞元之較大型號的實例。
圖9展示根據本發明之某些態樣的電子設計自動化(EDA)系統之實例。
圖10為根據本發明之某些態樣的說明用於晶片設計之方法的流程圖。

Claims (20)

  1. 一種半導體晶粒，其包含： 一第一胞元，其包含： 第一電晶體；及 一第一互連結構，其將該等第一電晶體互連以形成一第一電路；及 一第二胞元，其包含： 第二電晶體；及 一第二互連結構，其將該等第二電晶體互連以形成一第二電路； 其中該第一電路及該第二電路經組態以執行一相同功能，且該第一胞元在一第一橫向方向上之一長度大於該第二胞元在該第一橫向方向上之一長度。
  2. 如請求項1之半導體晶粒，其中該第一胞元在一第二橫向方向上之一長度與該第二胞元在該第二橫向方向上之一長度大致相同，且該第二橫向方向大致垂直於該第一橫向方向。
  3. 如請求項1之半導體晶粒，其中： 該第一胞元包含第一閘極，其中該等第一電晶體包括該等第一閘極中之一或多者的至少一部分；且 該第二胞元包含第二閘極，其中該等第二電晶體包括該等第二閘極中之一或多者的至少一部分，且該等第一閘極之一數目大於該等第二閘極之一數目。
  4. 如請求項3之半導體晶粒，其中該等第一閘極彼此間隔開大致一閘極間距，該等第二閘極彼此間隔開大致該閘極間距，且該第一胞元在該第一橫向方向上之該長度比該第二胞元在該第一橫向方向上之該長度大至少該閘極間距。
  5. 如請求項4之半導體晶粒，其中該等第一閘極沿一第二橫向方向平行於彼此延行，該等第二閘極沿該第二橫向方向平行於彼此延行，且該第二橫向方向大致垂直於該第一橫向方向。
  6. 如請求項5之半導體晶粒，其中該第一胞元在該第二橫向方向上之一長度與該第二胞元在該第二橫向方向上之一長度大致相同。
  7. 如請求項3之半導體晶粒，其中： 該第一胞元包含一第一有效區域，其中該等第一電晶體包括該第一有效區域之至少一部分；且 該第二胞元包含一第二有效區域，其中該等第二電晶體包括該第二有效區域之至少一部分，且該第一有效區域在該第一橫向方向上之一長度大於該第二有效區域在該第一橫向方向上之一長度。
  8. 如請求項7之半導體晶粒，其中該第一有效區域在該等第一閘極中之該一或多者下延伸，且該第二有效區域在該等第二閘極中之該一或多者下延伸。
  9. 如請求項7之半導體晶粒，其中該等第一閘極彼此間隔開大致一閘極間距，該等第二閘極彼此間隔開大致該閘極間距，且該第一有效區域在該第一橫向方向上之該長度比該第二有效區域在該第一橫向方向上之該長度大至少該閘極間距。
  10. 如請求項7之半導體晶粒，其中： 該第一有效區域包含第一散熱片，其中該等第一散熱片在該第一橫向方向上延伸；且 該第二有效區域包含第二散熱片，其中該等第二散熱片在該第一橫向方向上延伸。
  11. 如請求項1之半導體晶粒，其中 該第一互連結構包括一第一輸入金屬線及一第一輸出金屬線；且 該第二互連結構包括一第二輸入金屬線及一第二輸出金屬線； 其中該第一輸入金屬線與該第一輸出金屬線之間的一間隔與該第二輸入線與該第二輸出金屬線之間的一間隔大致相同。
  12. 如請求項1之半導體晶粒，其中該第一電路及該第二電路中之每一者包含一各別反相器。
  13. 如請求項12之半導體晶粒，其中： 該等第一電晶體包含一第一p型場效電晶體(PFET)及一第一n型場效電晶體(NFET)；且 該等第二電晶體包含一第二PFET及一第二NFET。
  14. 如請求項13之半導體晶粒，其中： 該第一互連結構將該第一PFET之一閘極與該第一NFET之一閘極耦接在一起，且將該第一PFET之一汲極與該第一NFET之一汲極耦接在一起；且 該第二互連結構將該第二PFET之一閘極與該第二NFET之一閘極耦接在一起，且將該第二PFET之一汲極與該第二NFET之一汲極耦接在一起。
  15. 一種用於晶片設計之方法，其包含： 判定在一晶粒之一胞元佈局上的一第一胞元與一第二胞元之間是否存在一間隙；及 在做出該第一胞元與該第二胞元之間存在一間隙之一判定的情況下將該第一胞元替換為一第三胞元，其中該第一胞元及該第三胞元經組態以執行一相同功能，且該第三胞元在一第一橫向方向上之一長度大於該第一胞元在該第一橫向方向上之一長度。
  16. 如請求項15之方法，其中該第一胞元在一第二橫向方向上之一長度與該第三胞元在該第二橫向方向上之一長度大致相同，且該第二橫向方向大致垂直於該第一橫向方向。
  17. 如請求項15之方法，其中： 該第一胞元包含第一閘極，其中該等第一閘極彼此間隔開大致一閘極間距；且 該第三胞元包含第二閘極，其中該等第二閘極彼此間隔開大致該閘極間距，且該等第二閘極之一數目大於該等第一閘極之一數目。
  18. 如請求項17之方法，其中： 判定該第一胞元與該第二胞元之間是否存在一間隙包含判定該第一胞元與該第二胞元之間是否存在等於或大於該閘極間距的一間隙；且 將該第一胞元替換為該第三胞元包含在做出該第一胞元與該第二胞元之間存在等於或大於該閘極間距的一間隙之一判定的情況下將該第一胞元替換為該第三胞元。
  19. 如請求項15之方法，其中 該第一胞元包括一第一輸入金屬線及一第一輸出金屬線；且 該第三胞元包括一第二輸入金屬線及一第二輸出金屬線； 其中該第一輸入金屬線與該第一輸出金屬線之間的一間隔與該第二輸入線與該第二輸出金屬線之間的一間隔大致相同。
  20. 如請求項15之方法，其中： 該第一胞元包含一第一有效區域；且 該第三胞元包含一第二有效區域，其中該第二有效區域在該第一橫向方向上的一長度大於該第一有效區域在該第一橫向方向上的一長度。
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