DE10164424A1

DE10164424A1 - Elektrische oder elektronische Schaltungsanordnung sowie zugeordnetes Verfahren

Info

Publication number: DE10164424A1
Application number: DE10164424A
Authority: DE
Inventors: Wolfgang Buhr
Original assignee: Philips Intellectual Property and Standards GmbH
Current assignee: NXP BV
Priority date: 2001-12-29
Filing date: 2001-12-29
Publication date: 2003-07-17
Also published as: US6815982B2; US20030137323A1

Abstract

Um eine elektrische oder elektronische Schaltungsanordnung, deren physikalisches Layout (100) Leiterbahnen (10) sowie den Leiterbahnen (10) zugeordnete Zellen (30, 40), wie etwa Flipflop-Zellen, Bufferzellen, Inverterzellen, Logikgatter-Zellen oder dergleichen, aufweist, sowie ein Verfahren zum Erzeugen mindestens einer Taktverzweigung (sog. "Clock-Tree") für das physikalische Layout (100) einer elektrischen oder elektronischen Schaltungsanordnung so weiterzubilden, daß beim Abstimmen des Clock-Trees die Topologie aller anderen Zellen außerhalb des Clock-Trees nicht verändert werden muß, wird vorgeschlagen, daß die zum Abstimmen der Taktverzweigung des Layouts (100) bestimmten Zellen (30, 40) eine im wesentlichen einheitliche topologische Ausdehnung oder Größe aufweisen.

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft allgemein das technische Gebiet der digitalen Schaltungen und des Auslegens deren physikalischen Layouts.
Im speziellen betrifft die vorliegende Erfindung eine elektrische oder elektronische Schaltungsanordnung, deren physikalisches Layout

- Leiterbahnen sowie
- den Leiterbahnen zugeordnete Zellen, wie etwa Flip-Flop-Zellen, Bufferzellen, Inverterzellen, Logikgatter-Zellen oder dergleichen,

Des weiteren betrifft die vorliegende Erfindung ein Verfahren zum Erzeugen mindestens einer Taktverzweigung (sogenannter "Clock-Tree") für das physikalische Layout einer elektrischen oder elektronischen Schaltungsanordnung.

Stand der Technik

Beim Entwerfen von elektrischen oder elektronischen Systemen, insbesondere von elektrischen oder elektronischen Schaltungsanordnungen, werden bestimmte Verfahrensschritte in vorgegebener Reihenfolge immer wieder durchlaufen; dies gilt sowohl für mikroelektronische Systeme als auch grundsätzlich für Leiterplatten. Nach dem Entwerfen der Schaltung oder Teilen hiervon mit Hilfe einer H[ardware] D[escription] L[anguage]-Beschreibung bzw. eines Graphikeditors folgt üblicherweise eine erste Simulation, um das funktionale und beim bottom-up-Verfahren auch bereits das zeitliche Verhalten zu verifizieren.
Beim Auftreten von Fehlern wird der Entwurf überarbeitet und erneut geprüft. Da die erste Simulation in der Regel vor dem Erstellen des physikalischen Layouts erfolgt, wird die erste Simulation auch als Pre-Layout-Simulation bezeichnet. Diese erste Simulation wird mit vorab geschätzten parasitären Kapazitäten sowie mit vorab geschätzten parasitären Widerständen auf den später zu verlegenden Verbindungsleitungen durchgeführt. Im vorliegenden Zusammenhang werden diese parasitären Kapazitäten und Widerstände in Anlehnung an den im C[omputer] A[ided] E[ngineering]-Bereich üblichen Sprachgebrauch zusammenfassend als sogenannte "Parasitics" bezeichnet.
Viele Programme berücksichtigen bei der Pre-Layout-Simulation nur die bereits bekannte Anzahl der an einen Gatterausgang angeschlossenen Eingänge weiterer Gatter oder rechnen immer mit der maximal zulässigen kapazitiven Last an einem Gatterausgang, z. B. mit einer kapazitiven Last von 2 pF bei einer Standardzelle. Im erstgenannten Fall tendieren die Ergebnisse zum Optimismus, im zweitgenannten Fall zum Pessimismus.
Nachdem das physikalische Layout der mikroelektronischen Schaltung oder der Leiterplatte erstellt und den D[esign] R[ules] C[hecks] (DRC) bzw. E[lectronic] R[ules] C[hecks] (ERC) erfolgreich unterzogen wurde, können hieraus die tatsächlich auftretenden Parasitics auf den Verbindungsbahnen ermittelt werden. Sogenannte Extraktionsprogramme für die Netzlisten berechnen aus ihren Geometrien die gesuchten Daten.
Beim Chipdesign sind diese Programme besonders aufwendig, denn auch die parasitären Effekte in den Halbleiterstrukturen selbst, wie z. B. Source-Drain-Kapazitäten und -Widerstände, Gate-Kapazitäten, Kontaktdurchgangswiderstände und dergleichen werden extrahiert. Da die Konturen der Verbindungslagen oder der Implant-Gebiete bei mikroelektronischen Schaltungen im Verhältnis zu ihrer Dicke sehr klein sind, werden die Parasitics separat nach Fläche und nach Umfang der Strukturen berechnet und die Einzelergebnisse aufsummiert.
Neben der Aufgabe, die Parasitics aus dem fertigen physikalischen Layout zu extrahieren, kommt den Extraktionsprogrammen für die Netzlisten noch eine wichtige Verifikationsaufgabe zu. Beim Entwurf von Standardzellen auf der physikalischen Layoutebene schleichen sich schnell Fehler ein; aus diesem Grunde ist es wichtig, eine Möglichkeit zu haben, die Netzliste aus dem physikalischen Entwurf zu extrahieren.
Auf dem vorgeschilderten technischen Gebiet ist im Hinblick auf das Entwerfen der Standardzellen auf der physikalischen Layoutebene auch das topologisch bedingte Abstimmen der Taktverzweigungen, d. h. des sogenannten Clock-Trees, im physikalischen Layout der Schaltungsanordnung allgemein bekannt (und erforderlich).
Konventionell geht ein derartiger Abstimmungsprozeß mit einem Austauschen bzw. Einfügen oder Löschen von Buffer-Zellen unterschiedlicher Größe sowie von Inverter-Zellen unterschiedlicher Größe innerhalb des Clock-Trees einher. Dieser Abstimmungsprozeß verändert die Topologie auch anderer, nicht zum eigentlichen Clock-Tree gehörender Zellen, denn der Flächenbedarf der am Clock-Tree beteiligten Zellen ändert sich durch das Austauschen bzw. Einfügen oder Löschen der Buffer-Zellen bzw. der Inverter-Zellen.
Die vorbeschriebenen Änderungen greifen in das Gesamtlayout der Schaltungsanordnung derart stark ein, daß sich hierdurch auch das zeitliche Verhalten von Signalen der frei gestalteten Logik wieder signifikant ändern kann, wodurch erneute Korrekturen an diesen Signalpfaden notwendig werden; dies bedeutet mit anderen Worten, daß ein Abstimmen des Clock-Trees stets ein nochmaliges Verifizieren des zeitlichen Verhaltens am gesamten Design der Schaltungsanordnung zwangsläufig nach sich zieht.
Die Standardgröße der Clock-Buffer-Zellen bzw. der Clock-Inverter-Zellen hat sich zwangsläufig an der maximal notwendigen Zellgröße zu orientieren, um dem Clock-Tree- Abstimmungswerkzeug den notwendigen Optimierungsspielraum zu geben. Dies führt zu einem insgesamt erhöhten Flächenbedarf für die am Clock-Tree beteiligten Zellen.

Darstellung der Erfindung: Aufgabe, Lösung, Vorteile

Ausgehend von den vorstehend dargelegten Nachteilen und Unzulänglichkeiten sowie unter Würdigung des umrissenen Standes der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine elektrische oder elektronische Schaltungsanordnung der eingangs genannten Art sowie ein Verfahren zum Erzeugen mindestens einer Taktverzweigung (sogenannter "Clock-Tree") für das physikalische Layout einer elektrischen oder elektronischen Schaltungsanordnung so weiterzubilden, daß beim Abstimmen des Clock-Trees die Topologie aller anderen Zellen außerhalb des Clock-Trees nicht verändert werden muß.
Diese Aufgabe wird durch eine elektrische oder elektronische Schaltungsanordnung mit den im Anspruch 1 angegebenen Merkmalen sowie durch ein Verfahren mit den im Anspruch 6 angegebenen Merkmalen gelöst. Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.
Mithin basiert die vorliegende Erfindung darauf, daß beim Generieren des sogenannten Clock-Trees, d. h. des verzweigten Verteilungsbaums für Clocksignale für Zellen, etwa für Flip-Flop-Zellen oder für Logikgatter-Zellen, von digitalen Schaltungsanordnungen automatische Datenverarbeitungsmittel, insbesondere automatische Softwaremittel, auf der Netzliste der Schaltungsanordnung aufsetzen. Diese Softwaremittel verändern zum Abstimmen der einzelnen Takt-Signal-Verzögerungen und zum Absichern des Taktverhaltens insgesamt sowohl das Delay einzelner, sich im Taktpfad befindlicher Buffer-Zellen und Inverter-Zellen als auch die Treiberleistung.
Dieses Konzept beinhaltet den vorzugsweise ausschließlichen Einsatz von speziellen trimmbaren Clock-Buffer-Zellen bzw. von speziellen trimmbaren Clock-Inverter-Zellen innerhalb einer Taktverzweigung, d. h. innerhalb eines sogenannten Clock-Trees. Hierbei unterscheiden sich diese vorzugsweise als Bibliothekszellen (sogenannte "library cells") ausgestalteten Clock-Buffer-Zellen bzw. Clock-Inverter-Zellen gemäß einer besonders vorteilhaften Ausgestaltung hinsichtlich der Signalverzögerung sowie hinsichtlich der Treiberleistung voneinander, um eine Abstimmung des Clock-Trees zu ermöglichen.
Gemäß der Lehre der vorliegenden Erfindung weisen jedoch diese Clock-Buffer-Zellen und/oder diese Clock-Inverter-Zellen vorzugsweise allesamt eine einheitliche Ausdehnung bzw. eine feste Standardgröße auf, um zu verhindern, daß sich das Abstimmen des Clock- Trees, d. h. des verzweigten Verteilungsbaums für ein Clocksignal auf die topologische Anordnung anderer Zellen im Layout auswirkt.
Demzufolge erfolgt der Abstimmungsprozeß der Taktverzweigungen, d. h. des sogenannten Clock-Trees in bezug auf die räumliche Anordnung (das "Placement") neutral, d. h. durch die trimmbaren Buffer-(Library-)Zellen mit fester Standardgröße sowie durch die trimmbaren Inverter-(Library-)Zellen mit fester Standardgröße ist erfindungsgemäß ein topologisch neutrales Abstimmen der Taktverzweigungen möglich. Hierbei sind die verwendeten Clock-Buffer-Zellen bzw. Clock-Inverter-Zellen in der Zellenbibliothek (sogenannte "Cell- Library") zusätzlich zu den sonstigen Buffer-Zellen und Inverter-Zellen bereitzustellen.
Soll die vorliegende Erfindung in besonders vorteilhafter Weise weitergebildet werden, kann es sich bei den Clock-Buffer-Zellen oder Clock-Inverter-Zellen um eine Gruppe von Zellen handeln, die sich in ihren Delay-Parametern und/oder in ihren Treiberstärken jeweils einzeln oder jeweils gruppenweise voneinander unterscheiden.
Alternativ oder ergänzend hierzu kann es sich auch um jeweils eine parametrisierbare Buffer-Zelle oder Inverter-Zelle handeln, die ihre Parameterwerte nach der Abstimmung des Clock-Trees zugewiesen bekommt; in diesem Zusammenhang sollten innerhalb des Clock- Trees eines Netzwerks ausschließlich diese Clock-Buffer-Zellen bzw. Clock-Inverter-Zellen benutzt werden, um ein Abstimmen des gesamten Clock-Trees zu ermöglichen.
Gemäß einer besonders erfinderischen Weiterbildung der vorliegenden Schaltungsanordnung wie auch des dieser Schaltungsanordnung zugeordneten Verfahrens kann zumindest der letzte Optimierungslauf hinsichtlich der zeitlichen Verzögerungen des Signallaufs sowie hinsichtlich der Treiberleistung innerhalb des Prozessierens eines physikalischen Layouts zugleich ein Clock-Tree-Abstimmungslauf sein.
Beim Verwenden der vorgeschlagenen Clock-Buffer-Zellen sowie Clock-Inverter-Zellen kann der Clock-Tree durch diesen Abstimmungslauf abschließend optimiert werden, wobei die bereits optimierte Topologie aller anderen Zellen außerhalb des Clock-Trees in erfindungswesentlicher Weise nicht mehr verändert wird.
Dies führt - wie auch die vorgenannten technischen Maßnahmen - zu einem erhöhten Maß an Sicherheit und Vorhersagbarkeit der Abstimmungsergebnisse und trennt die Auswirkungen der beiden Optimierungsschritte auf das Layout voneinander.
Die vorliegende Erfindung betrifft schließlich die Verwendung mindestens einer zum Abstimmen mindestens einer Taktverzweigung (sogenannter "Clock-Tree") des physikalischen Layouts einer elektrischen oder elektronischen Schaltungsanordnung bestimmten parametrisierbaren Zelle, insbesondere mindestens einer parametrisierbaren Bufferzelle und/oder mindestens einer parametrisierbaren Inverterzelle, zum Implementieren von den Leiterbahnen der Schaltungsanordnung zugeordneten, unterschiedliche Maximalgrößen aufweisenden Klassen von Zellen, wie etwa Flip-Flop-Zellen, Bufferzellen, Inverterzellen, Logikgatter-Zellen oder dergleichen.
Dies bedeutet mit anderen Worten, daß beim Verwenden von parametrisierbaren Clock- Tree-Zellen gemäß einer erfindungswesentlichen Vorgehensweise Zellklassen unterschiedlicher Maximalgröße eingeführt werden können, so daß in Abhängigkeit von der Gesamtgröße des Clock-Trees nur die Maximalfläche begrenzt werden kann.

Kurze Beschreibung der Zeichnungen

Weitere Ausgestaltungen, Merkmale und Vorteile der vorliegenden Erfindung werden nachstehend durch die Zeichnung veranschaulicht und näher erläutert. Es zeigen:
Fig. 1 einen schematischen, aus Gründen der Übersichtlichkeit sowie der Erkennbarkeit der einzelnen Ausgestaltungen, Elemente oder Merkmale nicht notwendigerweise maßstabsgerecht vergrößernden Ausschnitt aus der Darstellung des Layouts einer elektronischen Schaltungsanordnung noch vor Plazieren aller Zellen, wie aus dem Stand der Technik bekannt;
Fig. 2 den Ausschnitt gemäß Fig. 1 nach Plazieren aller Zellen; und
Fig. 3 einen schematischen, aus Gründen der Übersichtlichkeit sowie der Erkennbarkeit der einzelnen Ausgestaltungen, Elemente oder Merkmale nicht notwendigerweise maßstabsgerecht vergrößernden Ausschnitt aus der Darstellung des Layouts einer elektronischen Schaltungsanordnung gemäß der vorliegenden Erfindung.
Gleiche oder ähnliche Ausgestaltungen, Elemente oder Merkmale sind in Fig. 1 bis 3 mit identischen Bezugszeichen versehen.

Bester Weg zur Ausführung der Erfindung

In Fig. 1 ist ein Ausschnitt aus einem konventionellen Layout 100 eines Smart-Card-Controllers dargestellt.
In diesem physikalischen Layout 100 verlaufen in bezug auf die Ausrichtung der Fig. 1 horizontale Leiterbahnen 10 zur Spannungsversorgung; zwischen diesen horizontalen Leiterbahnen 10 sind jeweils Reihen 20 von automatisch, d. h. mittels eines Plazierungsprogramms plazierten Bibliothekszellen, wie etwa Flip-Flops, Invertern, Buffern, Logikgattern und dgl., angeordnet.
In der Menge dieser auf den Reihen 20 angeordneten Zellen befinden sich auch sogenannte "Filler"-Zellen oder Füllzellen 30. Bei diesen Füllzellen 30 handelt es sich um reine Kapazitätszellen, die vom Programm zum Generieren des Clock-Trees in mehr oder weniger regelmäßigen Abständen eingefügt werden und als Stützkapazität für die gesamte Logik- Matrix fungieren.
Des weiteren sind in diesen Reihen 20 sogenannte Clock-Tree-Elemente 40 angeordnet. Bei diesen Clock-Tree-Elementen 40 handelt es sich um Buffer-Zellen sowie um Inverter- Zellen verschiedener Treiberstärken, aus denen das Programm zum Generieren des Clock- Trees den Clock-Tree, d. h. den verzweigten Verteilungsbaum für ein Clocksignal, erzeugt.
Wie Fig. 1 des weiteren entnehmbar ist, versucht das Programm zum Generieren des Clock-Trees mit Hilfe der unterschiedlich groß ausgebildeten Buffer-Zellen 40 bzw. Inverter-Zellen 40, die Clock-Signale für alle durch einen Clock-Tree getakteten Blöcke bezüglich der Zeitplanung (sog. "Timing") der Clock-Flanken sowie der Treiberleistung im Rahmen von vorgegebenen Toleranzen abzustimmen.
Das Diagramm gemäß Fig. 2 zeigt den Ausschnitt aus dem Layout 100, nachdem alle Zellen plaziert sind. Aus diesem Ausschnitt gemäß Fig. 2 geht klar hervor, daß ein Abstimmen des Clock-Trees nach dem Plazieren aller Zellen, was natürlich zum Austausch einiger Clock-Tree-Zellen 40 geführt hat, auch die Plazierung aller benachbarten Zellen verändert. Da aber erst das "Routing" der Clock-Signale ein endgültiges Abstimmen des Clock-Trees ermöglicht, muß dieser Schritt zwangsläufig zu einem späten Zeitpunkt während des Chip- Layouts stattfinden.
Aus den vorgenannten Gründen erweist sich die erfindungsgemäß vorgesehene, aus der oberen der beiden Reihen von Fig. 3 hervorgehende Verwendung von trimmbaren Clock- Tree-Zellen 40 mit einheitlicher Standardgröße als sinnvolle Maßnahme.
Wie in der unteren der beiden Reihen von Fig. 3 gezeigt, kann anstelle der oder in Ergänzung zu den Zellen 40 mit einheitlicher Standardgröße auch jede kleinere Buffer-Zelle und/oder jede kleinere Inverter-Zelle im Clock-Tree um eine entsprechende Füllzelle 30 erweitert werden, so daß sich für beide Zellen (= Füllzelle 30 + Clock-Tree-Zelle 40 bzw. Clock-Tree-Zelle 40 + Füllzelle 30) zusammen immer die einheitliche Ausdehnung der größtmöglichen Clock-Tree-Zelle ergibt.
In diesem Zusammenhang geht aus der unteren der beiden Reihen von Fig. 3 hervor, daß diese beiden Zellen 30 + 40 bzw. 40 + 30 stets paarweise plaziert werden. Auch auf diese Weise ist erfindungsgemäß eine konstante Plazierung der übrigen Zellen vor und nach dem Abstimmen des Clock-Trees gewährleistet.
Zusammenfassend läßt sich im Hinblick auf die erfindungsgemäße Lehre feststellen, daß spezielle Clock-Buffer-Zellen und/oder spezielle Clock-Inverter-Zellen in die Zellenbibliotheken (die sogenannten "Cell-Libraries") eingeführt werden. Diese Clock-Buffer-Zellen und Clock-Inverter-Zellen weisen zwar unterschiedliche Driver-/Timing-Parameter auf, haben jedoch eine Standardausdehnung bzw. Standardfläche.
Auch ein Einführen mehrerer Clock-Zell-Klassen mit unterschiedlichen Maximalwerten und mit entsprechender unterschiedlicher Standardausdehnung bzw. Standardfläche kann von Vorteil sein; allerdings wäre dann wohl die ausschließliche Verwendung dieser Buffer- Zellen und/oder dieser Inverter-Zellen innerhalb des Clock-Trees eines Designs erforderlich. BEZUGSZEICHENLISTE 100 physikalisches Layout einer elektrischen oder elektronischen Schaltungsanordnung
10 Leiterbahn, insbesondere zur Spannungsversorgung
20 Reihe für Bibliothekszellen
30 "Filler"-Zelle oder Füllzelle
40 Clock-Tree-Element, insbesondere Buffer-Zelle oder Inverter-Zelle

Claims

1. Elektrische oder elektronische Schaltungsanordnung, deren physikalisches Layout (100) Leiterbahnen (10) sowie den Leiterbahnen (10) zugeordnete Zellen (30, 40), wie etwa Flip-Flop-Zellen, Bufferzellen, Inverterzellen, Logikgatter-Zellen oder dgl., aufweist, dadurch gekennzeichnet, daß die zum Abstimmen mindestens einer Taktverzweigung (sog. "Clock-Tree") des Layouts (100) bestimmten Zellen (30, 40) eine im wesentlichen einheitliche topologische Ausdehnung oder Größe aufweisen.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Teil der Zellen, insbesondere zumindest ein Teil der zum Abstimmen der Taktverzweigungen bestimmten Zellen (40), als Bibliothekszellen (sogenannte "library cells") ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zum Abstimmen der Taktverzweigungen bestimmte Zelle (40) als parametrisierbare Bufferzelle und/oder als zusätzliche Clock-Bufferzelle und/oder als parametrisierbare Inverterzelle und/oder als zusätzliche Clock-Inverterzelle ausgebildet ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der parametrisierbaren Bufferzelle und/oder der parametrisierbaren Inverterzelle die jeweiligen Parameterwerte nach Abstimmen der Taktverzweigungen zugeordnet sind.

5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die zusätzlichen Clock-Bufferzellen und/oder die zusätzlichen Clock-Inverterzellen hinsichtlich des jeweiligen, dem Taktsignal zugeordneten mindestens einen Verzögerungsparameters (sog. "Delay-Parameter") und/oder hinsichtlich der jeweiligen Treiberleistung oder Treiberstärke jeweils unterschiedlich oder gruppenweise unterschiedlich ausgebildet sind.

6. Verfahren zum Erzeugen mindestens einer Taktverzweigung (sog. "Clock-Tree") für das physikalische Layout (100) einer elektrischen oder elektronischen Schaltungsanordnung insbesondere gemäß mindestens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Taktverzweigungen mittels hierfür bestimmter Zellen (30, 40) von im wesentlichen einheitlicher topologischer Ausdehnung oder Größe abgestimmt werden.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß zum Abstimmen der Taktverzweigungen mindestens eine Bufferzelle und/oder mindestens eine Inverterzelle parametrisiert und/oder mindestens eine Clock-Bufferzelle und/oder mindestens eine Clock-Inverterzelle zusätzlich in das Layout (100) eingefügt wird.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der parametrisierbaren Bufferzelle und/oder der parametrisierbaren Inverterzelle die jeweiligen Parameterwerte nach Abstimmen der Taktverzweigungen zugeordnet werden.

9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß zumindest der letzte, in bezug auf die zeitlichen Verzögerungen (sogenannter "time delay") des Signallaufs und/oder in bezug auf die Treiberleistung oder Treiberstärke vorgenommene Optimierungslauf zugleich ein Abstimmungslauf in bezug auf die Taktverzweigungen (sogenannter "Clock-Tree") des Layouts (100) ist.

10. Verwendung mindestens einer zum Abstimmen mindestens einer Taktverzweigung (sog. "Clock-Tree") des physikalischen Layouts (100) einer elektrischen oder elektronischen Schaltungsanordnung bestimmten parametrisierbaren Zelle (40), insbesondere mindestens einer parametrisierbaren Bufferzelle und/oder mindestens einer parametrisierbaren Inverterzelle, insbesondere gemäß Anspruch 3 oder 4 zum Implementieren von den Leiterbahnen (10) der Schaltungsanordnung zugeordneten, unterschiedliche Maximalgrößen aufweisenden Klassen von Zellen, wie etwa Flip-Flop-Zellen, Bufferzellen, Inverterzellen, Logikgatter-Zellen oder dergleichen.