DE69033360T2

DE69033360T2 - Simulation von ausgewählten Logik-Schaltungsentwürfen

Info

Publication number: DE69033360T2
Application number: DE69033360T
Authority: DE
Inventors: Stanley M Hyduke
Original assignee: Individual
Current assignee: Individual
Priority date: 1989-06-23
Filing date: 1990-06-18
Publication date: 2000-06-29
Anticipated expiration: 2010-06-19
Also published as: DE69033360D1; ATE186999T1; US5051938A; EP0404482A3; JPH03116383A; EP0404482A2; EP0404482B1

Description

Die vorliegende Erfindung bezieht sich auf die Hochgeschwindigkeitssimulation von logischen Schaltungsentwürfen, wie einer anwendungsspezifischen integrierten Schaltung (ASIC) und gedruckten Schaltungsplatten (pcb), und bezieht sich auch auf die Hochgeschindingkeitsprüfung von gedruckten Schaltungsplatten.
Die Technik der Computersimulation oder der Prüfung von elektrischen Entwürfen ist gut etabliert. Ein Computermodell eines logischen Schaltungsentwurfes wird erzeugt, auf der Grundlage von integrierten Schaltungsmodellen (IC-Modellen) und ihren Verbindungen. Dieses logische Schaltungsentwurfsmodell wird dann mit Signalen induziert, die Signale emulieren, die an tatsächliche, gedruckte Schaltungsplatten angelegt werden, die nach dem vorerwähnten, elektrischen Entwurf aufgebaut sind.
Wegen des Erfordernisses einer hohen Bearbeitungsgeschwindigkeit arbeitet die Software der Rechnerunterstützung von Ingenieuraufgaben (CAE), die elektrische Entwürfe simuliert, normalerweise an Ingenieursarbeitsplätzen, wie SUN und Apollo. Selbst diese teueren Hochleistungsarbeitsplätze können jedoch nicht mit Entwürfen von mehr als 40 000 bis 50 000 Schaltgliedern oder Zellen effizient umgehen. Da heutige Schaltgliederanordnungstechnologien die Herstellung einer integrierten Schaltung mit mehr als 100 000 Zellen und von gedruckten Schaltungsplatten mit mehr als 200 000 Schaltgliedern gestatten, ist eine neue Methode zur effizienten elektrischen Entwurfssimulation erforderlich.
Aus D1 = US-A-4827427 ist ein Simulationssystem für Logik-Schaltungsentwürfe bekannt, enthaltend:
eine Datentabellen-Erzeugungseinrichtung zur Erzeugung einer Entwurfselementedatentabelle und einer Netzlisten-Verknüpfungstabelle;
eine Eingabeeinrichtung für Logik-Schaltungsentwürfe für die Eingabe von Logik-Schaltungs- Entwurfsdaten in die Datentabellen-Erzeugungseinrichtung;
eine Testsignal- und Testvektoreingabeeinrichtung;
eine Signaltabellen- und Speichereinrichtung, die integrierte Schaltungsmodelle als Bezug beim Simulieren ausgewählter logischer Schaltungsentwürfe speichert;
eine Aufruftabelle, die Speicherzeiger für die integrierten Schaltungsmodelle speichert;
eine Netzlisten-Übertragungstabelle zum Angeben der Übertragung von Signalen innerhalb der Signaltabelle entsprechend der Signalverteilung der Schaltung, die entworfen wird;
eine Simulationseinrichtung, die die Ausgabe der Datentabellen-Erzeugungseinrichtung empfängt, wobei die Simulationseinrichtung umfaßt
eine Ausführeinrichtung, um Simulations-Subroutinen von der Aufruftabelle und der Netzlisten- Übertragungstabelle auszuführen.
Das Hauptproblem mit vorliegenden Simulatoren ist ihre mangelnde Kompatibilität mit dem Entwurfsvorgang. Jeder Entwurf wird in kleinen Abschnitten oder kleinen Entwurfsinkrementen entwickelt. Wenn irgendein Entwurfsproblem auftritt, dann lokalisiert und überprüft der Konstrukteur lediglich den Bereich des Entwurfsproblems. Unglücklicherweise simulieren die vorliegenden logischen Simulatoren elektrische Logikentwürfe in ihrer Gesamtheit, und sie können aufgrund ihrer Konstruktion nicht ausschließlich einen ausgewählten Entwurfsabschnitt simulieren. Selbst wenn der Konstrukteur gegenwärtig an einem kleinen Entwurfsabschnitt arbeitet, muß der Konstrukteur den gesamten Entwurf simulieren, was eine Menge Computerzeit verbraucht.
In den letzten paar Jahren wurden die elektrischen Logikentwürfe, wie Schaltgliedanordnungen, so kompliziert, daß, um Kontrolle über die Entwurfsleistung zu haben, jeder Entwurfsabschnitt so simuliert werden muß, wie er entwickelt wurde. Da alle gegenwärtigen elektrischen Simulatoren den gesamten Entwurf simulieren, arbeiten sie langsam und sind schwierig zu benutzen. Die vorliegende Erfindung löst diese Engstelle bei der Simulation dadurch, daß sie die Simulation ausgewählter Logik-Entwurfsabschnitte gestattet. Außerdem können diese Logik-Entwurfsabschnitte gewählt und unmittelbar simuliert werden, ohne irgendeinen sichtbaren Verlust an Zeit für das Kompilieren.
Die gegenwärtigen Simulatoren kompilieren Entwürfe in einer Sammelbetriebsart. Das bedeutet, daß jede Änderung im Entwurf, selbst eine kleine, zusammen mit dem gesamten Entwurf einige zehn Minuten lang kompiliert werden muß, bevor der Konstrukteur die Entwurfsänderung simulieren kann. Keiner der Sammelkompilatoren ist imstande, ausschließlich Entwurfsänderungen zu kompilieren.
Die Signale, die elektrische Logik-Entwürfe hervorrufen, werden Testvektoren genannt. Um den Entwurf ordnungsgemäß durchzuführen, muß der Konstrukteur die Testvektoren oft modifizieren, um alle Kombinationen von Eingabe- und Ausgabebedingungen herauszufinden, die für die Wertung des Gesamtentwurfs notwendig sind. Unglücklicherweise sind die Änderungen der Testvektoren mit gegenwärtigen Simulatoren mühsam und zeitraubend, weil jede Änderung eines Testvektors Gegenstand einer langwierigen Sammelkompilation zusammen mit dem gesamtem Entwurf ist.
Die gedruckten Schaltungsplatten sind so kompliziert geworden, daß ihre Überprüfung eine Menge spezialisierter Testeinrichtungen und geschultes Personal erfordert, um die hochkomplizierten Testeinrichtungen zu betreiben. Die Anwendung von Simulationswerkzeugen für die Prüfung von gedruckten Schaltungsplatten war nicht sehr erfolgreich, weil diese Simulatoren den gesamten Plattenentwurf simulieren und deshalb ungebührlich langsam im Betrieb sind.
Es ist deshalb ein Ziel dieser Erfindung, ein neues System und Verfahren für die Hochgeschwindigkeitssimulation elektrischer Logik-Entwürfe vorzusehen, indem man die selektive Simulation von Entwurfsabschnitten gestattet.
Ein anderes Ziel dieser Erfindung ist es, eine elektrische Simulationsumgebung auf der Grundlage eines inkrementellen Kompilators vorzusehen, der augenblicklich alle Entwurfsänderungen registriert und das Erfordernis für langwierige Sammelkompilationen von Entwurfsänderungen ausräumt. Es ist auch ein Ziel der Erfindung, langwierige Kompilationen von Testvektoränderungen auszuräumen, indem man einen neuen, inkrementellen Kompilator verwendet.
Ein noch anderes Ziel dieser Erfindung ist es, ein billiges und schnelles System und ein billiges und schnelles Verfahren vorzusehen, um selektive Abschnitte einer gedruckten Schaltungsplatte zu testen.
Der Zweck der Erfindung ist es, die Kosten der Entwicklung eines elektrischen Entwurfes dadurch zu senken, daß man die Simulationszeit beschneidet. Die vorliegende Erfindung erhöht auch die Zuverlässigkeit eines Entwurfes, indem sie es dem Konstrukteur erlaubt, jeden Entwurfsabschnitt feinabzustimmen. Die Werkzeuge und Techniken, die nachfolgend beschrieben werden, sind auf die hochschnelle Simulation elektrischer Logik-Entwürfe anwendbar, mit Schaltstellenanordnungen und gedruckten Schaltungsplatten. Diese Werkzeuge können in Verbindung mit billigen logischen Analyseeinrichtungen verwendet werden, um gedruckte Schaltungsplatten zu testen und bei ihnen Schwierigkeiten auszuräumen.
Während logische Simulatoren wie etwa CADAT von Daisy Systems Corporation, HILO von GenRad Inc. und andere den gesamten Entwurf kompilieren und simulieren, simuliert der Simulator der vorliegenden Erfindung lediglich die Entwurfsabschnitte, die vom Konstrukteur ausdrücklich zur Simulation ausgewählt wurden.
Diese Ziele und Zwecke werden von einem System erreicht, wie es im beigefügten Anspruch 1 beansprucht ist, sowie im Verfahren, wie es im beigefügten Anspruch 9 beansprucht ist.
Das System und das Verfahren der vorliegenden Erfindung richten sich sowohl an Schaltstellenanordnungen, die elektronische Logik-Zellen benutzen, als auch an gedruckte Schaltungsplatten, die IC-Chips (integrierte Schaltungschips) benutzen. Der Einfachheit halber wird nachfolgend auf IC-Chips Bezug genommen. Es wird jedoch darauf hingewiesen, daß derselbe Vorgang, dieselbe Gesetzmäßigkeit und dieselbe Tätigkeit auch in gleicher Weise bei Schaltstellenanordnungszellen Anwendung findet.
Ein erfindungsgemäßer Simulator beruht auf zwei dynamisch erzeugten Tabellen; eine Tabelle benutzter IC-Chips und eine Tabelle ihrer Verbindungen. Diese beiden Tabellen werden automatisch von einem inkrementellen Kompilator, der ein Teil des Simulators ist, während der Eingabe des Entwurfes erzeugt. Jede der ICs (integrierte Schaltungen) in der IC-Chiptabelle hat mehrere Flaggen. Eine der Flaggen gibt an, daß ein IC gegenwärtig durch den Simulator in Gebrauch steht. Wenn der Benutzer ICs zur Simulation hinzufügt oder von dieser wegläßt, dann werden die Flaggen dieser ICs entsprechend modifiziert. Während der Simulation werden diese Flaggen überprüft und alle IC-Chips mit "nicht benutzen"- Flagge werden übersprungen oder vom Simulationsprozeß ausgeschlossen.
Der vorgenannte Simulator kann zur Störungssuche bei gedruckten Schaltungsplatten verwendet werden. Eine Gruppe von Signalen kann aus einem fehlerhaften Abschnitt der Platte aufgegriffen werden, beispielsweise mit Hilfe einer logischen Analyseeinrichtung, und in die entsprechenden Testpunkte und ICs eingegeben werden, die von einem computergestützten Simulator simuliert werden. Da die ICs, die mit der "nicht benutzen"-Flagge markiert sind, an der Simulation des Entwurfes nicht teilnehmen, erzeugt der Simulator Testergebnisse viel schneller. Da das System und das Verfahren der Erfindung den Plattentest um Größenordnungen beschleunigen, können billige PCs und logische Analyseeinrichtungen benutzt werden, um selbst die kompliziertesten gedruckten Schaltungsplatten zu testen.
Die obigen und andere Merkmale der Erfindung werden aus den nachfolgenden Beschreibung und den beigefügten Zeichnungen voll verständlich, die nur beispielsweise vorgelegt sind und in denen:
Fig. 1 ein Blockschaltbild eines Simulators nach der Erfindung ist,
Fig. 2 ein Schema einer typischen Logikschaltung in einem RAM-Speicher (Zugriffspeicher) ist,
Fig. 4A ein Beispiel einer Testvektoranzeige möglicher Wellenformen für die Auswahl ist,
Fig. 4B ein Diagramm einer Zeigertabelle für Testvektoren ist,
Fig. 4C eine Darstellung eines Abschnitts einer Testvektortabelle ist,
Fig. 5 ein Blockschaltbild eines Systems zum Test von gedruckten Schaltungsplatten nach der Erfindung ist,
Fig. 6 ein Flußdiagramm ist, das ein Softwareprogramm eines Datentabellengenerators zum Erzeugen von Datentabellen darstellt, und
Fig. 7 ein Flußdiagramm eines Softwareprogramms zum Erzeugen einer ablaufbereiten Entwurfsimulations-Programmtabelle ist.
Das Modellieren elektronischer Logikschaltungen in Software wird Simulation genannt. Der Simulator sollte alle Merkmale der echten Schaltung aufweisen, wie das funktionelle und zeitliche Verhalten. Die vorliegende Erfindung sorgt für eine beschleunigte Simulation der logischen Schaltungsentwürfe und für einen beschleunigten Test gedruckter Schaltungsplatten. Die allgemeine Besetzung mit Hardware nach der Erfindung ist in Fig. 5 gezeigt. Die Computereinrichtung 50 ist gleichartig zu bekannten Arbeitsplatzcomputern, wie dem IBM AT oder den Sun workstations, und sie umfaßt eine zentrale Verarbeitungseinheit 51, wobei ein Arbeitsspeicher (RAM-Speicher), ein Diskettenspeicher 52 (hard disc memory), eine Datenanzeige 53, eine Tastatur 54 und ein Drucker 55 zugeordnet sind. Solche Computer sind dem Fachmann so bekannt, daß hier keine detaillierte Beschreibung von ihrem Aufbau oder ihrer Wirkungsweise erforderlich ist.
Fig. 1 stellt ein Blockschaltbild eines Simulators nach der vorliegenden Erfindung dar. Das schematische Eingangsprogramm 10a wird vom Konstrukteur für die Eingabe des Logik- Schaltungsentwurfes in Form schematischer Darstellungen verwendet. Ein Beispiel einer solchen schematischen Darstellung ist in Fig. 2 gezeigt. Netzlisten enthalten auch alle Informationen über das Systemverhalten, die für die Simulation erforderlich sind, was bedeutet, daß eine Netzlistendatei 10b eine Alternative zum schematischen Eingabeprogramm 10a sein kann.
Der Datentabellengenerator 12 ist eine programmierte Routine, die Entwurfsdaten, die auf der Eingabe 11a oder 11b vom schematischen Eingangsprogramm 10a bzw. von der Netzlisten-Eingangsdatei 106 angeboten werden, umwandelt und eine Entwurfselemente-Datentabelle der Entwurfselemente erzeugt, die ICs, Anschlüsse bzw. Terminals, Schalter, Signalnamen und dergleichen umfaßt. So eine Tabelle für die logische Entwurfsschaltung der Fig. 2 ist in Tabelle 1A gezeigt. Nachfolgend wird der Ausdruck IC-Modell als stellvertretend für alle Entwurfselemente verwendet, die Modelle haben. Der Datentabellengenerator 12 überprüft jeden Gegenstand in den schematischen Daten, die auf der Signalleitung 11a oder von den Netzlistendaten her, die auf der Signalleitung 11b zugeführt werden, dargeboten werden, gegenüber einer Liste verfügbarer IC-Modelle, die in einem Modell-Bezugsindex 2 gespeichert sind, der ein Programmverzeichnis in einer Modell-Bezugsbibliothek 4 sein kann. Die Modell-Indextabelle 2 wird über die Signalleitung 3 in den Datentabellengenerator 12 eingegeben und sorgt für die Addresse einer Modell- Software-Subroutine, die in der IC-Modell-Bezugsbibliothek 4 gespeichert ist.
Der Datentabellengenerator 12 vergleicht Daten auf den Signalleitungen 11a und 11b mit einer Liste von IC-Modellen im Modell-Bezugsindex 2 und erzeugt und speichert ihre Speicherzellen im Arbeitsspeicher (RAM-Speicher) in der Tabelle 1A. Wenn ein Entwurfselement auf der Signalleitung 11a oder 11b kein Modell im Modell-Bezugsindex 2 hat, dann wird seine Modellzeigerspalte auf "keines" gestellt und dieses Element wird nicht unmittelbar simuliert. Wenn das Entwurfselement ein Anschluß- oder Signalleitungsname ist, wird seine Identität in der geeigneten Spalte markiert, wie in der Entwurfselemente-Datentabelle 1A gezeigt. Die Spalte für "benutzte" oder aktive Entwurfselemente in der Tabelle ist eine Bezugsmarkierung dafür, welche Elemente an einer Entwurfssimulation teilnehmen sollten. Diese Spalte, wie später beschrieben, kann augenblicklich oder unmittelbar von einem Konstrukteur durch einen Eintritt sowohl vom schematischen Eingangsprogramm 10A her als auch vom Netzlisten-Eingangsprogramm 10b her modifiziert werden. ENTWURFSELEMENTE-DATENTABELLE 1A
Der Datentabellengenerator 12 gibt in Tabelle 1A auch das Ende einer Gruppe von Befehlen oder Anweisungen an, die ein Makro genannt werden, wie A1 und B1. Die Verwendung dieser Information wird nachfolgend detaillierter in Bezug auf Tabelle 3 erläutert. Zusätzlich zur Entwurfselement-Datentabelle 1A, die die Liste simulierter Elemente umfaßt, erzeugt der Datentabellengenerator 12 auch aus Daten auf den Signaldatenleitungen 11a oder 11b eine Liste aller Verbindungen zwischen simulierten Elementen. Ein Beispiel solcher Konntektivitätsdaten für den Block B1 ist in Tabelle 1B gezeigt, in welcher der RAM- Zeiger A3C0 die Speicherzelle der B1-Makro-Konnektivitätsliste im RAM-Speicher angibt. NETZLISTEN-KONNEKTIVITÄTS-DATENTABELLE 1 B
Alle ladefähigen IC-Modelle oder Software-Subroutinen sind in der IC-Modell-Bezugsbibliothek 4 gespeichert. Während der Erzeugung der Tabelle 1A sind nur Zeiger zu IC-Modellen in der Modell- Bezugsbibliothek 4 erforderlich. Diese Zeiger werden durch die Modell-Indextabelle 2 bereitgestellt, die im Modell-Bezugsindex 2 gespeichert ist.

MODELL-INDEXTABELLE 2

IC-MODELL RAM-ZEIGER
7400 2F0
7404 2F4
7408 2F8
7432 2FC
Jeder Anschluß, jede Signalleitung und jeder IC-Anschlußstift haben eine automatisch vorbelegte RAM-Speicherzelle (Arbeits- bzw. Zugriffsspeicherzelle). Diese Vorbelegung wird vom Simulator 14 vorgenommen, wenn er die Daten von der Entwurfselemente-Datentabelle 1A abliest und das RAM- Erfordernis eines jeden Modells überprüft, das vom RAM-ZEIGER in der Modell-Indextabelle 2 bezeichnet wird. Ein Beispiel einer solchen RAM-Speicherzellenbelegung ist im Speicherdiagramm der Fig. 3 gezeigt, wo die RAM-Speicherzellenadresse 3B0 den logischen Signalwert am Anschlußstift 1 der logischen Schaltstelle B2 speichert. In gleichartiger Weise speichern die RAM-Speicherzellen 3B2 und 3B4 logische Signalwerte der Anschlußstifte 2 bzw. 3 der logischen Schaltstelle B2.
Jedesmal, wenn ein Software-Aufruf an die IC-Modell-Subroutine in der Modell-Bezugsbibliothek 4 gemacht wird, errechnet eine Subroutine das IC-Modellverhalten und leitet neue Daten über das Verhalten an die RAM-Speicherzelle oder -Adresse zurück. Wenn eine Subroutine für das IC-Modell 7408 im Modell-Bezugsindex 2 aufgerufen wird, erhält sie ihre Eingaben von den RAM-Speicherzellen 3B0 und 3B2 und leitet den errechneten logischen Wert an die RAM-Speicherzelle 3B4 zurück. Dieser Vorgang wird für jede IC vorgenommen, die in der schematischen Aufstellung verwendet und in der Tabelle 1A aufgelistet ist. Um alle IC-Modelle auszuführen und die Ergebnisse an die empfangenden ICs zu übertragen, wird eine spezielle Tabelle 3 unter der Steuerung des Simulators 14 erzeugt. Die Technik der IC-Modellerstellung ist gut eingeführt und viele Firmen, wie ALDEC Company, 3525 Old Conejo Road, Newbury Park, Kalifornien, sorgen für große IC-Modellbibliotheken. Deshalb liegt kein Erfordernis vor, die IC-Modellstrukturen in einzelnen zu beschreiben, sondern nur deren Gebrauch.
Der Simulator 14 empfängt Daten der Tabelle 1A und 1B vom Datentabellengenerator 12 auf der Signalleitung 13 und erzeugt automatisch die Entwurfsimulations-Programmtabelle 3, die einen Satz ausführbarer Subroutinen für IC-Modelle und Netzlisten umfaßt, wie es mehr im einzelnen noch nachfolgend beschrieben wird. Die ausführbaren Subroutinen für ICs werden von der Tabelle 1A adressiert und von der IC-Modellbibliothek 4 über die Signalleitungen 5 bereitgestellt. Die ausführbaren Subroutinen für die Netzlisten-Datenübernagungen werden von der Tabelle 1B bereitgestellt.
Die Entwurfssimulations-Programmtabelle 3 wird unmittelbar von der Tabellen 1A und 1B erzeugt und ist ein vollständiges Entwurfs-Simulationsprogramm, das IC-Modell-Subroutinen ausführt, die in der IC-Modell-Bezugsbibliothek 4 gespeichert sind, sowie Netzlisten-Subroutinen, die in der Netzlisten- Konnektivitäts-Datentabelle 1B gespeichert sind. Die IC-Modelle werden zuerst ausgeführt. Wenn alle IC- Modelle innerhalb des schematischen Blocks 25 (B1) ausgeführt sind, wird eine Subroutine für die Datenübertragung innerhalb des schematischen Blocks 25 aufgerufen und durchgeführt. Auf diese Weise führt durch Ausführen der Programme in der Entwurfs-Simulations-Programmtabelle 3 der Simulator 14 einen Simulationszyklus durch.

ENTWURFSSIMULATIONSPROGRAMM TABELLE 3

LISTE AUSFÜHRBARER SUBROUTINEN
setze B2-Zeiger
rufe B2-Modell auf
setze B3-Zeiger
rufe B3-Modell auf
überspringe B1 ; es hat kein fertiges Modell
setze C1-Zeiger
rufe C1-Modell auf
setze C2-Zeiger
rufe C2-Modell auf
setze C3-Zeiger
rufe C3-Modell auf ; dies war die letzte IC im B1-Makro
setze B1-Netzlistenzeiger ; z. B. A3C0 aus Tabelle 1B
rufe B1-Netzliste auf ; die obige Operation führte B1- Netzlistenübertragungen durch
setze A1-Netzlistenzeiger ; führe A1-Netzlistenübernagungen durch
rufe A1-Netzliste auf ; ein Simulationszyklus der schematischen Darstellung in Fig. 2 ist fertiggestellt.
Das schematische Eingangsprogramm 10A und die Netzlisten-Eingangsdatei 10B umfassen Vorkehrungen zum Markieren von ICs, die simuliert werden sollten. Die Auswahl von Entwurfselementen zur Simulation liegt durchaus innerhalb des Umfangs eingeführter Softwareprozeduren, die in der Technik bekannt sind, wie etwa LINK und SLAV von ALDEC Company, auf die oben Bezug genommen wurde, die hierin durch die Bezugnahme mit einbezogen werden und deshalb nicht detaillierter beschrieben zu werden brauchen. Wenn der Datentabellengenerator 12 die Entwurfselemententabelle 1A erzeugt, legt er in der "benutzt"-Spalte fest, ob das gegebene Entwurfselement simuliert werden sollte oder nicht. In gleichartiger Weise überprüft der Simulator 14, wenn er die ausführbare Entwurfssimulations-Programmtabelle 3 erzeugt, das BENUTZT-Feld in der Entwurfselemente-Datentabelle 1A. Wenn dieses Feld angibt, daß ein Element wie ein IC nicht benutzt wird, dann schließt es der Simulator 14 nicht in die Entwurfssimulations- Datentabelle 3 mit ein und nachfolgend wird diese IC nicht simuliert.
Die Programmroutinen zum Erzeugen von Elemente-Datentabellen und einer Entwurfs- Simulationstabelle sind in den Fig. 6 und 7 gezeigt. Der Datentabellengenerator 12 ist ein Programm, das die Daten auf den Signalleitungen 11a oder 11b abtastet und eine Tabelle erzeugt, die bevorzugt gleichartig zur Tabelle 1A ist. Ein detailliertes Flußdiagramm des Datentabellengenerators 12 ist in Fig. 6 gezeigt. Die Subroutine 60 überprüft, ob die Eingabe des Konstrukteurs auf der Leitung 60a ein Entwurfselement ist, in welchem Fall die Subroutine 60 den Namen des Entwurfselements in die Tabelle 1A eingibt. Er kann zum Beispiel in die Spalte 1 der Tabelle 1A eingegeben werden. Die Subroutine 62 wird von einer Eingabeleitung 61 ausgelöst und überprüft mittels des Modell-Bezugsindex 2 (Fig. 1), ob die eingegebene Eingabe 60a ein Modell in der Modell-Bezugsbibliothek 4 aufweist. Wenn ein Modell zur Verfügung steht, dann wird die Speicherzelle dieses Modells im RAM-Speicher in die Spalte "Modell-RAM-Zeiger" der Tabelle 1A eingegeben. Die Eingabe auf der Leitung 60a kommt auch von der Programm-Rückkoppelungs- oder Rückführungsleitung 86 her, um auf der Signalleitung 11a oder 11b eine Überprüfung auf eine neue Eingabe vorzunehmen.
Die Software-Subroutine 67, die von einem Signal auf der Leitung 66 ausgelöst wird, überprüft, ob die Eingabe ein Anschluß ist. Diese Information wird unmittelbar von einer Netzliste oder einem schematischen Symbol abgeleitet, das der Eingabe zugeordnet ist. Wenn die Eingabe ein Anschluß ist, wird sie in die Tabelle 1A durch die Subroutine 69 eingebracht. Ansonsten überprüft die Subroutine 72, ob sie ein Signalname ist. Wenn die Eingabe ein Signalname ist, dann wird er in die SIGNAL-Spalte der Tabelle 1A eingegeben und die Steuerung wird auf den Programmbeginn zurückgeführt, wie es im Flußdiagramm der Fig. 6 durch die Signalleitungen 75 und 86 dargestellt ist.
Wenn das Eingabesignal 60a eine Anforderung ist, ein vorliegendes Entwurfselement zur Simulation hinzuzufügen, dann wird die zugeordnete BENUTZT-Spalte der Tabelle 1A von der Subroutine 82 mit "JA" markiert. Die Subroutine 79 überprüft, ob ein Entwurfselement von der Simulation entfernt werden sollte. Wenn die Eingabe auf der Leitung 60a ein Simulations-Löschbefehl ist, dann löscht die Programm-Subroutine 79 über die Subroutine das "JA" in der BENUTZT-Spalte der ausgewählten Entwurfselemente. Wenn es die Subroutine 84 erfaßt, daß die vom Konstrukteur eingegebene Eingabe 60a eine Anforderung ist, auf die Simulations-Betriebsart umzuschalten, dann wird die programmerzeugende Tabelle 3 über die Signalleitung 88 aktiviert. Ansonsten kehrt das Programm auf den Beginn des Flußdiagramms in Fig. 6 zurück, um eine Eingabe zu erwarten.
Es sollte für Personen, die im Gebrauch von computerunterstützter Konstruktion bewandert sind, klar sein, wie eine Netzliste ähnlich der Tabelle 1B erzeugt wird. Solche Netzlisten werden durch eine Anzahl unterschiedlicher Firmen erzeugt, wie der ALDEC Company und der Personal CAD Systems.
Der Simulator 14 weist zwei Programme auf; eines, das die Entwurfsimulations-Programmtabelle erzeugt und ein anderes, das das die Subroutinen in der Tabelle 3 ausführt. Der ausführende Programmteil des Simulators 14 kann durch irgendeines der bekannten Simulatorprogramme bereitgestellt werden, etwa SUSIE, das von ALDEC aus Newbury Park, Kalifornien, verfügbar ist. Das Programm zum Erzeugen der Tabelle 3 wird nachfolgend unter Bezugnahme auf Fig. 7 beschrieben.
Das Verfahren der Erzeugung der Tabelle 3 ist in Bezug auf das Flußdiagramm der Fig. 7 beschrieben. Die Subroutine 89 überprüft, ob die Eingabe auf der Signalleitung 88 vom die Datentabellen erzeugenden Programm her entweder eine Netzliste oder ein Element ist, das ein Modell in der Modell- Bezugsbibliothek 4 hat. Wenn die Eingabe auf der Signalleitung 88 weder eine Netzliste noch ein Element mit einem Modell ist, dann wird keine Aktion ergriffen und der nächste Gegenstand 88 in der Tabelle 1A wird verarbeitet. Die Subroutine 92 überprüft, ob der Gegenstand 88 ein IC-Modell hat. Wenn er ein IC- Modell hat, dann erzeugt die Subroutine 100 automatisch einen Aufruf an die Modellbibliothek. Wenn der Eingabegegenstand 88 kein Modell hat, dann muß es eine Netzliste sein, und die Subroutine 95 schreibt einen Aufruf an die Netzlisten-Subroutine, die in Tabelle 2 gezeigt ist. Die Subroutine 97 überprüft, ob ein Ende bei der Tabelle 1A vorliegt. Wenn ein Ende gefunden wird, dann führt die Subroutine 101 die Ablaufsteuerung auf den Simulator 14 zurück, der die neuerdings erzeugte Tabelle 3 ausführen wird. Ansonsten wird die Steuerung auf den Beginn des Flußdiagramms in Fig. 7 zurückgeführt.
Die Programmroutinen, die in den Flußdiagrammen in Fig. 6 und 7 dargestellt sind, sind nur beispielshalber vorgelegt und sorgen für ein klares Verständnis, wie die Tabelle 3 automatisch von Software-Routinen erzeugt werden kann.
Jedesmal, wenn von einem Konstrukteur ein neues Element für die Simulation ausgewählt wird oder von der Simulation her gelöscht wird, wird eine neue Entwurfsimulations-Programmtabelle 3 durch den Simulator 14 erzeugt. Da die ausgeführte Entwurfssimulations-Programmtabelle 3 durch eine einfache Umsetzung der Entwurfs-Elemente-Datentabelle 1A, der Netzlisten-Konnektivitäts-Datentabelle 1B und der Modellindextabelle 2 erzeugt, wird die. Die Entwurfssimulations-Programmtabelle 3 innerhalb von Millisekunden erzeugt und ist augeblicklich für den Benutzer verfügbar. Als Ergebnis dieses Prozesses kann der Benutzer augenblicklich irgendeine Gruppe von ICs und Signalen zur Simulation auswählen. Da die Entwurfssimulations-Programmtabelle 3 automatisch nur die ICs umfaßt, die an der Simulation teilnehmen, liefert dies eine erhebliche Einsparung an Simulationszeit. Der Simulator 14 kann einem Simulator gleichartig sein, der von ALDEC hergestellt wird und als SUSIE bekannt ist, oder gleichartig dem DIGITAL DESIGN LABS-Simulator, der von Personal CAD Systems verfügbar ist.
Um einen Entwurf zu simulieren, muß der Benutzer die Entwurfstimuli bzw. -Anreize zur Durchführung im Durchführungsprogramm im Simulator 14 eingeben. In einem interaktiven System können die Stimuli unmittelbar von einem zeitsteuernden Anzeigeschirm her eingegeben werden. Das Testvektor-Eintrittsprogramm 20 führt auf einer Signalleitung 21 Informationen zu, die vorgesehen sind, wie in Fig. 4A, 4B und 4C gezeigt ist. Fig. 4A zeigt graphisch die Signale, die bei der Simulation des logischen Schemas in Fig. 2 verwendet werden. Das Testvektor-Eintrittsprogramm ist ein Testvektor-Editor, der aus Quellen wie ALDEC oder anderen ohne weiteres verfügbar ist. Die Signale, die von Testvektor- Eintrittsprogramm 20 und vom Simulator 14 erzeugt werden, können wahlweise an der Simulations- Datenanzeige 16 angezeigt werden (das heißt durch ein Fenster). Alle Signale, die in Fig. 4A gezeigt sind, die als Entwurfsstimuli verwendet werden, sind in der zweiten Spalte mit einem Sternchen (*) markiert und sind automatisch in die Entwurfselemente-Datentabelle 1A mit einbezogen. Die logischen Operationsschritte bzw. Zustände dieser Signale werden im Arbeitsspeicher (RAM) gespeichert. Die Zeiger zu diesen Speicherzellen sind in Fig. 4B gezeigt. Die aktuellen RAM-Speicherzellen für diese Testvektoren sind in Fig. 4C aufgelistet.
Alle Testvektoren, die von einem Konstrukteur in Fig. 4A mit einem "*" markiert wurden, sind schreibgeschützt. Solche Signale können können nicht von Simulationsdaten umgestoßen werden, die vom Simulator 14 erzeugt werden. Wenn beispielsweise ein "*" neben einem "schreiben"-Signal in Fig. 4A angeordnet ist, dann können die Daten, die auf der B2-3-Ausgabe erzeugt werden, nicht an der Speicherzelle des "schreiben"-Signals gespeichert werden.
Stattdessen wird das alte "schreiben"-Signal behalten. Wenn in ähnlicher Weise der Anschlußstift 3 des Schaltglieds B2 in Fig. 4A angezeigt und mit einem "*" markiert wird, dann ist die entsprechende Speicherzelle im RAM-Speicher, der in Fig. 4C gezeigt ist, schreibgeschützt und Simulationsprodukte werden nicht an der RAM-Speicherzelle 3C00 sichergestellt. Dieses Verfahren des RAM-Schutzes ist nützlich, wenn ein Konstrukteur Simulationsergebnisse umstürzen will, indem er in einen IC-Modell- Anschlußstift seinen eigenen Testvektor eingibt. Jeder Testvektor, der in Fig. 4A gezeichnet oder eingegeben wurde und mit dem "*" markiert ist, wird nicht von den Simulationsergebnissen geändert. Stattdessen werden die Testvektordaten, die in Fig. 4C gespeichert sind, als Eingaben für den Simulator 14 benutzt.
Fig. 5 zeigt eine logische Analyseeinrichtung 43, etwa Tektronics 1241, die Signale 42 von einer gedruckten Schaltungsplatte 41 empfängt, die sich im Test befindet. Die Signale 42 werden in das geeignete Signalformat umgewandelt, zum Beispiel in den bekannten IEEE-488-Standard, und in das Simulatocsystem anstelle des Testvektoreintritts 20 (Fig. 1) eingegeben. Die Signalleitung 42 der logischen Analyseeinrichtung 43 kann an irgendeinen Abschnitt einer gedruckten Schaltungsplatte 41 angebracht werden. Wenn die Signalleitungen 42 an den Anschlußstiften der gedruckten Schaltungsplatte angebracht sind, die den Anschlüssen 29, 30, 31 und 32 entsprechen, wie im Schema der Fig. 2 gezeigt, und in die entsprechenden Testpunkte des schematischen Blocks B1 in Fig. 2 eingespeist werden, dann kann der schematische Block B1 unter der Steuerung von Signalen 44 simuliert werden, die von der logischen Analyseeinrichtung 43 geliefert werden. Ein Testvergleicher 46 empfängt den Anschlußstift 3 der Ausgabe des Steueranschlusses C3 vom Simulatorsystem auf der Signaleitung 47 und vergleicht ihn mit einem entsprechenden Signal auf der gedruckten Schaltungsplatte 41, das auf der Signalleitung 45 von der logischen Analyseeinrichtung 43 geliefert wird. Sollte irgendeine Diskrepanz zwischen den Signalen 45 und 47 vorliegen, wird der Testvergleicher 46 sie als Fehler der gedruckten Schaltungsplatte 41 zeigen. Die Ausgabe des Simulatorsystems 1 wird auf Harddisk 52 gespeichert und kann an einer Kathodenstrahlröhrenanzeige (CRT-Anzeige) 16 (Fig. 1) oder auf einer Kopie bzw. einem Ausdruck angezeigt werden, die bzw. der auf einem Drucker 55 geliefert wird.
Wenn es ein Konstrukteur über das schematische Eingangsprogramm 10A wählt, daß nur der schematische Block B1 simuliert werden soll, dann wird die neue Entwurfssimulations-Programmtabelle 3, die vom Simulator 14 erzeugt wird, nur den Block B1 umfassen, und andere Modellelemente werden aus der Tabelle 3 entfernt. Da die Simulation des schematischen Blocks B1 rascher ist als die Simulation des gesamten schematischen, logischen Diagramms der Fig. 2, werden die Ergebnisse vom Simulator 14 viel rascher erzeugt.
Um die Umsetzung zwischen Entwurfs- und Simulationsdaten für den Konstrukteur zu erleichtern, ist es vorteilhaft, imstande zu sein, wahlweise die Anzeige an einem Katodenstrahlröhrenbildschirm zwischen dem Schema in Fig. 2 und den Simulationsdaten in Fig. 4C umzuschalten. Um dies zu bewerkstelligen, sorgt das automatische Eingangs- und Anzeigeprogramm 10A für die wahlweise erfolgende Betrachtung der schematischen Eingangsanzeige und der Simulationsdatenanzeige 16 auf demselben konkreten Anzeigebildschirm, der als CRT-Anzeige 53 in Fig. 5 gezeigt ist. Die Kombination von Umschaltvorgängen zwischen Anzeigen auf einem einzigen Bildschirm wird "Fensterdarstellung" ("windowing") genannt und ist für eine Person, die im Entwerfen von Computerprogrammen erfahren ist, eine bekannte Technik; deshalb ist hier keine detaillierte Erläuterung erforderlich.
Diese Erfindung ist nicht durch die Ausführungsform zu beschränken, die in der Zeichnung gezeigt und in der Beschreibung beschrieben ist, die als Beispiel und nicht als Einschänkung vorgelegt ist, sondern ist nur in Übereinstimmung mit dem Umfang der beigefügten Ansprüche abgegrenzt.

Claims

1. Simulationssystem (1) für Logik-Schaltungsentwürfe, enthaltend:

eine Datentabellen-Erzeugungseinrichtung (12) zur Erzeugung einer Entwurfselementetabelle und einer Netzlisten-Verknüpfungstabelle;

eine Eingabeeinrichtung (10A, 10B) für Logik-Schaltungsentwürfe für die Eingabe von Logik- Schaltungs-Entwurfsdaten in die Datentabellen-Erzeugungseinrichtung (12);

eine Modell-Referenzbibliothekseinrichtung (4), die Modelldaten des integrierten Schaltkreises speichert;

eine Modell-Indexreferenzeinrichtung (2), die mit der Datentabellen-Erzeugungseinrichtung (12) verbunden ist zum Auswählen von Speicherzeigern auf Modelldaten des integrierten Schaltkreises, die in der Modell-Referenzbibliothekseinrichtung (4) gespeichert sind;

eine Simulationseinrichtung, enthaltend:

eine Testvektorsignaleingabeeinrichtung (20) für die Eingabe von Testvektoren;

eine Erzeugungseinrichtung (14) für Entwurfs-Simulationsprogramme zum Erzeugen eines ausführbaren Entwurfs-Simulationsprogramms aus der Entwurfselemente-Tabelle, der Netzlisten- Verknüpfungstabelle und ausgewählten Testvektoren, die in die Simulationseinrichtung eingegeben wurden; und

eine Ausführeinrichtung für die Ausführung des Entwurfs-Simulationsprogramms, dadurch gekennzeichnet, daß einer oder mehrere der ausgewählten Werte entweder in der Entwurfselemente-Tabelle oder der Netzlisten-Verknüpfungstabelle oder in beiden mit für die Simulation ausgewählten aktiven Entwurfselementen inkrementell geändert werden kann, ohne die Tabellen erneut zu kompilieren, und ohne eine Netzlisten-Datenübertragung auszuführen.

2. System gemäß Anspruch 1, wobei die Eingabeeinrichtung für die Logik-Schaltungsentwürfe entweder eine Eingabeeinrichtung (10A) für schematische Daten oder eine Eingabeeinrichtung (10B) für Netzlisten- Verknüpfungsdaten, oder für beide enthält.

3. System gemäß Anspruch 2, wobei die Eingabeeinrichtung (10A) für schematische Daten eine Anzeigeeinrichtung für die Anzeige von Daten enthält, die für die selektive Eingabe in die Erzeugungseinrichtung (12) für die Datentabelle eingegeben wurden.

4. System gemäß Anspruch 1, wobei die Entwurfselementetabelle eine Einrichtung zur Anzeige enthält, welche Elemente bei einer Logik-Entwurfs-Simulation verwendet werden sollen.

5. System gemäß Anspruch 4, wobei die Einrichtung für die Anzeige, welche Elemente verwendet werden sollen, durch die Eingabeeinrichtung für die Logik-Schaltungsentwürfe verändert werden kann, wobei ein revidiertes Entwurfs-Simulationsprogramm schnell erzeugt werden kann.

6. System gemäß Anspruch 1, wobei die Eingabeeinrichtung für das Testvektorsignal einen Logik- Analysierer (43) enthält, wobei der Logik-Analysierer (43) Testsignale von einer Logik-Schaltung (41) zur Eingabe in die Simulationseinrichtung (50) einfängt.

7. System gemäß Anspruch 6, wobei der Logik-Analysierer (43) direkt mit einer Logik-Schaltung auf einer gedruckten Leiterplatte (41) zum Einfangen und Übertragen von Logik-Schaltungsdaten in das Simulationssystem (50) verbunden ist.

8. System gemäß Anspruch 1, weiter enthaltend eine Testvektor-Editiereinrichtung zum Verändern der Testvektoren, bevor die Testvektoren in die Simulationseinrichtung eingegeben werden.

9. Verfahren zur Simulation ausgewählter Logik-Schaltungen, enthaltend:

Eingeben von Entwurfsdaten der Logik-Schaltung;

Auswählen von Speicherzeigern auf eine Modell-Referenzbibliothek (4) für die integrierte Schaltung, die Modelldaten der integrierten Schaltung speichert, von einer Modell-Referenzindexeinrichtung (2) für die integrierte Schaltung aus;

Erzeugen einer Entwurfselemente-Tabelle und einer Netzlisten-Verknüpfungstabelle aus den Entwurfsdaten der Logik-Schaltung und den Modelldaten für die integrierte Schaltung;

Simulieren des Betriebs der ausgewählten Logik-Schaltung;

wobei das Simulieren enthält:

Eingeben von Testvektor-Signalen in die Simulationseinrichtung (14);

Erzeugen eines ausführbaren Entwurfs-Simulationsprogramms aus der Entwurfselemente-Tabelle, der Netzlisten-Verknüpfungstabelle und den Testvektoren; und

Ausführen des ausführbaren Entwurfs-Simulationsprogramms,

dadurch gekennzeichnet, daß einer oder mehrere der ausgewählten Werte in entweder der Entwurfselemente-Tabelle oder der Netzlisten-Verknüpfungstabelle oder in beiden inkrementell verändert werden kann, um aktive, für die Simulation ausgewählte Entwurfselemente anzuzeigen, ohne die Tabellen erneut zu kompilieren, und ohne eine Netzlisten-Datenübertragung auszuführen.

10. Verfahren gemäß Anspruch 9, wobei das Eingeben der Entwurfsdaten für die logische Schaltung das Eingeben von entweder schematischen Daten oder Netzlisten-Verknüpfungsdaten oder von beiden enthält.

11. Verfahren gemäß Anspruch 9, weiter enthaltend Anzeigen der eingegebenen Daten auf einer Anzeigeeinrichtung (16) zur Veränderung derer vor ihrer Eingabe, falls gewünscht.

12. Verfahren gemäß Anspruch 9, weiter enthaltend Erzeugen einer Verwendet oder Nicht-Verwendet- Anzeige für alle in der veränderbaren Entwurfselemente-Tabelle erzeugten Elemente.

13. Verfahren gemäß Anspruch 12, weiter enthaltend Verändern der Verwendet-Anzeige in der Entwurfselemente-Tabelle, um ein oder mehrere Entwurfselemente für die Simulation auszuwählen oder nicht auszuwählen.

14. Verfahren gemäß Anspruch 9, wobei das Eingeben von Testvektor-Signaldaten das Eingeben von Datensignalen enthält, die von einem Logik-Analysierer (43) aus einer Logik-Schaltung (41) eingefangen wurden.

15. Verfahren gemäß Anspruch 14, weiter enthaltend den Logik-Schaltungs-Analysierer mit einer ausgewählten Logik-Schaltung auf einer gedruckten Leiterplatte (41) für die Eingabe und die Simulation in dem Simulator (50) direkt zu verbinden.