JPH04237143A - 論理回路のレイアウトパターン検証方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は論理集積回路装置等の
レイアウトパターンの検証方法に関する。

【０００２】

【従来の技術】一般に、論理集積回路装置のレイアウト
設計において、寄生容量が発生する。この寄生容量の影
響でゲートの遅延容量が増大し、完成製品が誤動作を起
こすことがある。この誤動作の発生を防止するために、
従来は、回路上で特に遅延時間の影響が大きな配線につ
いては、予めリストアップしておき、マニュアル設計に
おいては配線を極力短くするように考慮したり、自動レ
イアウト設計においても、各種のパラメータを用いて配
線長に制限を加えるようにしている。

【０００３】

【発明が解決しようとする課題】上記した従来の技術に
おいて、全ての配線に出力ゲートの種類の違いによる負
荷容量の値の大小に応じ配線長の制限を個々に行うこと
はほとんど不可能なことであり、また相対的な遅延時間
のコントロールは大変困難な作業であった。一方、レイ
アウト設計後の寄生容量の抽出ソフトウェアは、すでに
市販されており、容量値の算出は可能であるが、これを
活用する手段がなく、目視でチェックしなければならず
、やはり多くの労力を必要とするという問題があった。

【０００４】この発明は、上記問題点に着目してなされ
たものであって、レイアウト設計時の各種制限のみなら
ず、レイアウト完成後の遅延時間による製品の誤動作を
予測し得る論理集積回路のレイアウトパターン検証方法
を提供することを目的としている。

【０００５】

【課題を解決するための手段及び作用】この発明の論理
回路のレイアウトパターン検証方法は、基準ゲートに、
回路シュミレータにより、負荷容量の複数の代表値を与
え、対応する遅延時間を算出し、与えた負荷容量の代表
値と求めた遅延時間とから負荷容量対遅延時間の関数を
作成する一方、設計された被検証レイアウトパターンの
寄生容量を抽出し、各配線の駆動ゲートと抽出された寄
生容量を前記負荷容量対遅延時間の関数に適用し、基準
ゲートにおける遅延時間を算出し、駆動ゲートのＷ／Ｌ
より遅延時間の補正を行い、この補正された遅延時間を
論理シュミレータへの入力フォーマットにデータ変換し
、論理シュミレータを動かすことにより、初期設計時の
出力期待値との比較を行うようにしている。

【０００６】

【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明のレイアウトパターン検
証方法を示す過程図である。先ずステップＳＴ１におい
て、基準ゲート設計を行う。ここで基準ゲートとは、イ
ンバータ、アンド回路、オア回路、フリップフロップ等
の基本素子であり、製品設計で使用される基本素子につ
いて、そのメーカで実際に使用されるものが全て予め登
録されている。これら各基準ゲートを回路シュミレータ
に入れシュミレーションを行う（ステップＳＴ２）。例
えば基準ゲートとして図２に示すインバータを例にとる
と、このインバータを回路シュミレータに入れ、このイ
ンバータのＷｂ　／Ｌｂ　＝１０／１とし（Ｗｂ　：幅
、Ｌｂ　：長さ）、図３の負荷容量Ｃとして、例えは０
．１ＰＦ、１ＰＦ、３ＰＦ、１０ＰＦを代表値とし、入
力する。そして各代表値に対する遅延時間を算出する。 これら負荷容量の代表値と遅延時間から図４に示す如き
、負荷容量対遅延時間の特性、つまりＮ次多項式の関数
ｆを作成する（ステップＳＴ３）。この関数は、他の素
子の基準ゲートについても同様に作成しておく。

【０００７】一方、製品設計は、先ず論理オーダの回路
設計を行い（ステップＳＴ４）、回路シュミレータで論
理シュミレーションを行い、その回路が基本的に動作す
るか否かをチェックする（ステップＳＴ５）。次に、レ
イアウトパターン設計を行い（ステップＳＴ６）、各配
線回路要素毎に寄生容量抽出を行う（ステップＳＴ７）
。この寄生容量の抽出は、すでに市販のソフトウェアで
可能である。今、製品設計中のあるインバータの抽出し
た寄生容量が図５に示すようにＣＳ　＝２ＰＦであった
とする。そして、このインバータのＷ／Ｌ＝５／１であ
るとする。寄生容量抽出の後、この寄生容量を、ステッ
プＳＴ３で作成した関数ｆに適用して、基準ゲートにお
ける遅延時間ｔｄ　を算出する（ステップＳＴ８）。図
５のインバータではＣＳ　＝２ＰＦであるから、これを
図４の関数ｆにあてはめると、図６に示すように、例え
ば遅延時間ｔｄ＝１０ｎｓが算出される。続いて、基準
ゲートの大きさと駆動ゲートの大きさが相違することが
あるので、大きさの相違、つまり駆動ゲートのＷ／Ｌに
よる遅延時間の補正を行う（ステップＳＴ９）。例えば
、図５の駆動ゲートではＷ／Ｌ＝５／１であるから補正
遅延時間ｔ’　ｄ　はｔ’　ｄ　＝１０ｎｓ×Ｗｂ　／
Ｌｂ　×Ｌ／Ｗ＝２０ｎｓとなる。

【０００８】この遅延時間ｔ’　ｄ　を、論理シュミレ
ータの入力フォーマットにデータ変換して（ステップＳ
Ｔ１０）、回路シュミレータに加え、上記遅延時間ｔ’
　ｄ　を考慮した論理シュミレーションを実行する（ス
テップＳＴ１１）。そして、この論理シュミレーション
で得られる出力期待値ＩＩと、初期設計時の出力期待値
Ｉのパターン比較を行い、設計レイアウトパターンの評
価を行う（ステップＳＴ１２）。

【０００９】例えば、出力期待値Ｉと出力期待値ＩＩと
が図７に示す波形であったとすると、両出力期待値の比
較により、波形ａの部分では問題ないが、波形ｂの部分
で遅延時間が大きく問題となる。したがってこの部分に
ついてレイアウトの設計をやり直す必要があることを確
認できる。

【００１０】

【発明の効果】この発明によれば、基準ゲートに、回路
シュミレータにより、負荷容量の複数の代表値を与え、
対応する遅延時間を算出し、与えた負荷容量の代表値と
求めた遅延時間とから負荷容量対遅延時間の関数を作成
する一方、設計された被検証レイアウトパターンの寄生
容量を抽出し、各配線の駆動ゲートと抽出された寄生容
量を前記負荷容量対遅延時間の関数に適用し、基準ゲー
トにおける遅延時間を算出し、駆動ゲートのＷ／Ｌより
遅延時間の補正を行い、この補正された遅延時間を論理
シュミレータへの入力フォーマットにデータ変換し、論
理シュミレータを動かすことにより、初期設計時の出力
期待値との比較を行うようにしているので、レイアウト
完成後の詳細な遅延時間を補正する事により、製品の回
路設計とレイアウト設計を含めた設計マージンを正確に
予測する事ができる。また、レイアウトパターンの設計
評価を正確になせるので、問題があれば、実際に製品を
製造せずとも、即フィードバックできるので、従来より
も初期設計から製品出荷までの期間が大幅に短縮できる
。

【図面の簡単な説明】

【図１】この発明の一実施例を示すレイアウトパターン
の検証方法の過程を示すフロー図である。

【図２】同実施例で使用する基準ゲートの一例を示すイ
ンバータの論理図である。

【図３】同インバータの回路図である。

【図４】同インバータの負荷容量として複数点の代表値
を与えた場合の遅延時間より得られる、負荷容量対遅延
特性を示す図である。

【図５】駆動ゲートの寄生容量抽出を説明するための回
路図である。

【図６】図４の関数に図５の寄生容量を適用して遅延時
間を算出する場合の説明図である。

【図７】出力期待値Ｉと出力期待値の波形例を示す図で
ある。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準ゲートに、回路シュミレータにより、
   負荷容量の複数の代表値を与え、対応する遅延時間を算
   出する過程と、与えた負荷容量の代表値と求めた遅延時
   間とから負荷容量対遅延時間の関数を作成する過程と、
   設計された被検証レイアウトパターンの寄生容量を抽出
   する過程と、各配線の駆動ゲートと抽出された寄生容量
   を前記負荷容量対遅延時間の関数に適用し、基準ゲート
   における遅延時間を算出する過程と、駆動ゲートのＷ／
   Ｌより遅延時間の補正を行う過程と、この補正された遅
   延時間を論理シュミレータへの入力フォーマットにデー
   タ変換する過程と、論理シュミレータを動かすことによ
   り、初期設計時の出力期待値との比較を行う過程とから
   なる論理回路のレイアウトパターン検証方法。