JPH06332972A - 期待値データ入力装置、及びワークステーション - Google Patents

期待値データ入力装置、及びワークステーション

Info

Publication number
JPH06332972A
JPH06332972A JP5118127A JP11812793A JPH06332972A JP H06332972 A JPH06332972 A JP H06332972A JP 5118127 A JP5118127 A JP 5118127A JP 11812793 A JP11812793 A JP 11812793A JP H06332972 A JPH06332972 A JP H06332972A
Authority
JP
Japan
Prior art keywords
expected value
value data
input
reference point
waveform
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5118127A
Other languages
English (en)
Inventor
Hiroki Yamanaka
宏樹 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5118127A priority Critical patent/JPH06332972A/ja
Publication of JPH06332972A publication Critical patent/JPH06332972A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】 本発明の目的は、論理シミュレーションの期
待値データの入力誤りの低減、及び入力工数の低減を図
ることにある。 【構成】 論理シミュレーションの期待値データを、言
語ではなく、波形を利用して入力可能とするための入力
部23、及び入力制御部24を設けることによって、記
述誤りなどの入力誤りの低減を図り、また、波形を利用
した期待値データをブロック単位で階層的に定義するこ
とにより、期待値データの入力工数の低減を図る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路の論理
シミュレーションの期待値データを入力するための期待
値データ入力装置に関し、例えばワークステーションに
適用して有効な技術に関する。
【0002】
【従来の技術】論理シミュレーションは、所定の論理回
路をコードによって入力し、その動作をコンピュータに
よって解析し、論理設計の良否を判定するものである。
一般的には論理回路が作成され、それがブロック分けさ
れた後に、各ノードにコードが打たれ、入力ターミナル
でコードをコンピュータへ入力することによって、シミ
ュレーションを実行させることができる。論理シミュレ
ーションの結果は、プリンタ、あるいはプロッタ等の出
力ターミナルによって得ることができる。そのような論
理シミュレータは、得られた出力データが自動配置配線
の設計に用いることができ、また、論理接続データを所
定形式で入力すれば、比較的簡単に結果を得ることがで
きる、等の利点を有する。
【0003】尚、論理シミュレータについて記載された
文献の例としては、昭和60年12月25日に株式会社
オーム社から発行された「マイクロコンピュータハンド
ブック(第112頁〜)」がある。
【0004】
【発明が解決しようとする課題】上記のように論理シミ
ュレータにおいては、論理接続データを所定形式で入力
すれば、比較的簡単に結果を得ることができる。しかし
ながら、論理シミュレーションの期待値データを、”
1”,”0”のパターンやハイインピーダンスを示す”
Z”などの言語で記述しなければならず、しかもそれを
オペレータが(設計者)がキーボードから入力しなけれ
ばならないから、入力誤りを生じやすい。
【0005】本発明の目的は、論理シミュレーションの
期待値データの入力誤りの低減を図るための技術を提供
することにある。
【0006】また本発明の別の目的は、論理シミュレー
ションの期待値データの入力工数の低減を図るための技
術を提供することにある。
【0007】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0009】すなわち、表示手段に表示された波形上に
基準点、及びそれを基準とする波形データを入力するた
めの入力手段と、入力された基準点、及び波形データを
論理シミュレーションの期待値データとして処理する入
力処理手段とを設ける。このとき、上記期待値データに
は、上記基準点からの出力波形のディレイ値、パルス
幅、及びそれらの許容範囲を含めることができる。ま
た、上記期待値データを階層的に取扱うように構成する
ことができる。
【0010】
【作用】上記した手段によれば、上記入力処理手段は、
表示手段に表示された波形上に基準点、及びそれを基準
とする波形データが上記入力手段によって入力された場
合に、それを論理シミュレーションの期待値データとし
て処理し、そのように波形を利用した期待値データ入力
を可能とすることが、論理シミュレーションにおける期
待値データの入力誤りの低減を達成する。また、上記入
力処理手段において期待値データを階層的に取扱うこと
が、期待値データの入力工数の低減を達成する。
【0011】
【実施例】図1には本発明の一実施例である設計者用ワ
ークステーションが示される。
【0012】半導体集積回路の設計自動化用のプログラ
ムの多くは、汎用計算機を用いて時分割方式により、あ
るいはバッチ式に処理されてきたが、VLSIのように
大規模なシステムを設計するには、より高速な設計環境
が不可欠とされ、設計者用ワークステーションが用いら
れる。
【0013】この設計者用ワークステーションは、ハー
ドウェア的には、高性能マイクロプロセッサや大容量磁
気ディスク、高解像度ディスプレイ、マウスを含む入力
装置から成り、機能的には以下のように構成される。
【0014】ワークステーションは、機能的には回路図
入力とレイアウト処理とに大別される。前者の回路図入
力処理には、回路図の入力から検証済みの回路図及び結
線情報のファイルを作成するまでの処理が含まれ、ま
た、後者のレイアウト処理には、作成された回路図から
LSIのレイアウト及び配線を行い、検証済みのマスク
パターンを作成するまでの作業が含まれる。
【0015】回路図や、論理シミュレーションの期待値
データの入力を可能とするエディタ及び期待値データ入
力装置2が設けられる。回路図エディタは、LSIの階
層化された回路図の入力さらにはそれの編集のために使
用される。回路図の入力や編集には、必要に応じて回路
図データベース3が参照される。また、入力あるいは編
集された回路図は、回路図ルールチェッカ1によって配
線不良や出力端子同士の短絡等のチェックが行われる。
そのようなチェックにより発見された誤りは、オペレー
タに直ちに報告されることによって修正が促される。さ
らに、回路シミュレータ4や、論理シミュレータ5、タ
イミングベリファイヤ6を有し、それによって、作成さ
れた回路図の誤りやタイミングマージン不足が発見され
るようになっているため、最終的には、誤りの無い回路
図が得られる。
【0016】次に、上記のようにして得られた回路図・
結線情報7に基づいてレイアウト作業が行われる。この
レイアウトには、自動配置配線を可能とするための自動
ルーティング8や図面エディタ10が使用され、必要に
応じてレイアウトデータベース9が参照される。また、
デザインルールチェッカ11や、電気的ルールチェッカ
12、回路図・レイアウト一致チェッカ13などの各種
チェッカにより、マスクの重なりや、短絡箇所のチェッ
ク、レイアウトと回路図との一致検査が行われ、もし、
誤りが発見された場合には、上記図面エディタ10など
によって速やかに修正される。
【0017】図2には上記エディタ及び期待値データ入
力装置2の構成ブロックが示される。
【0018】特に制限されないが、このエディタ及び期
待値データ入力装置2は、回路図や波形情報を表示する
ためのCRTディスプレイ等の表示部22と、この表示
部22への表示制御を行うための表示制御装部21と、
上記表示部22に表示された波形上に基準点、及びそれ
を基準とする波形データを入力するための入力部23
と、この入力部23からの入力情報を論理シミュレーシ
ョンの期待値データとして処理する入力処理部24とを
含む。論理シミュレーションのための論理回路接続情報
は、入力部23を介して入力することができる。上記入
力部23にはキーボードやマウス等の適宜の入力デバイ
スが適用される。また、上記入力処理部23での処理結
果は、上記表示制御部21を介して上記表示部22に表
示されるとともに、図1の論理シミュレータ5に認識さ
れる。
【0019】次に、上記論理シミュレータ5における論
理シミュレーションの期待値入力について詳述する。
【0020】表示部22には、図3に示されるように波
形図の表示が可能とされる。図3では一例として入力波
形inと出力波形outが示される。そのような波形に
対して破線で示されるように基準点が設定され、その基
準点からの期待値を、その許容値をも含めて入力部23
から入力することができる。図3において、Dは出力波
形outのディレイ値を、Wはディレイ値Dの許容範囲
を、PDは出力波形outのパルス幅を、PWはパルス
幅PDの許容範囲を、それぞれ示している。そのような
期待値データ入力は、一つのブロックAとしてシステム
に登録することができる。このように論理シミュレーシ
ョンの期待値データを、言語ではなく、波形を利用して
入力可能とすることによって、記述誤りなどの入力誤り
を低減することができる。
【0021】また、上記のように入力された期待値デー
タは、階層的に定義することができる。すなわち、図3
に示されるように定義されたブロックA、及びその他の
ブロックB,C等を組合せて、図4に示されるように、
上位ブロックXとして定義することができる。このと
き、下位ブロックを繰返し定義することもできるし、さ
らに、ブロックX及びその他のブロック組合せることに
よって、さらに上位のブロックYを定義することができ
る。図4において41,42で示されるブロックや、4
3,44で示されるブロックが繰返し定義ブロックとさ
れる。このように、波形を利用した期待値データをブロ
ック単位で階層的に定義することにより、必要に応じて
所望階層のブロックを指定することによって期待値デー
タの入力が可能とされるので、期待値データの入力工数
を大幅に低減することができる。
【0022】このように上記実施例によれば、ワークス
テーションにおいて論理シミュレータが形成される場合
において、論理シミュレーションの期待値データを、言
語ではなく、波形を利用して入力可能とすることによっ
て、記述誤りなどの入力誤りを低減することができ、ま
た、波形を利用した期待値データをブロック単位で階層
的に定義することにより、所望階層のブロックを指定す
ることによって期待値データの入力が可能とされるの
で、期待値データの入力工数を大幅に低減することがで
きる。
【0023】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0024】例えば、上記実施例ではシミュレーション
の期待値データとしてディレイ値やパルス幅が示される
が、その他にフリップフロップのセットアップ、ホール
ドタイム等を含めることができる。
【0025】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である設計者
用ワークステーションに適用したが、汎用計算機によっ
て実現されるシミュレータやCAD(Computer
Aided Design)の入力システムに適用す
ることができる。
【0026】本発明は、少なくともシミュレーションを
行うことを条件に適用することができる。
【0027】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0028】すなわち、表示手段に表示された波形上に
基準点、及びそれを基準とする波形データが上記入力手
段によって入力された場合に、それを論理シミュレーシ
ョンの期待値データとして処理し、そのように波形を利
用した期待値データ入力を可能とすることにより、論理
シミュレーションにおける期待値データの入力誤りの低
減を図ることができる。また、上記入力処理手段におい
て期待値データを階層的に取扱うことによって期待値デ
ータの入力工数の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例である設計者用ワークステー
ションの機能ブロック図である。
【図2】上記設計者用ワークステーションにおける主要
部の構成ブロック図である。
【図3】上記設計者用ワークステーションでの論理シミ
ュレーションの期待値入力の説明図である。
【図4】上記設計者用ワークステーションでの論理シミ
ュレーションの期待値入力の説明図である。
【符号の説明】
1 回路図ルールチェッカ 2 回路図エディタ及び期待値データ入力装置 3 回路図データベース 4 回路シミュレータ 5 論理シミュレータ 6 タイミングベリファイヤ 7 回路図・結線情報 8 自動ルーティング 9 レイアウトデータベース 10 図面エディタ 11 デザインルールチェッカ 12 電気的ルールチェッカ 13 回路図・レイアウト一致チェッカ 14 LSIマスクレイアウト 21 表示制御部 22 表示部 23 入力部 24 入力処理部

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体集積回路の論理シミュレーション
    の期待値データを入力するための期待値データ入力装置
    において、表示手段に表示された波形上に基準点、及び
    それを基準とする波形データを入力するための入力手段
    と、入力された基準点、及び波形データを論理シミュレ
    ーションの期待値データとして処理する入力処理手段と
    を含むことを特徴とする期待値データ入力装置。
  2. 【請求項2】 上記期待値データには、上記基準点から
    の出力波形のディレイ値、パルス幅及びそれらの許容範
    囲が含まれる請求項1記載の期待値データ入力装置。
  3. 【請求項3】 上記入力処理手段は、上記期待値データ
    の階層的処理を可能とする請求項1又は2記載の期待値
    データ入力装置。
  4. 【請求項4】 半導体集積回路の論理シミュレーション
    を行うための論理シミュレータと、その論理シミュレー
    ションの期待値データを入力するための期待値データ部
    とを含み、この期待値データ部として、請求項1乃至3
    のいずれか1項記載の期待値データ入力装置が適用され
    て成ることを特徴とするワークステーション。
JP5118127A 1993-05-20 1993-05-20 期待値データ入力装置、及びワークステーション Pending JPH06332972A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5118127A JPH06332972A (ja) 1993-05-20 1993-05-20 期待値データ入力装置、及びワークステーション

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5118127A JPH06332972A (ja) 1993-05-20 1993-05-20 期待値データ入力装置、及びワークステーション

Publications (1)

Publication Number Publication Date
JPH06332972A true JPH06332972A (ja) 1994-12-02

Family

ID=14728712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5118127A Pending JPH06332972A (ja) 1993-05-20 1993-05-20 期待値データ入力装置、及びワークステーション

Country Status (1)

Country Link
JP (1) JPH06332972A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004526B2 (en) 2007-06-27 2011-08-23 Shenzhen Mindray Bio-Medical Electronics Co., Ltd. Waveform data display device and method
US11270482B2 (en) 2017-12-19 2022-03-08 Mitsubishi Electric Corporation Timing chart verification aiding apparatus, timing chart verification aiding method, and computer readable medium

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004526B2 (en) 2007-06-27 2011-08-23 Shenzhen Mindray Bio-Medical Electronics Co., Ltd. Waveform data display device and method
US11270482B2 (en) 2017-12-19 2022-03-08 Mitsubishi Electric Corporation Timing chart verification aiding apparatus, timing chart verification aiding method, and computer readable medium

Similar Documents

Publication Publication Date Title
US5719783A (en) Method and apparatus for performing timing analysis on a circuit design
US6892363B2 (en) Correction of width violations of dummy geometries
US5681674A (en) Method of designing mask pattern or direct depicting pattern on a wafer for forming a semiconductor integrated circuit and design rule confirmation method
JPH06332972A (ja) 期待値データ入力装置、及びワークステーション
US7370303B2 (en) Method for determining the arrangement of contact areas on the active top side of a semiconductor chip
CN110781641B (zh) 一种快速识别纠正版图中敏感图形的方法
JPH0773208A (ja) 回路図編集システム、及びシミュレーション用回路図入力システム
JP2621506B2 (ja) トリム・データ生成方法
US7761835B2 (en) Semiconductor device design method, semiconductor device design system, and computer program for extracting parasitic parameters
JPH09330339A (ja) 自動記述分割装置
JP3247455B2 (ja) 集積回路マスクパターンの検証装置
JPH06309135A (ja) メニュー項目配列制御方式、及び対話型システム
JPH06215061A (ja) 半導体集積回路解析システム
JP2544813B2 (ja) マスクレイアウト対回路図照合の方法
JPH0582647A (ja) 電流密度チエツクシステム
JP2946682B2 (ja) 集積回路設計装置
JP3435432B2 (ja) 電気回路設計方法及び電気回路設計用cad装置
JP2522096B2 (ja) 半導体集積回路のレイアウト設計の検証方法
JPH0964287A (ja) 金属配線形成方法
JPH06180734A (ja) 回路設計装置
JPH06131410A (ja) 電気回路設計方法及び電気回路設計用cad装置
JPH0944535A (ja) レイアウト編集方法
JPH0612468A (ja) 自動回路合成方法
JPH07160758A (ja) 集積回路パターンのテスト方法及びそのパターンの設計方法
JPH0479349A (ja) 半導体集積回路のレイアウト設計装置