JP2522096B2 - 半導体集積回路のレイアウト設計の検証方法 - Google Patents
半導体集積回路のレイアウト設計の検証方法Info
- Publication number
- JP2522096B2 JP2522096B2 JP2191427A JP19142790A JP2522096B2 JP 2522096 B2 JP2522096 B2 JP 2522096B2 JP 2191427 A JP2191427 A JP 2191427A JP 19142790 A JP19142790 A JP 19142790A JP 2522096 B2 JP2522096 B2 JP 2522096B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- verification
- semiconductor integrated
- integrated circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、論理回路との等価性検証プログラムにより
その動作が確認されているチップにおいて、そのブロッ
クレベルデータから特定のブロックを切り出し、このブ
ロックについて再設計を行った場合のチップの検証方
法、特に回路パターンのレイアウト表示用データの一部
をトランジスタレベル表示用データに置換することによ
り検証のための演算時間を大幅に短縮したICのレイアウ
ト設計の検証方法に関する。
その動作が確認されているチップにおいて、そのブロッ
クレベルデータから特定のブロックを切り出し、このブ
ロックについて再設計を行った場合のチップの検証方
法、特に回路パターンのレイアウト表示用データの一部
をトランジスタレベル表示用データに置換することによ
り検証のための演算時間を大幅に短縮したICのレイアウ
ト設計の検証方法に関する。
〈従来の技術〉 従来のこの種の半導体集積回路のレイアウト設計は、
回路設計の結果にしたがって、トランジスタ，抵抗等の
素子、または、これらで構成されるブロックの配置等を
決定するものである。
回路設計の結果にしたがって、トランジスタ，抵抗等の
素子、または、これらで構成されるブロックの配置等を
決定するものである。
そして、このレイアウト設計は、例えばエンジニアリ
ングワークステーション（EWS）を用いてレイアウトCAD
によりモニタ画面に回路パターンのレイアウトを表示し
つつ、例えばインタラクティブに行うものである。
ングワークステーション（EWS）を用いてレイアウトCAD
によりモニタ画面に回路パターンのレイアウトを表示し
つつ、例えばインタラクティブに行うものである。
この場合、EWSでは、例えばスケマティックディタ（D
ASH等）を使用して論理回路図の入力から論理シミュレ
ーションまで行うものである。また、論理回路図から単
位機能ブロックを、レイアウトを行おうとする単位に分
割して、そのレイアウトブロックの大きさを概算する。
そして、このブロック単位で、電源ライン、クロックラ
イン、データバスなどの引き回しや、パッドの位置を検
討し、最後に、各ブロックの配置、ブロック間の配線を
行うものである。
ASH等）を使用して論理回路図の入力から論理シミュレ
ーションまで行うものである。また、論理回路図から単
位機能ブロックを、レイアウトを行おうとする単位に分
割して、そのレイアウトブロックの大きさを概算する。
そして、このブロック単位で、電源ライン、クロックラ
イン、データバスなどの引き回しや、パッドの位置を検
討し、最後に、各ブロックの配置、ブロック間の配線を
行うものである。
このようなICのレイアウト設計の検証は、従来は回路
パターンのレイアウト図全体に対して、与えられた入力
信号に対し、出力信号が期待値どおりに出ているかを回
路パターンと論理回路との等価性をチェックするLVS等
のソフトウェア処理により確認するものである。
パターンのレイアウト図全体に対して、与えられた入力
信号に対し、出力信号が期待値どおりに出ているかを回
路パターンと論理回路との等価性をチェックするLVS等
のソフトウェア処理により確認するものである。
特に、LSIの回路設計およびレイアウト設計において
は、既存のLSIの一部を修正することにより、新規なLSI
を得る場合が多い。そして、その新規なLSIについての
回路設計、および、レイアウト設計の検証は、検証ソフ
トウェア（例えばLVSなど）を使用して行っていた。
は、既存のLSIの一部を修正することにより、新規なLSI
を得る場合が多い。そして、その新規なLSIについての
回路設計、および、レイアウト設計の検証は、検証ソフ
トウェア（例えばLVSなど）を使用して行っていた。
この検証ソフトウェア（回路シミュレータ）は、その
規則にしたがって論理ゲートのネットワークをコンピュ
ータ上に実現し、与えられた入力信号に対し、出力信号
が期待値どおりに出ているかを確認するものである。
規則にしたがって論理ゲートのネットワークをコンピュ
ータ上に実現し、与えられた入力信号に対し、出力信号
が期待値どおりに出ているかを確認するものである。
〈発明が解決しようとする課題〉 しかしながら、このような従来のICのレイアウト設計
の検証方法にあっては、検証ソフトウェアは実際の回路
パターンにしたがって配設された素子モデルに基づい
て、数値計算を行って出力信号を得ていた。このため、
複雑なLSIの検証においてはその演算処理のためのCPU時
間が増大しているという課題があった。
の検証方法にあっては、検証ソフトウェアは実際の回路
パターンにしたがって配設された素子モデルに基づい
て、数値計算を行って出力信号を得ていた。このため、
複雑なLSIの検証においてはその演算処理のためのCPU時
間が増大しているという課題があった。
〈発明の目的〉 そこで、本発明は、LSIのレイアウト設計の検証ソフ
トウェアの実行においてそのCPU時間を短縮することが
できる半導体集積回路のレイアウト設計の検証方法を提
供することを、その目的としている。
トウェアの実行においてそのCPU時間を短縮することが
できる半導体集積回路のレイアウト設計の検証方法を提
供することを、その目的としている。
〈課題を解決するための手段〉 本発明は、論理回路との等価性検証プログラムにより
その動作を確認した半導体集積回路の回路パターンレイ
アウト用データから、一部の回路パターンレイアウト用
データを抽出し、この抽出した回路パターンレイアウト
用データを用いて作成した半導体集積回路のレイアウト
設計の検証方法において、ネットリスト抽出用プログラ
ムを使用して上記半導体集積回路の回路パターンレイア
ウト用データから上記一部の回路パターンレイアウト用
データをトランジスタネットリストとして抽出し、この
抽出したトランジスタネットリストを合成して上記検証
用の半導体集積回路のテストデータを作成し、このテス
トデータに対して回路検証用プログラムを使用して該半
導体集積回路の論理動作を検証する半導体集積回路のレ
イアウト設計の検証方法である。
その動作を確認した半導体集積回路の回路パターンレイ
アウト用データから、一部の回路パターンレイアウト用
データを抽出し、この抽出した回路パターンレイアウト
用データを用いて作成した半導体集積回路のレイアウト
設計の検証方法において、ネットリスト抽出用プログラ
ムを使用して上記半導体集積回路の回路パターンレイア
ウト用データから上記一部の回路パターンレイアウト用
データをトランジスタネットリストとして抽出し、この
抽出したトランジスタネットリストを合成して上記検証
用の半導体集積回路のテストデータを作成し、このテス
トデータに対して回路検証用プログラムを使用して該半
導体集積回路の論理動作を検証する半導体集積回路のレ
イアウト設計の検証方法である。
〈作用〉 本発明に係る半導体集積回路のレイアウト設計の検証
方法では、半導体集積回路はその論理動作の確認された
回路パターンレイアウト用データを例えばスケマティッ
クエディタを使用して合成することにより作成してい
る。この回路において回路パターンレイアウト用データ
の一部は、トランジスタネットリストとして置換されて
いる。そして、この半導体集積回路について回路検証用
プログラムを使用してその回路の論理動作を検証する。
したがって、ネットリストとして置換された部分につい
ては検証における回路演算のCPU処理時間が短縮され、
回路が高集積化するにしたがい全体としての検証時間は
大幅に短縮される結果となる。
方法では、半導体集積回路はその論理動作の確認された
回路パターンレイアウト用データを例えばスケマティッ
クエディタを使用して合成することにより作成してい
る。この回路において回路パターンレイアウト用データ
の一部は、トランジスタネットリストとして置換されて
いる。そして、この半導体集積回路について回路検証用
プログラムを使用してその回路の論理動作を検証する。
したがって、ネットリストとして置換された部分につい
ては検証における回路演算のCPU処理時間が短縮され、
回路が高集積化するにしたがい全体としての検証時間は
大幅に短縮される結果となる。
換言すると、本発明の検証方法は、第１図に示すよう
に、まず、LVS等の検証ソフトウェアにより論理動作が
確認されているチップA,B,Cを準備しておく。次に、こ
れらのチップからその一部A1,B1,C1をLPE（回路抽出用
ソフトウェア）により切り出し、抽出する。この場合の
抽出した回路A1,B1,C1はいずれもネットリストとして抽
出する。
に、まず、LVS等の検証ソフトウェアにより論理動作が
確認されているチップA,B,Cを準備しておく。次に、こ
れらのチップからその一部A1,B1,C1をLPE（回路抽出用
ソフトウェア）により切り出し、抽出する。この場合の
抽出した回路A1,B1,C1はいずれもネットリストとして抽
出する。
そして、これらの回路A1,B1,C1を合成するすることに
より作成したチップ（半導体集積回路）Ｄは、スケマテ
ィックCAD入力により実際の回路パターンレイアウト用
データが作成されている。
より作成したチップ（半導体集積回路）Ｄは、スケマテ
ィックCAD入力により実際の回路パターンレイアウト用
データが作成されている。
ここで、上記ネットリストとこのスケマティックCAD
入力とにより、ネットリスト合成用プログラムを使用し
て回路パターンレイアウト用データの一部（A1,B1,C1）
をネットリストで置換したチップＤが作成される。
入力とにより、ネットリスト合成用プログラムを使用し
て回路パターンレイアウト用データの一部（A1,B1,C1）
をネットリストで置換したチップＤが作成される。
このチップＤについて例えばLVS等の回路検証プログ
ラムを使用して全体の回路の検証を行う。このとき、一
部置換回路A1,B1,C1については既に回路は検証済みであ
ってその入出力について既知である。したがって、LVS
による検証の実行にあっても該当回路A1,B1,C1の各部分
はCPU演算時間がその他の回路部分（回路パターンレイ
アウトデータとして作成されている部分）よりは大幅に
短縮されることとなる。これらの結果、チップＤの検証
において全体としてCPU時間は大幅に短縮されるもので
ある。
ラムを使用して全体の回路の検証を行う。このとき、一
部置換回路A1,B1,C1については既に回路は検証済みであ
ってその入出力について既知である。したがって、LVS
による検証の実行にあっても該当回路A1,B1,C1の各部分
はCPU演算時間がその他の回路部分（回路パターンレイ
アウトデータとして作成されている部分）よりは大幅に
短縮されることとなる。これらの結果、チップＤの検証
において全体としてCPU時間は大幅に短縮されるもので
ある。
〈実施例〉 以下、本発明に係る半導体集積回路のレイアウト設計
の検証方法の実施例を図面を参照して説明する。
の検証方法の実施例を図面を参照して説明する。
第２図〜第５図は本発明の一実施例を説明するための
図である。
図である。
第２図は一実施例に使用するCADシステムのシステム
構成を示している。
構成を示している。
この図において示すように、このシステムは、ミニコ
ンピュータからなる中央演算処理装置、回路パターンデ
ータを例えばセルライブラリとして格納、保持する磁気
テープ装置12、データを記憶する磁気ディスク装置13、
回路パターンの位置情報等を入力するディジタイザ14、
入力図形を表示するモニタディスプレイ15を有してい
る。また、このシステムは、回路パターンを作図するた
めのディジタルブロッタ17の他にも、テレタイプ18、ラ
インプリンタ19を有している。また、16はモニタ15への
入力装置、例えばライトペンまたはマウスである。な
お、20はディジタイザ14のコマンドメニュー表示部を示
している。
ンピュータからなる中央演算処理装置、回路パターンデ
ータを例えばセルライブラリとして格納、保持する磁気
テープ装置12、データを記憶する磁気ディスク装置13、
回路パターンの位置情報等を入力するディジタイザ14、
入力図形を表示するモニタディスプレイ15を有してい
る。また、このシステムは、回路パターンを作図するた
めのディジタルブロッタ17の他にも、テレタイプ18、ラ
インプリンタ19を有している。また、16はモニタ15への
入力装置、例えばライトペンまたはマウスである。な
お、20はディジタイザ14のコマンドメニュー表示部を示
している。
第３図はこのレイアウト設計装置をさらに詳しく示す
ブロック図である。
ブロック図である。
すなわち、CPU21は、バスラインを介して以下の装置
に接続されている。
に接続されている。
例えばCRT15はビデオディスプレイコントローラVDP23
を介してバスラインに接続されている。このVDP23はVRA
M24に格納したデータをCRT15に表示する場合の制御を行
っている。
を介してバスラインに接続されている。このVDP23はVRA
M24に格納したデータをCRT15に表示する場合の制御を行
っている。
25はキーボードであってキーボードインタフェース26
を介してCPU21に接続されている。
を介してCPU21に接続されている。
27はブロッタを、28はそのインタフェースを、それぞ
れ示している。
れ示している。
29は上記磁気ディスク装置13のインタフェース、30は
同じく磁気テープ装置12のインタフェースを示してい
る。
同じく磁気テープ装置12のインタフェースを示してい
る。
なお、CPU21は周知の通りROM31、RAM32を内部記憶装
置として有しているものである。
置として有しているものである。
このCPU21でレイアウト設計の検証に実行されるプロ
グラムを第４図および第５図を参照して以下説明する。
グラムを第４図および第５図を参照して以下説明する。
第４図に示すように、まず、LSI（チップ）において
回路パターンの全体のレイアウト表示をCRT15において
行う（ステップS401）。そして、その回路パターン表示
においてネットリスト表示とするためのその一部につい
ての範囲を指定する（S402）。
回路パターンの全体のレイアウト表示をCRT15において
行う（ステップS401）。そして、その回路パターン表示
においてネットリスト表示とするためのその一部につい
ての範囲を指定する（S402）。
範囲指定後、磁気テープ12に保持したテーブルより、
その範囲指定した一部の回路パターンのレイアウトにつ
いて、トランジスタレベルのネットリストに表示を変更
する（S403）。
その範囲指定した一部の回路パターンのレイアウトにつ
いて、トランジスタレベルのネットリストに表示を変更
する（S403）。
そして、CRT15に表示した論理ネットワーク中にこの
トランジスタネットワークを挿入する（S404）。回路パ
ターンレイアウト用データとネットリスト用データとを
合成するものである。
トランジスタネットワークを挿入する（S404）。回路パ
ターンレイアウト用データとネットリスト用データとを
合成するものである。
次に、例えばLVSを使用してこのモニタ表示した論理
回路に対してイニシャル入力I0を供給し、テストライン
を行う（S405）。この場合置換された回路部分について
は既知の入出力データ（In,Oh）を使用する。
回路に対してイニシャル入力I0を供給し、テストライン
を行う（S405）。この場合置換された回路部分について
は既知の入出力データ（In,Oh）を使用する。
そして、出力が期待値か否かをチェックし（S406）、
期待値でない場合にはエラーメッセージを表示する（S4
07）。
期待値でない場合にはエラーメッセージを表示する（S4
07）。
上記テストライン（S405）については、第５図に示す
ように、当該検証対象部分が論理レベルか否かを判断し
（S501）、論理レベルであれば論理検証用プログラムを
実行して終了する（S502,S503）。
ように、当該検証対象部分が論理レベルか否かを判断し
（S501）、論理レベルであれば論理検証用プログラムを
実行して終了する（S502,S503）。
論理レベルでない場合には、トランジスタレベルであ
るので、トランジスタネット用検証プログラムを実行
し、終了する（S504,S505）。
るので、トランジスタネット用検証プログラムを実行
し、終了する（S504,S505）。
以上のようにしてトランジスタネットリストに置換し
た回路部分についてはトランジスタネット用検証プログ
ラムを実行するため、全体としてCPUでの演算処理時間
が大幅に短縮されるものである。
た回路部分についてはトランジスタネット用検証プログ
ラムを実行するため、全体としてCPUでの演算処理時間
が大幅に短縮されるものである。
〈効果〉 以上説明してきたように、本発明によれば、半導体集
積回路のレイアウト設計の検証において、そのCPU時間
を大幅に短縮することができた。
積回路のレイアウト設計の検証において、そのCPU時間
を大幅に短縮することができた。
第１図は本発明に係る半導体集積回路のレイアウト設計
の検証方法の概略構成を示す概念図、 第２図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計の検証を行う場合のシステム構成を示す概念
図、 第３図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計、検証装置の構成を示すブロック図、 第４図および第５図は本発明の一実施例に係るレイアウ
ト設計、検証装置のCPUでの制御プログラムを示すフロ
ーチャートである。 A1,B1,C1…回路、Ｄ…検証用チップ、LPE…回路（ネッ
トリスト）抽出用プログラム、LVS…回路検証用プログ
ラム。
の検証方法の概略構成を示す概念図、 第２図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計の検証を行う場合のシステム構成を示す概念
図、 第３図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計、検証装置の構成を示すブロック図、 第４図および第５図は本発明の一実施例に係るレイアウ
ト設計、検証装置のCPUでの制御プログラムを示すフロ
ーチャートである。 A1,B1,C1…回路、Ｄ…検証用チップ、LPE…回路（ネッ
トリスト）抽出用プログラム、LVS…回路検証用プログ
ラム。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 杉山尚志編著「実践入門シリーズ実用 ＡＳＩＣ技術」初版（1987−５−１) （株）工業調査会Ｐ．42−43
Claims (1)
- 【請求項１】論理回路との等価性検証プログラムにより
その動作を確認した半導体集積回路において、その回路
パターンレイアウト用データから一部の回路パターンレ
イアウト用データを抽出し、 この抽出した回路パターンレイアウト用データを用いて
作成した半導体集積回路のレイアウト設計の検証方法に
おいて、 ネットリスト抽出用プログラムを使用して上記半導体集
積回路の回路パターンレイアウト用データから上記一部
の回路パターンレイアウト用データをトランジスタネッ
トリストとして抽出し、 この抽出したトランジスタネットリストを合成して上記
検証用の半導体集積回路のテストデータを作成し、 このテストデータに対して回路検証用プログラムを使用
して該半導体集積回路の論理動作を検証することを特徴
とする半導体集積回路のレイアウト設計の検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191427A JP2522096B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路のレイアウト設計の検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191427A JP2522096B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路のレイアウト設計の検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476940A JPH0476940A (ja) | 1992-03-11 |
| JP2522096B2 true JP2522096B2 (ja) | 1996-08-07 |
Family
ID=16274436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191427A Expired - Lifetime JP2522096B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路のレイアウト設計の検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522096B2 (ja) |
-
1990
- 1990-07-19 JP JP2191427A patent/JP2522096B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 杉山尚志編著「実践入門シリーズ実用ＡＳＩＣ技術」初版（１９８７−５−１）（株）工業調査会Ｐ．４２−４３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476940A (ja) | 1992-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3027009B2 (ja) | 設計取り込みシステム | |
| US5220512A (en) | System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data | |
| US6675139B1 (en) | Floor plan-based power bus analysis and design tool for integrated circuits | |
| US7990375B2 (en) | Virtual view schematic editor | |
| US20030014201A1 (en) | Floor plan development electromigration and voltage drop analysis tool | |
| US6230305B1 (en) | Methods and apparatus for configuring schematic diagrams | |
| JP3005538B1 (ja) | 機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法 | |
| US6298469B1 (en) | Method and system for allowing an integrated circuit to be portably generated from one manufacturing process to another | |
| US6629300B1 (en) | CAD system for an ASIC | |
| US6704916B1 (en) | Method and apparatus for optimizing placement and routing and recording medium for recording program for optimizing placement and routing | |
| JP2522096B2 (ja) | 半導体集積回路のレイアウト設計の検証方法 | |
| US20070180410A1 (en) | System and method for reducing the power consumption of clock systems | |
| JP2605932B2 (ja) | 半導体集積回路のレイアウト設計装置 | |
| JPH06260557A (ja) | 半導体設計支援装置 | |
| JP2000029919A (ja) | 論理回路改善方法および論理回路改善方式 | |
| US20080141197A1 (en) | Semiconductor device design method, semiconductor device design system, and computer program | |
| Hill et al. | Overview of the IDA system: A toolset for VLSI layout synthesis | |
| JP2848031B2 (ja) | 回路図エディタ | |
| JP4071546B2 (ja) | 半導体装置の回路設計支援装置およびレイアウト変更方法 | |
| JP2788763B2 (ja) | 半導体設計装置及び方法 | |
| JPH06215061A (ja) | 半導体集積回路解析システム | |
| JP2024001978A (ja) | 回路設計装置、回路設計方法、及び、プログラム | |
| Wallich | A review of engineering workstations: These powerful computers are to the engineer what word processors are to the secretary: No panacea, hut an important aid | |
| Royals et al. | Creating the IC palette (ASIC design) | |
| Rowson | Computer-Aided Design Tools and Systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080531 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090531 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100531 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110531 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110531 Year of fee payment: 15 |