JP2024001978A - 回路設計装置、回路設計方法、及び、プログラム - Google Patents
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Abstract
【解決手段】回路設計装置は、回路図生成部と、回路図記憶部と、処理部を含み、回路図生成部は、回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、各部品について各端子の入出力属性と各端子の電圧レベルを含む部品情報を格納した部品データベース内に、回路図生成部によって配置された部品の端子の入出力属性が入力であることを示し、且つ、部品の端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、処理部は、回路図上の部品の端子に対してプルアップ接続処理又はプルダウン接続処理を行う。
【選択図】図1
Description
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置を、提供できる。
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法を、提供できる。本方法は、回路設計方法を行うコンピュータという、特定の機械に結びつけられている。
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム、を提供できる。
次に、本発明の第1の実施形態の回路設計装置について、図面を参照して説明する。なお、本発明の第1の実施形態の回路設計装置は、回路設計CAD(Computer Aidad Design)ソフトウェアをインストールした端末上にて実現されてもよい。図2は、本発明の第1の実施形態の回路設計装置の構成の一例を示す図である。図2において、図1と同一の参照符号を付した構成要素は、同一の構成要素を示すものとする。
次に、本発明の第2の実施形態について、図面を参照して説明する。なお、本発明の一実施形態の回路設計装置は、回路設計CAD(Computer Aidad Design)ソフトウェアをインストールした端末上にて実現されてもよい。本発明の第2の実施形態の回路設計装置の構成の一例は、図2に示す本発明の第1の実施形態の回路設計装置100の構成の一例と同一であるので、その構成の説明を省略する。
[第1の形態]
(上記第1の視点による回路設計装置を参照)
[第2の形態]
第1の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
[第3の形態]
第1の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
[第4の形態]
第1の形態の回路設計装置は、前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、ことが好ましい。
[第5の形態]
第4の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、ことが好ましい。
[第6の形態]
第5の形態の回路設計装置は、前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、ことが好ましい。
[第7の形態]
第4の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、ことが好ましい。
[第8の形態]
第7の形態の回路設計装置は、前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、ことが好ましい。
[第9の形態]
(上記第2の視点による回路設計方法を参照)
[第10の形態]
(上記第3の視点によるプログラムを参照)
なお、上記第9から10の形態は、第1の形態と同様に、第2から第8の形態に展開することが可能である。
20 部品
21 端子
30 別の部品
31 出力端子
40 プルアップ抵抗
45 配線
50 プルダウン抵抗
55 他の配線
100 回路設計装置
200 回路図生成部
300 回路図記憶部
400 処理部
500 部品データベース
600 回路図表示部
9000 コンピュータ
9010 CPU
9020 通信インタフェース
9030 メモリ
9040 補助記憶装置
Claims (10)
- 回路図生成部と、
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置。 - 前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、請求項1に記載の回路設計装置。
- 前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、請求項1に記載の回路設計装置。
- 前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、請求項1に記載の回路設計装置。
- 前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、請求項4に記載の回路設計装置。 - 前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、請求項5に記載の回路設計装置。
- 前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、請求項4に記載の回路設計装置。 - 前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、請求項7に記載の回路設計装置。
- コンピュータによって実行される、
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法。 - コンピュータに、
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがCMOSであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム。
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