CN116467989A - 电路分析方法、装置、电子设备和存储介质 - Google Patents
电路分析方法、装置、电子设备和存储介质 Download PDFInfo
- Publication number
- CN116467989A CN116467989A CN202210031057.2A CN202210031057A CN116467989A CN 116467989 A CN116467989 A CN 116467989A CN 202210031057 A CN202210031057 A CN 202210031057A CN 116467989 A CN116467989 A CN 116467989A
- Authority
- CN
- China
- Prior art keywords
- layout
- environment
- circuit
- parasitic parameter
- netlist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004458 analytical method Methods 0.000 title claims abstract description 40
- 230000003071 parasitic effect Effects 0.000 claims abstract description 162
- 238000000605 extraction Methods 0.000 claims abstract description 65
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000012795 verification Methods 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 38
- 238000004088 simulation Methods 0.000 claims description 31
- 230000015654 memory Effects 0.000 claims description 25
- 238000004590 computer program Methods 0.000 claims description 9
- 230000002452 interceptive effect Effects 0.000 claims description 4
- 238000013461 design Methods 0.000 description 25
- 238000010586 diagram Methods 0.000 description 8
- 239000000284 extract Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本申请涉及一种电路分析方法、装置、电子设备和存储介质，电路分析装置包括：信息模块，用于获取多个版图单元；环境配置模块，用于基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；批量处理模块，用于在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种电路分析方法、装置、电子设备和存储介质。
背景技术
仿真可以分为前仿真和后仿真，在一个完整的电路设计中应该包括这两个过程。
前仿真是功能仿真，目标是分析电路的逻辑关系的正确性，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形。前仿真是比较理想的仿真，并不包含任何物理信息(如寄生效应、互连延迟等)，仿真速度快。
后仿真是将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。后仿真所使用的方法与前仿真并没有什么不同，只是加入寄生参数以及互连延迟。后仿真的速度相对于前仿真慢得多。
相关技术中，随着集成电路规模的不断增大，芯片上晶体管的数量不断增加，这导致寄生电阻和电容的数目急剧膨胀，电路后仿真中所需要的时间随之增加，电路验证时间越来越长，一定程度上影响了芯片的设计周期和产品交付时间。
发明内容
为至少在一定程度上克服相关技术中存在的问题，本申请提供一种电路分析方法、装置、电子设备和存储介质。
第一方面，本申请实施例提供一种电路分析装置，包括：
信息模块，用于获取多个版图单元；环境配置模块，用于基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；批量处理模块，用于在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
在一种可选的实施方式中，所述环境配置模块与至少一个EDA软件连通，所述环境配置模块通过调用所述EDA软件的接口进行所述版图寄生参数提取环境的自动配置。
在一种可选的实施方式中，所述环境配置模块与多个类型不同的所述EDA软件连通，所述环境配置模块通过调用不同所述EDA软件的接口自动配置不同类型的所述版图寄生参数提取环境。
在一种可选的实施方式中，所述环境配置模块还用于设置GDS导出环境，所述批量处理模块包括导出模块，所述导出模块用于在所述GDS导出环境下批量导出所述版图单元的GDS文件。
在一种可选的实施方式中，所述信息模块还用于获取所述版图单元对应的电路单元，所述环境配置模块还用于设置网表导出环境，所述导出模块还用于在所述网表导出环境下批量导出所述电路单元的电路网表。
在一种可选的实施方式中，所述环境配置模块还用于设置验证环境，所述批量处理模块还包括验证模块，所述验证模块用于在所述验证环境下，基于所述GDS文件和所述电路网表进行版图对比电路验证。
在一种可选的实施方式中，所述装置还包括：结果输出模块，用于根据所述版图对比电路验证的验证结果和所述寄生网表生成对应所述版图单元的报表。
在一种可选的实施方式中，所述装置还包括：仿真模块，用于根据所述批量处理模块输出的寄生参数网表进行后仿真。
在一种可选的实施方式中，所述信息模块具有图形化交互界面，以用于获取所述版图单元。
第二方面，本申请实施例提供一种电路分析方法，所述方法包括：获取多个版图单元；基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
在一种可选的实施方式中，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用EDA软件的接口进行所述版图寄生参数提取环境的自动配置。
在一种可选的实施方式中，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用不同EDA软件的接口自动配置不同类型的所述版图寄生参数提取环境。
在一种可选的实施方式中，所述在所述环境下批量提取多个所述版图单元的寄生参数网表之前，所述方法还包括：设置GDS导出环境，在所述GDS导出环境下批量导出所述版图单元的GDS文件。
在一种可选的实施方式中，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：设置网表导出环境；
所述获取多个版图单元，包括：获取所述版图单元对应的电路单元；
所述方法还包括：在所述网表导出环境下批量导出所述电路单元的电路网表。
在一种可选的实施方式中，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，还包括：设置验证环境；
所述方法还包括：在所述验证环境下，基于所述GDS文件和所述电路网表进行版图对比电路验证。
在一种可选的实施方式中，所述方法还包括：根据所述版图对比电路验证的验证结果和所述寄生参数网表生成对应所述版图单元的报表。
在一种可选的实施方式中，所述方法还包括：根据所述寄生参数网表进行后仿真。
第三方面，本申请实施例提供一种电子设备，包括：存储器，用于存储计算机程序；处理器，用于执行所述存储器中的计算机程序，以实现第二方面任一项所述方法的操作步骤。
第四方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现第二方面任一项所述方法的操作步骤。
本申请的方案能够提供环境配置模块，以基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，进而批量提取多个所述版图单元的寄生网表。如此，无需用户手动进行复杂的环境设置，也可以在自动设置的环境下批量提取多个所述版图单元的寄生网表。这样就能够大大减少寄生参数提取的时间，从而缩短电路后仿真所需要的时间。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1是本申请实施例中提供的一种电路分析装置的程序模块示意图；
图2是本申请实施例中提供的电路分析流程的示意图；
图3是本申请实施例提供的一种电路分析方法的实现流程示意图；
图4是本申请一具体示例提供的一种寄生参数提取方法的实现流程示意图；
图5是本申请实施例提供的一种电子设备的硬件结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
此外，附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1是本申请实施例中提供的一种电路分析装置的程序模块示意图。该装置包括：
信息模块110，用于获取多个版图单元；
环境配置模块120，用于基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取(Layout Parasitic Extraction，LPE)环境；
批量处理模块130，用于在版图寄生参数提取环境下批量提取多个版图单元的寄生网表。
本申请的方案能够提供环境配置模块，以基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，进而批量提取多个所述版图单元的寄生网表。如此，无需用户手动进行复杂的环境设置，也可以在自动设置的版图寄生参数提取环境下批量提取多个所述版图单元的寄生网表。这样就能够大大减少寄生参数提取的时间，从而缩短电路后仿真所需要的时间。
为了更好的理解本申请实施例，参照图2，图2是本申请实施例中提供的电路分析流程的示意图。在图2中，电路版图包括多个版图单元A、B、C和D，而电路原理图包括多个版图单元对应的多个电路单元A’、B’、C’和D’。需要说明的是，寄生参数网表实际上被扁平化，无层次结构，图中的单元层次仅仅为了描述其逻辑结构。这里，电路单元和版图单元均由信息模块110批量获取。
在一些实施例中，批量处理模块130包括导出模块131，导出模块131用于在GDS导出环境下批量导出版图单元的GDS文件以及在网表导出环境下批量导出电路单元的电路网表。这里，GDS导出环境和网表导出环境均由环境配置模块120基于版图单元的类型和/或参数进行设置。这里，GDS文件为图形数据系统(Graphic Data System，GDS)格式的文件。
在另一些实施例中，导出模块131可以包括版图导出模块1311和网表导出模块1312；版图导出模块1311用于在GDS导出环境下批量导出版图单元的GDS文件，网表导出模块1312用于在网表导出环境下批量导出电路单元的电路网表。
这里，版图单元的GDS文件表示设计的集成电路版图，该集成电路版图中包含了设计的集成电路的各个器件或硬件单元的物理信息，该物理信息可以为各器件或硬件单元在芯片上的形状、面积和位置信息；电路单元对应的电路网表表示的是描述电路元件之间的逻辑信息即电路元件互相之间的连接关系的文本文件，其中包含有设计的集成电路的各个器件单元之间的连接线路信息。
在一些实施例中，信息模块110一次可以获取多个版图单元，换言之，信息模块110可批量获取版图单元，而后环境配置模块120对多个版图单元逐一设置对应的版图寄生参数提取环境，批量处理模块130则在环境配置模块120设置的版图寄生参数提取环境下同时批量提取多个所述版图单元的寄生参数网表。
在另一些实施例中，信息模块110一次可以获取多个版图单元，换言之，信息模块110可批量获取版图单元。而后环境配置模块120对多个版图单元逐一设置对应的版图寄生参数提取环境，批量处理模块130则在环境配置模块120设置的版图寄生参数提取环境下逐一提取对应的版图单元的寄生参数网表。
在一些实施例中，环境配置单元120还用于设置验证环境，批量处理模块130还包括验证模块132，验证模块132用于在验证环境下，基于所述GDS文件和所述电路网表进行版图对比电路验证(Layout versus schematic，LVS)。
这里，版图对比电路验证的主要作用是验证集成电路版图与电路原理图也就是电路网表的电路结构是否一致，将获取到的GDS文件和电路网表输入该验证模块132中，该验证模块132会对GDS文件和电路网表的电路结构一致性进行验证并且在这个过程中验证模块132会将GDS文件中的物理信息和电路网表中的逻辑信息一一建立对应关系，在验证完毕之后验证模块132会将验证结果和具有物理信息和逻辑信息一一对应关系的数据文件进行输出。这里，版图对比电路验证结果(LVS结果)包括验证结果和数据文件。
本申请实施例中的验证结果包括验证通过和验证失败；验证通过表示LVS验证中GDS文件和电路网表的电路结构无误，验证失败表示LVS验证GDS文件和电路网表的电路结构有误。在这里需要说明的是，本申请实施例中验证模块132输出的数据文件是在验证通过的情况下获取的数据文件，数据文件包括有每一器件单元的物理信息和其对应的连接线路信息。
在本申请实施例中，批量处理模块130包括寄生参数提取模块133，寄生参数提取模块133用于在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
需要说明的是，本申请实施例的寄生参数提取模块133基于验证模块132输出的验证结果和数据文件，仅提取LVS验证GDS文件和网表的电路结构无误的版图单元的寄生参数网表。
在制造集成电路的设计流程中，集成电路的物理设计可以描述特定的几何元件，通常称为“版图”设计。几何元件定义了将在各种材料中创建以制造集成电路的形状。通常，将选择代表电路器件组件的几何元件组，例如触点、栅极等，并将它们放置在设计区域中。这些几何元件组可以是定制设计的、从先前创建的设计库中选择的，或者两者的某种组合。一旦放置了代表电路设备组件的几何元件组，然后根据预定路线将代表连接线的几何元件放置在这些几何元件之间。这些连接线路将形成用于互连电子设备的布线。通常，将对集成电路的最终版图设计进行大量分析。例如，可以分析版图设计以确认它准确地表示了集成电路的逻辑设计中所描述的电路器件及其关系。还可以分析版图设计以确认其符合各种设计要求，例如几何元件之间的最小间距。更进一步地，版图设计可以被修改以包括使用冗余几何元件或向各种几何元件添加校正特征，以抵消制造过程中的限制等。在物理设计分析期间，可以分析版图设计以确定版图设计中的网络的寄生参数值，例如寄生电容、寄生电阻、寄生电感等，其可用于确定版图设计是否包括电压降、信号延迟或信号噪声。
这里，根据验证模块132输出的数据文件进行寄生参数提取，然后得到设计的集成电路对应的寄生参数网表，该寄生参数网表中包含有多个寄生参数信息，其中，该多个寄生参数信息可包括每一器件单元对应的寄生参数信息和/或每一连接线路(导线)的寄生参数信息，每一器件单元或导线对应的寄生参数信息可为一个或多个，寄生参数信息中包含有寄生参数的属性(例如寄生电阻、寄生电容或寄生电感)，还包含有寄生参数值，例如(寄生电阻值、寄生电容值和寄生电感值)，其中，在寄生参数网表中，每一器件单元或线路与其对应的寄生参数的属性和寄生参数值是关联的。这里，寄生参数可以为标准寄生文件(Standard Parasitic File，SPF)格式的寄生参数。
在一些实施例中，环境配置模块120与至少一个电子设计自动化(ElectronicDesign Automation，EDA)软件连通，所述环境配置模块120通过调用所述EDA软件的接口进行GDS导出环境、网表导出环境、验证环境和版图寄生参数提取环境的自动配置。
在一些实施例中，环境配置模块120与多个类型不同的所述EDA软件连通，所述环境配置模块120通过调用不同所述EDA软件的接口自动配置不同类型的GDS导出环境、网表导出环境、验证环境和版图寄生参数提取环境。
这里，电子设计自动化意指使用计算机来设计及仿真集成电路上的电子电路的性能，EDA可用于处理苛求复杂的半导体集成电路设计工作。在集成电路设计中，可以通过EDA检测出电路各部件之间的连接关系，从而测试验证该集成电路是否正确地工作。
本申请实施例中的环境配置模块可以基于版图单元的类型和/或参数对寄生参数提取过程中的环境(包括GDS导出环境、网表导出环境、验证环境和版图寄生参数提取环境)进行自动配置，而无需用户手动配置。
在一些实施例中，电路分析装置还包括：结果输出模块140，用于根据LVS结果和所述寄生参数网表生成对应所述版图单元的报表。该报表提取所有版图单元的批量处理结果，包括验证失败的错误类型、数目以及寄生参数网表等，并以可视化的方式呈现给用户。
参照图2，经过本申请实施例提供的电路分析装置对多个版图单元进行批量处理后，版图单元A、C、D的LVS验证通过，而版图单元B的LVS验证失败，提取LVS验证通过的版图单元A、C、D的寄生参数，以得到版图单元A、C、D的寄生参数网表。最终根据LVS结果和寄生参数网表生成对应所述版图单元的报表。需要说明的是，对于验证失败的版图单元，则需要版图工程师对版图单元进行修正。
在一些实施例中，电路分析装置还包括：仿真模块150，用于根据所述寄生参数网表进行后仿真。
这里，后仿真指的是将寄生参数网表中的寄生参数，例如寄生电阻、寄生电容或寄生电感反标到所提取的电路网表中进行仿真，对集成电路进行分析，确保集成电路符合设计要求。
在一些实施例中，信息模块110具有图形化交互界面(Graphical UserInterface，GUI)，以用于获取所述版图单元。本申请实施例中用户通过图形化交互界面输入指定信息后，电路分析装置即可快速批量地对指定信息中包括的多个版图单元进行批量的寄生参数提取，并得到寄生参数网表，再根据所述寄生参数网表进行批量后仿真。
本申请的方案能够提供环境配置模块以基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，进而批量提取多个所述版图单元的寄生网表。如此，无需用户手动进行复杂的环境设置，也可以在自动设置的环境下批量提取多个所述版图单元的寄生网表。这样就能够大大减少寄生参数提取的时间，从而缩短电路后仿真所需要的时间。
本申请的示例方案或技术可以应用至存储器的集成电路版图，这里的存储器可以是易失性存储器，例如，动态随机存取存储器DRAM，存储器也可以是非易失性存储器，例如，只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁电阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)等。
基于上述电路分析装置，本申请实施例还提供一种电路分析方法，图3是本申请实施例提供的一种电路分析方法的实现流程示意图，如图3所示，电路分析方法包括如下步骤：
步骤310：获取多个版图单元；
步骤320：基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；
步骤330：在版图寄生参数提取环境下批量提取多个版图单元的寄生参数网表。
在一些实施例中，基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用EDA软件的接口进行版图寄生参数提取环境的自动配置。
在一些实施例中，基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用不同EDA软件的接口自动配置不同类型的版图寄生参数提取环境。
在一些实施例中，在在版图寄生参数提取环境下批量提取多个版图单元的寄生参数网表之前，电路分析方法还包括：
设置GDS导出环境，在GDS导出环境下批量导出版图单元的GDS文件。
在一些实施例中，基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：设置网表导出环境；
获取多个版图单元，包括：获取所述版图单元对应的电路单元；
所述方法还包括：在网表导出环境下批量导出电路单元的电路网表。
在一些实施例中，基于版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：设置验证环境；
电路分析方法还包括：在验证环境下，基于GDS文件和电路网表进行版图对比电路验证。
在一些实施例中，电路分析方法还包括：根据版图对比电路验证的验证结果和寄生参数网表生成对应版图单元的报表。
在一些实施例中，电路分析方法还包括：仿真模块，用于根据寄生参数网表进行后仿真。
关于上述实施例中的电路分析方法，其中各个步骤中执行操作的具体步骤已经在有关该电路分析装置的实施例中进行了详细描述，此处不再详细阐述说明。
图4是本申请一具体示例提供的一种寄生参数提取方法的实现流程示意图，如图4所示，所述方法包括如下步骤：
步骤410：从图形化交互界面中获取用户输入的指定信息；
本申请实施例中，指定信息包括版图单元列表、版图库和电路库等。版图单元列表中包括多个版图单元的信息。从图形化交互界面中获取版图单元列表后，基于该版图单元列表中的各个版图单元的信息(例如标识ID)从版图库中获取对应的版图单元，并从电路库中获取多个版图单元对应的多个电路单元。
步骤420：设置GDS导出环境，在GDS导出环境下批量导出版图单元的GDS文件；
本申请实施例中，可以对版图单元列表中的多个版图单元进行逐一处理，也可以对版图单元列表中的多个版图单元进行分批处理，还可以版图单元列表中的多个版图单元进行同时批量处理。
这里，版图单元的GDS文件表示设计的集成电路版图，该集成电路版图中包含了设计的集成电路的各个器件或硬件单元的物理信息，该物理信息可以为各器件或硬件单元在芯片上的形状、面积和位置信息。
步骤430：设置网表导出环境，在网表导出环境下批量导出电路单元的电路网表；
步骤440：判断是否成功导出GDS文件和电路网表；
这里，电路单元对应的电路网表表示的是描述电路元件之间的逻辑信息即电路元件互相之间的连接关系的文本文件，其中包含有设计的集成电路的各个器件单元之间的连接线路信息。
本申请实施例中，若判断结果为成功导出GDS文件和电路网表，则执行步骤450；若判断结果为未成功导出GDS文件和电路网表，则执行步骤480。
步骤450：设置验证环境，在验证环境下基于GDS文件和电路网表进行LVS验证；
步骤460：判断LVS验证是否通过；
这里，LVS验证的主要作用是验证集成电路版图与电路原理图也就是电路网表的电路结构是否一致，对获取到的GDS文件和电路网表的电路结构一致性进行验证，并且在这个过程中将GDS文件中的物理信息和电路网表中的逻辑信息一一建立对应关系，在验证完毕之后验将验证结果和具有物理信息和逻辑信息一一对应关系的数据文件进行输出。这里，版图对比电路验证结果(LVS结果)包括验证结果和数据文件。
本申请实施例中的验证结果包括验证通过和验证失败；验证通过表示LVS验证中GDS文件和电路网表的电路结构无误，验证失败表示LVS验证GDS文件和电路网表的电路结构有误。
本申请实施例中，若判断结果为LVS验证通过，则执行步骤470；若判断结果为LVS验证未通过，则执行步骤480。
步骤470：设置版图寄生参数提取环境，在版图寄生参数提取环境下提取版图单元的寄生参数网表；这里，对版图单元进行寄生参数提取，然后得到设计的集成电路对应的寄生参数网表，该寄生参数网表中包含有多个寄生参数信息，其中，该多个寄生参数信息可包括每一器件单元对应的寄生参数信息和/或每一连接线路(导线)的寄生参数信息，每一器件单元或导线对应的寄生参数信息可为一个或多个，寄生参数信息中包含有寄生参数的属性(例如寄生电阻或寄生电容)，还包含有寄生参数值，例如(寄生电阻值和寄生电容值)，其中，在寄生参数网表中，每一器件单元或线路与其对应的寄生参数的属性和寄生参数值是关联的。
步骤480：判断版图单元列表中的版图单元是否全部处理完毕；
本申请实施例中，若判断结果为版图单元列表中的版图单元全部处理完毕，则执行步骤490；若判断结果为版图单元列表中的版图单元未全部处理完毕，则执行步骤420，继续对版图单元列表中未处理的版图单元进行处理。
步骤490：根据LVS结果和寄生参数网表生成对应版图单元的报表。
本申请实施例中，该报表提取所有版图单元的批量处理结果，包括验证失败的错误类型、数目以及寄生参数网表等，并以可视化的方式呈现给用户。
关于上述实施例中的寄生参数提取方法，其中各个步骤中执行操作的具体步骤已经在有关该电路分析装置的实施例中进行了详细描述，此处不再详细阐述说明。
本申请实施例中的提供的寄生参数提取方法可以批量提取多个版图单元的寄生参数，且还可以基于版图单元的类型和/或参数在各个流程中(GDS导出、网表导出、LVS验证和版图寄生参数提取)逐一设置对应的环境，而无需用户手动设置。
上述电路分析装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
为了更好的理解本申请实施例，参照图5，图5是本申请实施例提供的一种电子设备的硬件结构示意图。如图5所示，本申请实施例的电子设备包括存储器，用于存储计算机程序；处理器，用于执行所述存储器中的计算机程序，以实现上述实施例中描述的电路分析方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例不再赘述。
可选地，存储器既可以是独立的，也可以跟处理器集成在一起。当存储器独立设置时，该设备还包括总线，用于连接所述存储器和处理器。
基于上述实施例中所描述的内容，本申请实施例中还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，以实现如上述实施例中描述的电路分析方法中的各个步骤，具体可以参见前述电路分析方法实施例中的相关描述，本实施例不再赘述。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (19)
1.一种电路分析装置，其特征在于，包括：
信息模块，用于获取多个版图单元；
环境配置模块，用于基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；
批量处理模块，用于在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
2.根据权利要求1所述的装置，其特征在于，所述环境配置模块与至少一个EDA软件连通，所述环境配置模块通过调用所述EDA软件的接口进行所述版图寄生参数提取环境的自动配置。
3.根据权利要求2所述的装置，其特征在于，所述环境配置模块与多个类型不同的所述EDA软件连通，所述环境配置模块通过调用不同所述EDA软件的接口自动配置不同类型的所述版图寄生参数提取环境。
4.根据权利要求1所述的装置，其特征在于，所述环境配置模块还用于设置GDS导出环境，所述批量处理模块包括导出模块，所述导出模块用于在所述GDS导出环境下批量导出所述版图单元的GDS文件。
5.根据权利要求4所述的装置，其特征在于，所述信息模块还用于获取所述版图单元对应的电路单元，所述环境配置模块还用于设置网表导出环境，所述导出模块还用于在所述网表导出环境下批量导出所述电路单元的电路网表。
6.根据权利要求5所述的装置，其特征在于，所述环境配置模块还用于设置验证环境，所述批量处理模块还包括验证模块，所述验证模块用于在所述验证环境下，基于所述GDS文件和所述电路网表进行版图对比电路验证。
7.根据权利要求6所述的装置，其特征在于，所述装置还包括：结果输出模块，用于根据所述版图对比电路验证的验证结果和所述寄生参数网表生成对应所述版图单元的报表。
8.根据权利要求1所述的装置，其特征在于，所述信息模块具有图形化交互界面，用于获取所述版图单元。
9.根据权利要求1所述的装置，其特征在于，还包括：仿真模块，用于根据所述批量处理模块输出的所述寄生参数网表进行后仿真。
10.一种电路分析方法，其特征在于，所述方法包括：
获取多个版图单元；
基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境；
在所述版图寄生参数提取环境下批量提取多个所述版图单元的寄生参数网表。
11.根据权利要求10所述的方法，其特征在于，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用EDA软件的接口进行所述版图寄生参数提取环境的自动配置。
12.根据权利要求11所述的方法，其特征在于，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：通过调用不同EDA软件的接口自动配置不同类型的所述版图寄生参数提取环境。
13.根据权利要求10所述的方法，其特征在于，所述在所述环境下批量提取多个所述版图单元的寄生参数网表之前，所述方法还包括：
设置GDS导出环境，在所述GDS导出环境下批量导出所述版图单元的GDS文件。
14.根据权利要求13所述的方法，其特征在于，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，包括：设置网表导出环境；
所述获取多个版图单元，包括：获取所述版图单元对应的电路单元；
所述方法还包括：在所述网表导出环境下批量导出所述电路单元的电路网表。
15.根据权利要求14所述的方法，其特征在于，所述基于所述版图单元的类型和/或参数逐一设置对应的版图寄生参数提取环境，还包括：
设置验证环境；
所述方法还包括：在所述验证环境下，基于所述GDS文件和所述电路网表进行版图对比电路验证。
16.根据权利要求15所述的方法，其特征在于，所述方法还包括：
根据所述版图对比电路验证的验证结果和所述寄生参数网表生成对应所述版图单元的报表。
17.根据权利要求10所述的方法，其特征在于，所述方法还包括：
根据所述寄生参数网表进行后仿真。
18.一种电子设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述存储器中的计算机程序，以实现权利要求10至17中任一项所述方法的操作步骤。
19.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求10至17中任一项所述方法的操作步骤。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210031057.2A CN116467989A (zh) | 2022-01-12 | 2022-01-12 | 电路分析方法、装置、电子设备和存储介质 |
| PCT/CN2022/073937 WO2023133942A1 (zh) | 2022-01-12 | 2022-01-26 | 电路分析方法、装置、电子设备和存储介质 |
| US17/810,598 US20230222280A1 (en) | 2022-01-12 | 2022-07-02 | Method and apparatus for analyzing circuit, electronic device, and storage medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210031057.2A CN116467989A (zh) | 2022-01-12 | 2022-01-12 | 电路分析方法、装置、电子设备和存储介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116467989A true CN116467989A (zh) | 2023-07-21 |
Family
ID=87177534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210031057.2A Pending CN116467989A (zh) | 2022-01-12 | 2022-01-12 | 电路分析方法、装置、电子设备和存储介质 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116467989A (zh) |
| WO (1) | WO2023133942A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117313635B (zh) * | 2023-10-25 | 2024-05-24 | 上海合芯数字科技有限公司 | 确定芯片设计数据的方法、装置、电子设备及存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9330219B2 (en) * | 2014-03-31 | 2016-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design method |
| CN103995943A (zh) * | 2014-06-09 | 2014-08-20 | 上海华力微电子有限公司 | 电路后仿真方法 |
| CN107679311A (zh) * | 2017-09-26 | 2018-02-09 | 上海华虹宏力半导体制造有限公司 | 存储器ip模块寄生参数的提取方法 |
| CN108830008B (zh) * | 2018-06-28 | 2022-03-08 | 中国科学院微电子研究所 | 一种标准单元库全模型的测试方法及测试系统 |
| CN112765916B (zh) * | 2021-01-22 | 2024-02-20 | 上海华虹宏力半导体制造有限公司 | 集成电路后仿真参数网表的生成方法 |
-
2022
- 2022-01-12 CN CN202210031057.2A patent/CN116467989A/zh active Pending
- 2022-01-26 WO PCT/CN2022/073937 patent/WO2023133942A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023133942A1 (zh) | 2023-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111488717B (zh) | 标准单元时序模型的抽取方法、装置、设备及存储介质 | |
| US11176295B1 (en) | Matched net and device analysis based on parasitics | |
| US8875077B1 (en) | Fault sensitivity analysis-based cell-aware automated test pattern generation flow | |
| JPH05167046A (ja) | ファクトリ・プログラムドデバイスの製造システム及び製造方法 | |
| JPH05143674A (ja) | 回路図形データベースからの自動論理モデル作成方法 | |
| US10268787B2 (en) | Hybrid timing analysis method and associated system and non-transitory computer readable medium | |
| US5426770A (en) | System for automatically determining the logical function of a circuit | |
| US5872717A (en) | Apparatus and method for verifying the timing performance of critical paths within a circuit using a static timing analyzer and a dynamic timing analyzer | |
| US7024345B1 (en) | System and method for testing parameterized logic cores | |
| JP2015026184A (ja) | 故障シミュレーション方法およびその装置 | |
| CN111624475A (zh) | 大规模集成电路的测试方法及系统 | |
| CN107688694B (zh) | 使用多个选通点的单元感知缺陷表征和波形分析 | |
| US20070174801A1 (en) | Programmable via modeling | |
| CN116467989A (zh) | 电路分析方法、装置、电子设备和存储介质 | |
| US7900174B2 (en) | Method and system for characterizing an integrated circuit design | |
| US8868396B1 (en) | Verification and debugging using heterogeneous simulation models | |
| US20200356639A1 (en) | Simulation method for use in functional equivalence check | |
| JPWO2020243355A5 (zh) | ||
| US20040088627A1 (en) | Fault simulator for verifying reliability of test pattern | |
| US20080244484A1 (en) | Circuit design verification system, method and medium | |
| US7024327B1 (en) | Techniques for automatically generating tests for programmable circuits | |
| US20060026479A1 (en) | Verification vector creating method, and electronic circuit verifying method using the former method | |
| US5715170A (en) | Apparatus for forming input data for a logic simulator | |
| US7886251B2 (en) | System and method for building configurable designs with hardware description and verification languages | |
| US7398506B2 (en) | Net list producing device producing a net list with an interconnection parasitic element by hierarchical processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |