JP2011081786A - 集積回路の設計のためのデバイスミスマッチのモデリングおよびシミュレーティング - Google Patents

Abstract

【課題】ユーザは、回路スケマティック中のデバイスに対するレイアウトスタイルであって、デバイス配置およびデバイス相関の特徴を捉えるレイアウトスタイルを特定する。
【解決手段】結果として得られるレイアウトは、コンピュータを用いることでシミュレーションされ得て、１つ以上のパフォーマンス指標がその回路に対して評価され得る。場合によっては、テストチップが、異なるレイアウトスタイルに対応する配置に対するデバイス相関を画定するために用いられても良い。
【選択図】図８

Description

本発明は集積回路に関し、特に集積回路設計におけるデバイスミスマッチの効果に関する。

集積回路の設計において、製造のばらつきは典型的には、全てのダイまたはあるダイ上の全てのデバイスに等しく影響する大域的プロセスパラメータのばらつき、およびあるダイに配置される２つの別個のデバイスが互いに非常に近くに近接していたとしても、ある程度の局在したばらつきを示し続けるミスマッチ（不整合）のばらつきを含む、２つの形態でモデル化される。コンパクト設計の益々の発展と共に、プロセスジオメトリ（幾何）の収縮は、特にアナログ設計に対する特性歩留まり（パラメトリックイールド）のみならず高感度デジタル設計に対する特性歩留まりにも影響を及ぼす、プロセスおよびデバイスパラメータにおける相対的なばらつきの増加をもたらしてきた。結果として、設計者は、統計的解析ツールを用いて回路設計の特性（パラメトリック）のばらつき、特にデバイスミスマッチに関するばらつきに関するパフォーマンス劣化を評価してきた。たとえば、参照によりその全体が本明細書に組み込まれる、（ｄｅｓｉｇｎｅｒｓ−ｇｕｉｄｅ．ｏｒｇからダウンロードされる）Ｄｏｎ Ｏ’Ｒｉｏｒｄａｎによる“Ｔｈｅ Ｒｅｃｏｍｍｅｎｄｅｄ Ｓｐｅｃｔｒｅ（登録商標） Ｍｏｎｔｅ Ｃａｒｌｏ Ｍｏｄｅｌｉｎｇ Ｍｅｔｈｏｌｏｇｙ”、Ｃａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ、バージョン１、２００３年１２月１２日を見よ。

たとえば、回路設計者は典型的には、様々な感度およびモンテカルロ解析を実施し、設計の中のトランジスタのどの特定のペアまたは組が、これらのミスマッチ効果に対して最も敏感であるか、およびこの方法で特定されたトランジスタは、レイアウトの間に特別な配慮を施すと、それらは必要なマッチング（整合）の度合いを示すのかどうか、を画定する。大きな面積に依存した技術を用いてレイアウトされたデバイスは、面積が広いという明らかな犠牲の下に、小さい面積に依存するデバイスより小さいミスマッチを示す傾向にある。一般的な要望はもちろん、面積を最小化し、および受容可能な特性歩留まりを保証するために十分なマッチングの度合いを保持しつつ、出来るだけ小さな（または弱くマッチングした）トランジスタを用いることである。たとえば、参照によりその全体が本明細書に組み込まれる、Ｍ．Ｊ．Ｍ．Ｐｅｌｇｒｏｍ、Ａ．Ｃ．Ｊ．Ｄｕｉｎｍａｉｊｅｒ、およびＡ．Ｐ．Ｇ．Ｗｅｌｂｅｒｓによる“Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｅｒｓ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、１４３３〜１４４０ページ、１９８９年を見よ。

デバイスミスマッチを減らすために、様々なレイアウトマッチング方法が、ミスマッチに敏感なトランジスタに対して開発されてきたし、その方法は、単に非常に近くトランジスタを配置することから、またはそれらを同じ方向性を有することを保証すること、さらにはクロス・クワッド構成にそれらを分離するためにそれらをインターデジテートする（指を組む様に互いに組み合わせる、相互嵌合する）こと、または他のモジュール生成パターンを用いること、さらにはダミーデバイスを用いてこれらのパターンを包囲すること、まで多様である。たとえば、図１は１つのソースノード（１）を共有するが、異なるゲートおよびドレインノード（２、３）を有するデバイスのペアＡ、Ｂを示している。図２は、マッチングの良好なレベルを保証するために、これらのトランジスタをインターデジテートするための２つの代替のレイアウト法２０２、２０４を示し、類似しているが、これらはまた、今日の高い変動性プロセス中でモデル化される必要がある微妙な差を有するだろう。もちろん、最初に（ミスマッチ感度解析またはモンテカルロ解析などの）適切な解析であって、それらのレイアウト法をシミュレーションの計算に入れる解析を実施せずして、いかなる個々のデバイスに対して、どのレイアウト法を選択するのかを正確に知ることは難しい。

しかしながら、様々なトランジスタおよび他のデバイスレイアウト技術がミスマッチのばらつきを減らすために開発されてきたにも関わらず、所与のレイアウト技術を選択するために用いられる方法は、一般には、定量的というよりむしろ定性的であり、回路パフォーマンスについて評価された効果は一般的に、統計的解析ツールが入手可能である場合でさえも、設計者には入手可能ではない。たとえば、従来のシミュレーションツールでは、設計者は、彼自身の相関係数を与える替わりに、マッチングデバイスに対する１つのデフォルトの相関係数、および、ミスマッチデバイスに対する１つのデフォルトの相関係数を用いて、デバイスタイプに対するミスマッチのばらつきをモデリングする選択に限定され勝ちであった。モデリングの正確さの不足から、設計者は、典型的に特性歩留まりの十分な度合いを保証するために過度に特定したマッチング制約をする傾向があるが、それは彼らが回路シミュレータを用いて対応するレイアウト構造を（統計的デバイスパラメータミスマッチの観点から）正確にシミュレーションするためには、良いポジションには居ないからであろう。このような過剰性能は、オーバーエンジニアリング、オーバーレガシーレイアウトサイクル、および実際に必要なものより広いチップ面積に繋がる。

よって、集積回路の設計のためのデバイスミスマッチの改善された解析に対する要望が存在する。

本発明のある実施形態は、ユーザに回路スケマティック中のデバイスのレイアウトスタイルであって、デバイス配置およびデバイス相関の特徴を捉えるレイアウトスタイルを特定することを可能とする。結果として得られるレイアウトは、コンピュータを用いてシミュレーションされ得て、１つ以上のパフォーマンス指標を回路に対して評価することが可能である。場合によっては、テストチップが、異なるレイアウトスタイルに対応する配置に対するデバイス相関を画定するために用いられても良い。

一実施形態は、回路を設計する方法を提供する。レイアウトスタイルは、デバイスに対して特定され、各レイアウトスタイルは、デバイスの配置、およびデバイスをシミュレーションするためのシミュレーションパラメータを含むデバイスモデルの間の相関を特定するための値を含む。スケマティックは回路に対して特定され、スケマティックは、デバイス、デバイス間のつながり（コネクション）、およびデバイスの電気特性を特定する電気的パラメータを含む。レイアウトが、回路配線中の１つ以上のデバイスに対するレイアウトスタイルを選択するために、回路に対してコンピュータを用いて画定され、レイアウトはデバイスのサイズを特定するサイズパラメータを含む。１つ以上のパフォーマンス指標が、特定されたレイアウトスタイルに従って、相関するデバイスモデルの回路パフォーマンスをシミュレーションするために、レイアウトに対してコンピュータを用いて評価される。

追加の実施形態は、上述の方法を実施するための装置に関し、装置は方法に関する命令を実行するためのコンピュータを含む。たとえば、コンピュータは、命令の少なくとも幾つかを実行するための、メモリを有するプロセッサを含み得る。追加としてまたは代替として、コンピュータは、命令の少なくとも幾つかを実行するための回路または他の専用ハードウェアを含み得る。追加の実施形態はまた、上述の方法をコンピュータを用いて実施するためのコンピュータプログラムを記憶する（たとえば、実態的に体現する）コンピュータ読み取り可能な媒体に関する。これらの方法で、本発明は集積回路の設計に対するデバイスミスマッチの解析を改善する。

トランジスタのペアの例を示している。 図１中のトランジスタに対する２つのレイアウト例を示している。 デバイスシミュレーションモデルに対するソフトウェアリストの例を示している。 相関するモデルパラメータに対するソフトウェアリストの例を示している。 相関するモデルパラメータに対するソフトウェアリストの別の例を示している。 図５中の例に関連するＧＵＩ（グラフィカルユーザインターフェイス）メニューの例を示している。 図５中の例に関連するＧＵＩ（グラフィカルユーザインターフェイス）メニューの例を示している。 本発明の実施形態に対する、プロセスエンジニア、設計エンジニア、およびレイアウトエンジニアによる動作を含む、回路を設計する方法を示している。 本発明の実施形態に対する、レイアウトスタイルに対するＰＤＫ（プロセスデザインキット）を生成する方法９０２を示している。 図９に示されている実施形態に対する試験構造の例を示している。 本発明の実施形態に対する、回路設計者にレイアウトスタイル特性を提示する方法を示している。 本発明の実施形態に対する、レイアウトを設計しシミュレーションする方法を示している。 本発明の実施形態に対する、ニーモニックをレイアウトスタイルに関連させるテーブルの例である。 本発明の実施形態に対する、抵抗のペアの例を示している。 図１４中の例に関するレイアウトの例を示している。 図１４中の例に関するレイアウトの例を示している。 図１４中の例に関するレイアウトの例を示している。 図１４中の例に関するレイアウトの例を示している。 本発明の実施形態に対する、直列接続の抵抗のペアの例を示している。 図１９中の例に関するエッチング効果の例を示している。 本発明の実施形態に対する、抵抗のペアの例を示している。 本発明の実施形態に対する、さらなる解析のためのバウンディングボックスを用いて、如何に一つのサーペント抵抗をサブサーペント抵抗に分離し得るか、を示している。 本発明の実施形態に対する、さらなる解析のためのバウンディングボックスを用いて、如何に一つのサーペント抵抗をサブサーペント抵抗に分離し得るか、を示している。 本発明の実施形態に対する、さらなる解析のためのバウンディングボックスを用いて、如何に一つのサーペント抵抗をサブサーペント抵抗に分離し得るか、を示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 図２２中の例に関するバウンディングボックスレイアウトを示している。 本発明の実施形態に対する、異なるレイアウトスタイルに関連する幾何学的特性および制約を含む図１３の拡大版を示している。 本発明の実施形態に対する、拙劣にレイアウトされた差動ペアを示すＭＯＳトランジスタのペアに対するレイアウトの例を示している。 トランジスタは改善されたマッチングのためのコモンセントロイド幾何でレイアウトされている、図３３中の例の変形を示している。 本発明の実施形態に対する、相関するモデルパラメータに対するデータ構造を含むソフトウェアのリストの例を示している。 図３５中の例に関するＧＵＩメニューを示している。 本発明の実施形態に対する、相関するモデルパラメータに対するデータ構造を含むソフトウェアのリストの別の例を示している。 本発明の実施形態に対する、相関するモデルパラメータに対するデータ構造を含むソフトウェアのリストの別の例を示している。 従来の汎用コンピュータを示している。 従来のインターネットネットワーク構成を示している。

本発明の実施形態は、ミスマッチのばらつきの統計的特徴化を含む様々なデバイスモデルに向けられ得る。たとえば、テストエンジニアがマッチング（整合）するデバイスをモデリングし得て、対応する相関係数値をＩＣ（集積回路）設計エンジニアに提供し得るようなソフトウェアツールが開発されている（ｄｅｓｉｇｎｅｒｓ−ｇｕｉｄｅ．ｏｒｇからダウンロードされる、Ｄｏｎ Ｏ’Ｒｉｏｒｄａｎによる“Ｔｈｅ Ｒｅｃｏｍｍｅｎｄｅｄ Ｓｐｅｃｔｒｅ（登録商標） Ｍｏｎｔｅ Ｃａｒｌｏ Ｍｏｄｅｌｉｎｇ Ｍｅｔｈｏｌｏｇｙ”、Ｃａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ、バージョン１、２００３年１２月１２日）。従来のアプローチに従えば、テストエンジニアは次に２つのタイプの（マッチングしたおよびマッチングしていない）デバイスを含むテストチップを作ることができ、そしてミスマッチに対してこれら両方を特徴付け（たとえば、測定）することができ、その結果は次に、テストチップ上の複数のデバイスサンプルからＡ因子およびＢ因子（またはＡＦＡＣおよびＢＦＡＣとして知られている）のようなペルグロム因子を引き出すために用いられる。（Ｍ．Ｊ．Ｍ．Ｐｅｌｇｒｏｍ、Ａ．Ｃ．Ｊ．Ｄｕｉｎｍａｉｊｅｒ、およびＡ．Ｐ．Ｇ．Ｗｅｌｂｅｒｓによる“Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｅｒｓ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、１４３３〜１４４０ページ、１９８９年）

拡散抵抗に対するインラインサブサーキットＲＰＬＲ（たとえば、幾何学的およびプロセス効果を含む拡散抵抗サブサーキットモデル）のようなモデルは、次に、
のようなステートメントを介して組み込まれるペルグロム方程式を有するＰＤＫ（プロセスデザインキット）中に含まれている、従来の構文（シンタックス）で作成される。

上のステートメントは、抵抗ミスマッチは、ＡＢを有効デバイス面積として、１／Ｓｑｒｔ（ＡＢ）に比例し、ミスマッチの値のばらつきはそれ自体、ＸＲＰＳパラメータを介してスケールされる。図３は、プロセスパラメータ（たとえば、ミスマッチ効果）を定義するプロセスセクション、式（１）で与えられる抵抗式の組み込み、およびプロセス／ミスマッチのばらつきを特定する統計ブロックを含む、拡散抵抗サブサーキットモデル“ＲＰＬＲ”に対する、対応する従来の構造リストを示している。統計ブロックの最終ステートメントは、ミスマッチのばらつきを定義し、ＲＳパラメータは、１の公称値に関して単位標準偏差を有するガウス分布に従って変化するだろうことを示す。所与のデバイスタイプに対して、テスト構造エンジニアは、この方法を用いて、ＥＤＡ（電子設計自動化）に応用するために対応するプロセスデザインキット（ＰＤＫ）に組み込むため、類似のサブサーキットモデルおよび統計ブロックをコード化することができる。一般に、ＰＤＫは、カスタマイズされた設計環境の中でアナログおよび混合信号ＩＣ回路設計を可能とするファイルの組である。ＰＤＫは一般に、様々なファウンドリおよび製造業者に対してプレパッケージ化された形式（フォーマット）で入手可能である。ＰＤＫ中で知られている典型的な詳細は、ＳＰＩＣＥ（集積回路重視のシミュレーションプログラム）モデル、構成要素の記載、特定の設計ルールおよびその値などを含む。

回路設計者（たとえば、ＰＤＫのユーザ）に提示されるインターフェイスは、よって単に、どの特定のデバイスがマッチングするだろうかを選択すること、および適切な相関係数を特定することの一つである。従来の構文では、設計者は、相関係数ｃｃ＝０．７５である図４中に示されているように相関ステートメントを用いる。典型的には、この値は、値をオーバーライドするためのオプションを有するユーザインターフェイスを介して回路設計者に提示され得るが、ユーザはこのようなオーバーライドをサポートする追加の情報を有しない場合がある。典型的には、相関係数は、モデル（たとえば、図３中のＲＳＨＳＰ、ＳＰＤＷ、およびＸＲＳＰ）中の全ての統計的に変化するシミュレーションパラメータに適用され得る。場合によっては、しかしながら、相関係数ｃｃ＝０．２が、２つのトランジスタデバイス（ｍ１、ｍ２）の２つのパラメータ（ｘｉｓｎ、ｘｉｓｐ）に対して定義される図５中に示されているように、相関係数は特定のモデルパラメータに適用可能であっても良い。図６および７は、如何にこの最後の例が設計者に提示されるのか、を示しており、図６は電気的パラメータの相関に対するメニュー選択を示しており、図７は、２つのパラメータ（ｘｉｓｎ、ｘｉｓｐ）に対する相関係数（ｃｃ＝０．２）を示している。

上の方法はかなり柔軟であり、その方法では、いかなる所与の選択されたデバイスに対する相関係数および個々のパラメータの制御が可能である。しかしながら、上で述べたように、デバイスは完全にミスマッチであるか、または完全にマッチングしているか、になりがちであり、特殊化された相関係数を要求するごく少数のデバイスの変種しか存在しないという事情で開発されたこのアプローチは、小さめのデバイスジオメトリ（幾何）およびもっと厳格なパフォーマンスの要求がある事情の下では、それほど好ましいものではない。これらの要求は、設計者に対して追加のオプション、および設計プロセスでの（たとえば、相関係数を介した）それらのオプションの正確な定量化の必要性に結び付く。

図８は、本発明の実施形態に従う、プロセスエンジニア、設計エンジニア、およびレイアウトエンジニアによる操作を含む回路を設計する方法８０２を示す。方法８０２の開始８０４では、プロセスエンジニアは、レイアウトスタイル特性（たとえば、相関係数、幾何学的制約、ニーモニック、アイコン）を含む少なくとも一つのプロセスデザインキット（ＰＤＫ）を生成する８０６。次に、スケマティック設計ソフトウェアがＰＤＫ（または複数のＰＤＫ）を読むために用いられ８０８、対応するレイアウトスタイル特性を設計エンジニアに提示する８１０。

設計エンジニア（または回路設計者）は、対応するＰＤＫから取り出された所与の特性８１２に基づいて、レイアウトスタイルを選択することによって設計図を生成する（設計をする）。次に、レイアウトスタイルに対して対応するＰＤＫから取り出された相関係数を用いて設計図をシミュレーションするために、シミュレーションソフトウェアが用いられる８１４。そして、設計エンジニアは（注釈が付けられ選択されたレイアウトスタイルを有する）スケマティックをレイアウトエンジニアに渡す８１６。

レイアウトエンジニアは、注釈が付けられたスケマティックに対応する詳細レイアウト設計を行い８１８、結果として得られる最終レイアウトは、製造されテスト（検査）される８２０。一般に、レイアウトエンジニアは、論理回路設計（回路設計者によって生成された図面）を物理的に製造可能な表現に写像（マップ）するレイアウト情報を生成することに苦しめられる。レイアウトエンジニアは、スケマティックを用いて回路設計者によって特定されるような、高感度デバイスに対する適切なレイアウトスタイルを用いて、レイアウトを生成する。別の言葉では、レイアウトエンジニアは、回路設計者によってシミュレーションされたものと同じレイアウトスタイルを用いてデバイスを実装する。このあと、最終レイアウトは、製造されテストされる。典型的な場合では、この全プロセス８０２は、最終的に正しく良い利得（イールド）で動作するまで、テスト結果に従って、要求されたように調整された設計を用いて繰り替えしループ中で実施される。高感度デバイスに実装するために用いられる実際のレイアウトスタイル８１２に対応する正しい分散減少（たとえば、相関係数）を用いて、高感度デバイスを統計的にシミュレーションする８１４ことによって、回路設計プロセスをより正確にすることにより、高い利得および高い機能性のある設計図を作る（設計をする）ために必要な全繰り返し数は、望ましくは減少する。

図９は、レイアウトスタイルに対してＰＤＫを生成する方法９０２としてプロセスエンジニアの動作８０６のさらなる詳細を示している。方法９０２の開始９０４において、テストチップが設計される９０６。テストチップが製造された９０８後、ミスマッチパラメータおよび相関係数が取り出され得て９１０、次にＰＤＫ９１４に発行され９１２、プロセスを終了する９１６。

所与のレイアウトスタイルに対して、プロセスエンジニアは、デバイスパラメータ、デバイスミスマッチパラメータを測定し取り出すプロセスに用いられる特別なテストチップを生成する。一旦、テストチップが所与のプロセスで製造されると、テストチップは、プロセスエンジニアによる（他のものの中でも）デバイスミスマッチによって特徴づけされ、結果は、他のデータと共に、次に回路設計エンジニアに供給されるデータベースであるプロセスデザインキット（ＰＤＫ）の中にキャプチャ（保存）される。ＰＤＫは（他のものの中でも）、所与の製造プロセスでデバイスをシミュレーションするために用いられる統計モデルを含む。

図１０は、ドレインＡ、ドレインＢ、ゲートおよびソースを示す高電圧トランジスタＡおよびＢに対するテスト構造（たとえば、テストチップの一部）の例を示している。クロス・クワッドレイアウトスタイル１００４が、対応するグラフィカルアイコン１００６と一緒に示されている。従来の設計プロセスでは、プロセスエンジニアは、単一のマッチング技術またはレイアウトスタイル（たとえば、示されているクロス・クワッドスタイル１００４）を用いて、幾つかの異なるデバイスの大きさ（たとえば、９つの異なるデバイスサイズ）を有する多くの（たとえば、２００個の）デバイスペア（たとえば、示されているテスト構造１００２）を含むテストチップを生成する。

一旦、テストチップが製造されると、電圧が印加され、電流が専用の装置を用いて測定される測定が、そのデバイスについて実施される。これらの電流電圧測定から、デバイスマッチングパラメータが取り出される。多く（たとえば、２００）のデバイスペアにわたる測定を見ることによって、そのような各パラメータに対する平均値が測定され得る。個々のデバイスペア各々に対して、取り出されたパラメータは、全てのペアにわたって計算された平均値とは若干異なるだろうし、これらの差の標準偏差が計算され得る。最終的に、標準偏差は、異なるデバイスの大きさ（たとえば、上述の９つの異なるデバイスサイズ）を用いて、ジオメトリに対して適合される（フィットされる）。

これらの実験および取り出しを実行する技術は、プロセスエンジニアリング／テストチップ設計の当業者には知られており、次のように要約される：（１）様々なデバイスの大きさを利用する、良好にマッチングするデバイスの多くのサンプルを用いてテストチップを生成する；（２）ミスマッチパラメータの取り出しを実施する；（３）幾何学的スケーリングを適用する；（４）ＰＤＫ中のシミュレーションモデルに結果を符号化する。たとえば、共に参照によりその全体が本明細書に組み込まれる、Ｍ．Ｊ．Ｍ．Ｐｅｌｇｒｏｍ、Ａ．Ｃ．Ｊ．Ｄｕｉｎｍａｉｊｅｒ、およびＡ．Ｐ．Ｇ．Ｗｅｌｂｅｒｓによる“Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｅｒｓ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、１４３３〜１４４０ページ、１９８９年、ならびにＷ．Ｐｏｓｃｈ、Ｈ．Ｅｎｉｃｈｌｍａｉｒ、Ｅ．Ｓｃｈｉｒｇｉ、およびＧ．Ｒａｐｐｉｔｓｃｈによる“Ｓｔａｔｉｓｔｉｃａｌ Ｍｏｄｅｌｌｉｎｇ ｏｆ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｍｉｓｍａｔｃｈ ｆｏｒ Ｈｉｇｈ−ｖｏｌａｔｇｅ ＣＭＯＳ Ｐｒｏｃｅｓｓ”、Ｑｕａｌ．Ｒｅｌｉａｂ．Ｅｎｇｎｇ．Ｉｎｔ．２００５年、第２１巻、４７７〜４８９ページを見よ。

これらのステップは、（たとえば、下の図１３中のような）様々なレイアウトスタイルに対して、繰り返され得る。対照的に、従来の設計方法は典型的には、良好なマッチングを与えることが知られている一つのレイアウトスタイルに対するテストチップに焦点を合わせてきた。マッチングレイアウトスタイルが、弱いマッチングから最強のマッチングに進化していくにつれ、測定されたミスマッチパラメータの分散の減少が見られるであろう。測定された分散の減少は、式
を用いて、相関係数に写像され得る。ここで、ｃｃ２は、完全にミスマッチのデバイスに対して測定された分散σ_Ａから、ある所与のレイアウトスタイルに対する減少され測定された分散σ_Ｒへの分散減少に対応する相関係数である。すなわち、相関係数ｃｃ２は、比、
によって与えられる分散減少に対応する。

幾何学的スケーリングと結果のＰＤＫ中のシミュレーションモデルへの符号化を実施する際、異なるレイアウトスタイルにわたる分散の観測された減少に従って、異なる相関係数が計算される。結果として得られる分散減少／相関係数は上の式を用いて計算され、図９のプロセスエンジニアのフローチャート（流れ図）によって反映されるように、デバイスモデルまたは他の統計的パラメータと共に、プロセスデザインキット中に置かれる。

式（２）〜（３）を参照しながら上で述べたスケーリングアプローチは、回路設計に対する多くの動作的設定に適していたが、特定のレイアウトスタイルに関する相関係数の定量化のより高い正確さは、特にこれらのレイアウトスタイルに向けられたテストチップから特性データを取り出すことによって一般的には達成され得る。

好適には、（たとえば、下の図１３中に示されているような）異なるレイアウトスタイルによる測定された分散の減少は、そのレイアウトスタイルに対するテストチップ結果に基づくパルレイアウトスタイルを基に、ＰＤＫの中にキャプチャ（保存）される。好適な実施形態では、このことは、ＰＤＫ中でデバイスパラメータに対する対応する相関係数の生成および記憶（ストレージ）を介して行われ、特定のデバイスに対する正しいレイアウトスタイルに対する相関係数は、よって、下でより詳細に議論するように設計エンジニアには入手可能である。

図１１は、レイアウトスタイル特性を設計エンジニア（または回路設計者）に対して提示する方法１１０２としての、レイアウトスタイル動作８１０のさらなる詳細を示している。方法１１０２の開始１１０４において、スケマティック環境が初期化される１１０６。次に、ＰＤＫファイル１１０８が読まれ１１１０、入手可能なレイアウトスタイルのリストが画定される１１１２。制約エディタプルダウンメニューに対するソフトウェアは、次にレイアウトスタイル特性１１１４がポピュレートされ、設計ソフトウェアは次に、スケマティックのエンティティおよび設計エンジニア１１１６に対する提示の準備を完了する１１１６。

一旦、ＰＤＫ１１０８が入手可能になると、それは回路設計者および次のフェーズでの回路設計ソフトウェア（スケマチックキャプチャ＋シミュレーションツール）によって用いられる。ここで、スケマチックキャプチャツールは、ＰＤＫを読み、プロセス統計量およびデバイスモデルを含むセクションを特定する。所与のレイアウトスタイルに対する特性情報（たとえば、ニーモニック）はＰＤＫから取り出され、回路設計ソフトウェア中の特別メニューを用いて回路設計者が入手可能となる。これを行うことによって、回路設計者は、何のレイアウトスタイルが入手可能であるか（および、何のレイアウトスタイルがシミュレータ、それもまた同じＰＤＫを読む、に知らされるか）を知る。

図１２は、レイアウトを設計し、シミュレーションする方法１２０２としての設計およびシミュレーション動作８１２、８１４のさらなる詳細を示している。方法１２０２の開始１２０４では、回路図が生成される（たとえば、入力として特定される）１２０６。デバイスの大きさが選ばれる１２０８。次に、１つ以上のデバイス（たとえば、公知の高感度デバイス）が感度解析のために選ばれる１２１０。レイアウトスタイルが、解析されているデバイスに対して選ばれ１２１２、ＰＤＫファイル１２１６から値が取り出されることによって、シミュレーションされる（たとえば、モンテカルロシミュレーション）１２１４。もし、結果が（たとえば、パフォーマンス要求に関して）適切ではなければ１２１８、次に代替のレイアウトスタイルが選ばれ得て１２１２、シミュレーションされ１２１４、および評価される１２１８。追加のデバイスは、レイアウトスタイルへの感度が解析され得て１２２０、結局、結果（たとえば、最終的なスケマティック１２２４）がレイアウトエンジニア１２２２に渡され、プロセスは終了する１２２６。

回路設計者が回路を設計すると、回路設計者は異なるデバイスタイプおよびサイズを選び、それらを一緒に、所望の回路機能を達成するために、様々な所望のトポロジーで配線する。基本的な機能性が適所にあるとすれば、設計者は次に、デバイスが理想的にはマッチングしていない、非理想的なプロセスで製造されたとしても、設計は正しく機能するだろうことを確認する必要がある。それを行うプロセスでは、設計者は統計的シミュレーションを行い、どの特定のデバイスをマッチングさせ、特別のレイアウト配慮を与える必要があるのかを特定する。従来の設計方法では、設計者は、回路シミュレータに、マッチングデバイスに対する分散を、それらマッチングデバイスがマッチングしているという事実を反映する適切な量だけ減少することを指示するために、マッチングデバイスに対する数値的相関係数を選択することが期待されていた（たとえば、図６、７）。しかしながら、この詳細な数値的情報は、一般的には、典型的な回路設計者には知らされない。本実施形態の態様に従うと、相関情報は今や、プロセスエンジニアによって製造されたＰＤＫ内のニーモニック結合テーブル（または他のレイアウトスタイル特性）中にキャプチャされている。

図１３はテーブルを示しているが、テーブルは、既に設計エンジニアはメニュー中でアクセス可能であり得るニーモニックの例を、対応するレイアウトスタイルのより特定の定量的詳細に関連付ける。マッチングの度合いに示唆的に示すこれらのニーモニックは、“マッチングしない（Ｕｎｍａｔｃｈｅｄ）”、”弱くマッチングした（Ｗｅａｋｌｙ ｍａｔｃｈｅｄ）”、“単純にマッチングした（Ｓｉｍｐｌｙ ｍａｔｃｈｅｄ）”、“中間的にマッチングした（ｍｏｄｅｒａｔｅｌｙ ｍａｔｃｈｅｄ）”、“良好にマッチングした（Ｗｅｌｌ ｍａｔｃｈｅｄ）”、“とても良好なマッチング（Ｖｅｒｙ Ｗｅｌｌ ｍａｔｃｈｅｄ）”、および“非常に良好にマッチングした（Ｅｘｔｒｅｍｅｌｙ Ｗｅｌｌ ｍａｔｃｈｅｄ）”を含む。これらのレイアウトスタイルの追加の態様は、下でさらに詳細に議論されるであろう。

図１３に示されているように、回路設計者は、テストチップ上に表現され、今やＰＤＫ内に統計的に表現されている様々なレイアウトスタイルから回路設計者に選択を求める、一連のデバイス専用のメニューを閲覧する。選択されたデバイスに対して、回路設計者は今や単純にレイアウトスタイルを選ぶことができるが、レイアウトスタイルは、どのデバイスがそのように特徴化されているかを明確にするために、可能ならば、対応するバインディングボックスと共に、たとえば、ニーモニックまたはアイコン特徴化によって、回路設計のユーザインターフェイス表現で示され得る。設計者は次に、シミュレーションを走らせることができ、シミュレーションの間、回路シミュレーターツールはまた同一のＰＤＫを見に行き、そして、ニーモニック情報（または均等物）を、次にはシミュレーション（たとえば、従来の乱数生成器を用いるモンテカルロシミュレーション）の間、正しく相関する乱数を内部的に生成するために用いられる詳細な相関係数に写像する。結果として、所与のレイアウトスタイルに対する測定された分散減少は、シミュレーションの間に適用され、回路設計者は、回路の振る舞いでの選んだレイアウトスタイルの効果を観測することが可能であり、それに応じて設計（および／またはレイアウトスタイル）を変更する。

図１３中に示されているようなレイアウトスタイルに対するさらなる特性の詳細は、典型的には、電気的性質（たとえば、抵抗）および幾何学的性質（たとえば、サイズ、方向）を含む、デバイスの特徴的な性質に依存する。たとえば、図１４は、スケマティック中の設計エンジニアによって配置された抵抗コンポーネントＡ、Ｂのペア（対）を示している。これらの抵抗がレイアウトエンジニアによって描かれているとき、集積回路レイアウト上のそれらに対する最も単純な表現は、（拡散を表すもののような）特定の層の上の長方形のペアとしてのものである。抵抗の抵抗値はそのアスペクト比（Ｌ／Ｗ）に直接的に比例し、よって２つの抵抗を抵抗値でマッチングさせるために理論的に要求されるのは、異なる大きさであるが、同じアスペクト比を有する２つの抵抗を示している図１５中に描かれているような、同一の層上に同一のアスペクト比を有する長方形のあらゆるペアである。

図１５の２つの抵抗は異なる面積を有する（一方は明らかに他のものより大きい）が、それらは共に同じアスペクト比（Ｌ／Ｗ）を有している。しかしながら、集積回路製造プロセスは、完全には制御されず、それゆえに、製造されたとき、これらの抵抗のいずれもが若干規格から外れたＬ（長さ）またはＷ（幅）を持ち得る。長さ１０００単位で描かれた抵抗は実際には、９９７単位の長さで製造されるかも知れず、幅３０単位で描かれた抵抗は実施には、３２単位の幅で製造されるかも知れない。結果として、現実に２つの抵抗を密接にマッチングさせるためには、図１６に示されているように、同一の面積を有する２つの抵抗が通常は描かれる。製造プロセスにおけるエッチング効果はしばしば、方向性を有する傾向があり、よってＸ方向の分散（ばらつき）がＹ方向の分散と異なる。このことを考慮するために、図１７に示されているように、２つの抵抗を同じ方向に向けてレイアウトするのがより一般的であろう。さらに、改善されたマッチングは典型的には、デバイスの性質が製造ダイ上の絶対Ｘ／Ｙ位置の関数として大凡線形に変化する傾向である、プロセッシングでのグレーディング効果を最小化するために、デバイスをお互いに出来るだけ接近して配置することによって達成される。つまり、デバイスを接近させればさせるほど、それらの間のデルタＸまたはデルタＹは小さくなり、デバイスの性質はより強くマッチングするであろう。

加えて、業界の常識は、それらを一つの長方形として描くよりむしろ抵抗をサーペタインする（くねくね（ジグザグに、蛇状に）曲げる）。図１９は、２つの抵抗に対するサーペタインされた抵抗レイアウトを示している。蛇状抵抗の個々のセグメントが、元々の単純な長方形形状のように、同一の長さ（Ｌ）および幅（Ｗ）に繋げられる限り、抵抗は等価であろう。まとめると、（図１４の図からの）抵抗Ａ、Ｂのペアに対する典型的なレイアウトは、図１９中に示されているようなものであり得る。しかしながら、現代のＩＣ製造プロセスが益々小さい幾何形状に移行するにつれ、これらのプロセスへ制御の量も小さくなりつつある。図２０の破線で示される所望の抵抗サーペタインレイアウトは実際には、予期されたセグメントより狭く製造され得る。図２０では、最初および最後の垂直セグメントは、実際にエッチングされた結果２００６と比べた理想的な場合の形状の境界を示す破線２００２、２００４によって示されるようにオーバーエッチされている。プロセスが小さくなるにつれ、このようなエッジ効果は大きくなる傾向にある。

図１９の単純なサーペタインレイアウトによって示されるトランジスタのペアであって、各抵抗は図２０によって示されるように垂直エッジ効果の影響を受け、恐らく追加として、同様の方法で水平エッジ効果の影響を受けるトランジスタのペアを考えよう。これは、製造ダイ上のデバイス配置Ｘ、Ｙの関数として変化する他のグレーディングの影響に加えてのことである。抵抗の非常に良好なマッチングに達するために、様々なより複雑なレイアウト技術が発展してきたし、徐々に一般的なものになっている。

（同じ方向を維持しながら、お互いを出来るだけ接近させてサーペタインされた抵抗を配置することとは別の）第一のそのような技術は、インターデジテートレイアウトスタイルを採用することである。このことをするために、個々のデバイスは、まず小さめのサブデバイスに分割される。たとえば、図１４中の概略の抵抗Ａ、Ｂのペアは、図２１に示されているように、直列に接続された抵抗Ａ１〜Ａ４、Ｂ１〜Ｂ４によって等価に表現され得る。

これがレイアウトに対して何を意味するのか、という点では、図２２に示されているような長いサーペント（ジグザグ、くねくね曲がった）抵抗は実際には、Ａ１、Ａ２、Ａ３、Ａ４でラベル付けされた４つのサブサーペントとしての図２２の長いサーペントを示す図２３中に示されているように分割され得る。各サブサーペントはバインディングボックスによって結合されていることに注意しよう。２つのバインディングボックスは、図面上で破線のアウトライン図２４によって示されている。以下の記述で、特徴図を単純にするために、サブサーペントは、バインディングボックスを示す正方形または長方形によって表されよう。図２２の単一のサーペタインレイアウトは、サブサーペントが通常の配線で電気的に接続される図２３および２４中に示される複数のサブサーペントレイアウトに電気的に等価であることに注意しよう。

図１９中に示されているサーペタイン抵抗のペアに対するレイアウトは、２つの抵抗Ａ、Ｂが４つのサブサーペント（Ａ１〜Ａ４、Ｂ１〜Ｂ４）に分割され、８つのサブサーペントが左から右に単純な線形アレイ中に、全ては水平方向に並んで配置されている図２５中に示されているように、バインディングボックスによって表現され得る。この例では、抵抗Ａに対する４つのセグメントはアレイの左側に配置され、抵抗Ｂに対する４つのセグメントは、アレイの右側に配置されている。

しかしながら、より良いマッチングをもたらす技術は、図２６に示されているように、セグメントをインターデジテートすることである。しばしば、より精巧な方法は、図２７の先進の抵抗インターデジテーション法によって示されるように、列を対向する端から接続する。しばらく、図２７中の抵抗セグメントＡ２を考えよう。それは類似の抵抗セグメントＢ４およびＢ３によってその左側および右側を囲まれている。しかしながら、抵抗セグメントＡ１は、右隣り（Ｂ４）だけを有している。この左隣りの不在によって、製造プロセスにおいて、セグメントＡ１に対するサーペントの左エッジでのエッチ効果は、サーペントＢ４（またはＡ２、またはＢ３、他）の対応する左エッジでのエッチ効果とは異なる場合がしばしばある。類似のセグメントは、エッチング方向の違い（右から左、または左から右）によってその度合いは異なるであろうが、セグメントＢ１の右エッジに関しても作られ得る。これらの非対称効果は、左側の理想からのずれが右側でのずれより小さい（すなわち、所望のエッジを示す破線に対して実際のエッジを比較することによって）図２０中に示されている。これらの効果を考慮するための、さらに進んだマッチングレイアウト技術は図２８中に示されているようなものである。

図２８中で、ダミーデバイスＢ（理想的な抵抗サーペント）は、線形アレイのどちらかの端に配置されるが、しかし、電気的には接続されていない。それゆえ、抵抗セグメントＡ１は、いまや、同様のサーペント（ジグザグ）形状によって左側および右側（それぞれＤ、Ｂ４）の両方に囲まれている。Ａ１の左に電気的に重要ではないセグメントＤの存在は、Ａ１へのエッチ効果を減少する傾向がある。Ｄ自身は、“犠牲的に”エッチ効果の影響を受けるが、それは、Ｄは電気的に接続されていないので、取るに足らないことである。同様のことは、Ｂ１の右に配置された右のダミーの隣接物にも言える。２つのダミーデバイスの配置ゆえに、Ａ１およびＢ１に対するエッチ効果は、Ｂ４およびＡ４に対するエッチ効果に類似する。実質的な効果は、図２８中では、複合抵抗Ａは複合抵抗Ｂにより強くマッチングすることである。

チップ表面に対して対角的に変化する傾向のある製造プロセスのばらつきを考慮するために、強くマッチングしなければならないレイアウトに対して用いられるさらなるレイアウトスタイルが、デバイスセグメントがより２次元的にレイアウトされている図２９中に示されているような、“クロス・クワッド”法でコンポーネントをレイアウトすることである。

一様にマッチングされるために、対称性が活用されるが、それは対称性の軸が破線で示されている図３０中に示されているスタイルを用いることによってである。このスタイルは、ダイ上の絶対的なデバイスＸ、Ｙ位置に関するミスマッチ効果を減少する（平均する）傾向がある。

最後に、図２０は抵抗サーペントの垂直の（最も左の、および最も右の）エッジでのエッチング効果を示すのに対し、類似の効果はまた水平の（最も上の、および最も下の）エッジでも生じ得る。これらの効果を補償するために、図３１のレイアウトスタイルによって示されるように、デバイスセグメントの全アレイをダミーデバイスによって包囲することが可能である。アレイの“コア（核）”中のデバイスのみが、電気的に意味がある。図３１のレイアウトは、面積（コスト）が増加すること、および余分なルーティングの複雑さという犠牲があるが、大変良好なマッチングを与える傾向がある。

図３２は、図１３の拡大版であり、ニーモニックラベルおよび定性的な詳細に加えて、異なるレイアウトスタイルに関連する幾何学的特性および制約を示す対応する図を示している。上述のように、各レイアウトスタイルのより正確な定量的特性は、プロセスエンジニアによって用いられるチップ９０２の詳細を反映するであろう。

上の議論は抵抗コンポーネントに対して真であり続けるが、一般の技術は、ＭＯＳＦＥＴおよびバイポーラトランジスタのような他のタイプのＩＣデバイスに対して同様に適用可能である。図３３は、拙劣にレイアウトされた差動ペアを示すＭＯＳトランジスタのペアに対するレイアウトの例を示している。多くの面で類似しているが、これらのデバイスは互いに異なる方向性のためにマッチングしていないことが分かる。一方、図３４は、コモンセントロイド幾何でレイアウトされた同じトランジスタを示している。先の議論で考えたような、抵抗サブサーペントと同じような方法で、このＭＯＳ差動ペアを、コモンセントロイド対称的アプローチの改善されたマッチング特性を利用するためにＡＢＢＡとなるようにレイアウトされた、２つの２指デバイス３４０２、３４０４に分割されている。同様に、良好にマッチングした抵抗の場合のように、このことは面積の増加およびルーティングの複雑さという犠牲を伴っている。

従来のソフトウェアツールは、上述の実施形態の特徴を含むように変形され得る。図３５は、モデリング／プロセスの専門家によって描かれた、これらの特徴がｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐで示されるデータ構造中に組み込まれている統計ブロックを示している。統計ブロックの最初で、プロセスおよびミスマッチパラメータの統計的ばらつきは、ガウス分布を用いて特定される。ｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐデータ構造中で、レイアウトスタイルは、２つの“マスター”トランジスタに対して与えられる。トランジスタマスター（すなわち、タイプ）“ｎｐｎ１”に対して、レイアウトスタイルは、“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ（インターデジテートの）”、“ｓｔｒｏｎｇ（強い）”および“ｗｅａｋ（弱い）”のように記され、トランジスタマスター“ｎｐｎ９９”レイアウトスタイルは（違う名前のレイアウトスタイルはまた用いられ得るだろうが）、同様に“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”、“ｓｔｒｏｎｇ”および“ｗｅａｋ”のように記される。これらのレイアウトスタイルは、アイコン特徴に対するフィールドを含み、そのフィールドは図３６中に示されているように、ユーザインターフェイスのメニューをポピュレートするために用いられ得て、図３６は、“インターデジテート”に対するユーザメニューの例であって、ユーザが回路図中で対応するデバイスを選択した後に現れ得る例を示している。

ｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐに対する上の構文は、シミュレータに、“インターデジテート”のような任意のマッチングタイプが、異なるタイプのデバイスマスターに対して何を意味するのか、および異なるパラメータに対する対応する相関係数は何か、にアクセスし利用することを可能とする。この構文は、所与の指名されたパラメータに対する、所与のレイアウトスタイルに対する、および所与の指名されたデバイスタイプ（マスター）に対する、ｓｑｒｔ（１−ｃｃ）
に従って分散が減少する個々の相関係数をキャプチャする。

たとえば、“ｎｐｎ１”のデバイスタイプに対して、（単純に、きわめて接近して配置された２つのトランジスタであり得る）“ｗｅａｋ”と記されたレイアウトスタイルは、パラメータｐ１、ｐ２、およびｐ３は、０．８７の相関係数を有するだろうし、それはｓｑｒｔ（１−０．８７）またはｓｑｒｔ（０．１３）または０．３６または１／２．７７（すなわち、完全にミスマッチのデバイス、たとえばマッチングを改善するための試みを一切していない、遠く離れて配置されたデバイス、と比較した、パラメータｐ１、ｐ２、およびｐ３に対する分散の２．７７倍の減少）の分散の減少を示している。しかしながら、パラメータｐ４、ｐ５、ｐ６に対して、分散の減少は、ｓｑｒｔ（１−０．８１）または０．４３５または１／２．２９（すなわち、完全にミスマッチのトランジスタの対応するパラメータと比較して、若干小さい２．２９の分散の減少）である。

同一のデバイスタイプ“ｎｐｎ１”に対する“インターデジテート”のマッチングタイプに対しては、それぞれｓｑｒｔ（１−０．９８）およびｓｑｒｔ（１−０．９７）の分散の減少または７．０７および５．７７の改善を有する、同一の２つのパラメータ群に対する高めの相関係数を見出す。

プロセス／モデリングエンジニアによって上のような方法でグループ化され、ＰＤＫ中に配置された異なるデバイスタイプ、パラメータおよびレイアウトスタイルに対する相関係数では、設計エンジニアは、いまや、高めの抽象化のレベルで仕事をすることができる。図３６中に示されているＧＵＩ（グラフィカルユーザインターフェイス）は好ましくは、（たとえば、図６＆７中のような従来のＧＵＩ動作と比較したときに）直感的である。設計者は、いまや、アイコンまたはニーモニックのようなあるキャラクタによって特定される予め定義されたレイアウトスタイルのリストから簡単にレイアウトスタイルを選択する。スタイルのリストや、ＰＤＫ統計ブロック中のｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐステートメントを解析（パーズ）し、各デバイスタイプに対する“ｍａｔｃｈｉｎｇ＝”の節を（たとえば、図３５中のように）見ることによって、得ることができる。回路設計者が、回路図エディタ中で同一のタイプのあるデバイスを選択すると、次に、それらの選択されたデバイスに対するマスター定義に基づいて、図３６中に示されているように、レイアウトスタイルの適切なリストが動的にブラウザにポピュレートされる。

図３７は、値はＧＵＩまたは従来のテキスト編集を介して入力され得る、このプロセスからの結果であり得るネットリストの例を示している。特に、回路設計者は、所望のように、個々の相関係数を特定しなくても良い、または、どのデバイスレイアウトスタイルが、“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”、“ｓｔｒｏｎｇ”および“ｗｅａｋ”のような、より直感的な文字列値によって表されるのか特定するために、上の実施形態の態様を用いることができる。たとえば、デバイスペアに対して、［ｑ１，ｑ２］が最初の２行でタイプｎｐｎ１として特定され、よってこの情報はシミュレータには入手可能である。下の統計ブロックでは、これらのデバイスは、対応するデバイスタイプに対して、シミュレータによって適切に解釈され得る、レイアウトスタイル“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”に従ってマッチングされる。つまり、そのデバイス例に対する相関ステートメント中の、ｍａｔｃｈｉｎｇ＝“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”の節に基づいて、シミュレータは、マスター／モデル“ｎｐｎ１”に対して定義された相関群が存在するかどうかを見るために、内部データ構造を調べ、首尾よく見つける。シミュレータは今や、何のパラメータが何の相関係数と相関するだろうかを正確に知っており、乱数を適切に生成することができる。

加えて、デバイスペア［ｑ８８，ｑ９９］は、第３および第４行中でタイプ“ｎｐｎ１”として特定される。しかしながら、この場合、相関係数は統計ブロック中に示されているように、直接的に特定される。ミスマッチ統計／乱数がデバイスペア［ｑ８８，ｑ９９］に対するシミュレータによって生成されているとき、パラメータ［ｐ１ ｐ２ ｐ３］は相関係数０．９５に従って生成されるだろうし、パラメータ［ｐ３ ｐ４ ｐ５］は特定されているように相関係数０．９２に従って生成されるだろう。

回路設計の当業者によって理解されるように、図３５中のｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐに対する構文と同様に、記号が異なるデバイスタイプに対するパラメータおよびパラメータの群に対する異なる相関係数の特定を可能とする限り、異なるキーワード、ステートメント順序、収納方法（たとえば、中括弧）他を含むレイアウトスタイル情報を表現するために、異なる構文が用いられ得る。たとえば、図３８は、主にレイアウトマッチングスタイルおよび第二にデバイスマスターによって構成される別のｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐ構造を示している。たとえば、マッチングスタイル“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”は、デバイスマスター“ｎｐｎ １”および“ｎｐｎ９９”に対するエントリを含み、マッチングスタイル“ｓｔｒｏｎｇ”は、デバイスマスター“ｎｐｎ １”および“ｎｐｎ９９”に対するエントリを含む。たとえば、マッチングスタイル“ｉｎｔｅｒｄｉｇｉｔａｔｅｄ”および“ｓｔｒｏｎｇ”を、別々のデータ構造（たとえば、別々のｃｏｒｒｅｌａｔｅ＿ｇｒｏｕｐブロック）に分けるといったように、追加の変形もまた可能である。

上述の方法の結果に対する少なくとも幾つかの値は、ユーザに出力される、または引き続きの使用のために記憶（セーブ）され得る。たとえば、選択されたレイアウトスタイル、ＰＤＫファイル、およびネットリストファイルは、回路設計中に適用するために、直接的に記憶され得る。代替として、結果（たとえば、平均、パフォーマンス値、他）のある派生的または要約形式は、動作設定の要求に従って後の使用のために記憶され得る。

追加の実施形態が上述の方法のいずれか一つを実施するための装置に関し、装置はその方法に関するコンピュータ命令を実行するためのコンピュータを含む。この文脈では、コンピュータは、例えば、プロセッサ、メモリ、ストレージ、および入出力デバイス（たとえば、キーボード、ディスプレイ、ディスクドライブ、インターネット接続、他）を含む汎用コンピュータであり得る。しかしながら、コンピュータは、方法の幾つかまたは全ての態様を実施するための回路または他の専用ハードウェアを含んでも良い。ある動作設定では、装置またはコンピュータは、一つ以上のユニットであって、ユニットのそれぞれはソフトウェア、ハードウェア、またはそれらの何らかの組み合わせのいずれかで、方法の幾つかの態様を実施するように構成されたユニットを含むシステムとして構成されても良い。たとえば、システムは、インターネットを含むコンピュータネットワークの一部として構成されても良い。方法の結果の少なくとも幾つかの値は、メモリユニット（たとえばＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ（読み取り専用メモリ）およびストレージデバイス（たとえば、ハードディスクシステム、光学的ストレージシステム）を含むコンピュータ読み取り可能な媒体に、後の利用のために記憶され得る。

追加の実施形態はまた、上述の方法のいずれか一つを、コンピュータの手段によって実施するためのコンピュータプログラムを記憶する（たとえば、実態的に体現する）コンピュータ読み取り可能な媒体に関する。コンピュータプログラムは、たとえば、汎用プログラミング言語（たとえば、Ｃ、Ｃ＋＋）またはある専用の特定言語で書かれて良い。コンピュータプログラムは、ある有用なフォーマット（たとえば、バイナリ、ＡＳＣＩＩ）で符号化されたファイルとして記憶されて良い。

上述のように、本発明のある実施形態は、標準的なコンピュータおよびインターネットを含むネットワークを用いて実装され得る。図３９は、幾つかの標準的なコンポーネントを有する従来の汎用コンピュータ３９００を示している。メインシステム３９０２は、入出力（Ｉ／Ｏ）部３９０６、１つ以上の中央処理装置（ＣＰＵ）３９０８、メモリ３９１０に関連されるフラッシュメモリカード３９１２を有し得るメモリ部３９０６を有するマザーボード３９０４を含む。Ｉ／Ｏ部３９０６は、ディスプレイ３９２８、キーボード３９１４、他の類似の汎用コンピュータユニット３９１６、３９１８、ディスクストレージユニット３９２０、およびＣＤ−ＲＯＭドライブユニット３９２２に接続されている。ＣＤ−ＲＯＭドライブユニット３９２２は、典型的にはプログラム３９２６および他のデータを含むＣＤ−ＲＯＭ媒体３９２４を読むことができる。

図４０は、企業のブランチオフィスにあっても良い、幾つかのオフィスクライアントマシン４００２が、あるインターネットサービスプロバイダ（ＩＳＰ）接続４０１０を介してインターネット４００８にそれ自身が接続されるゲートウェイ／トンネルサーバ４００６に見ての通り接続４００４されている、従来のインターネットネットワーク構成４０００を示している。また、ＩＳＰ接続４０１４を介してインターネット４００８に同様に接続されている他の可能なクライアント４０１２が示されている。（たとえば、ホームオフィス中の）ローカルクライアント４０３０に対する追加のクライアント構成が示されている。ＩＳＰ接続４０１６は、インターネット４００８を、様々な企業アプリケーションサーバ４０２２に接続４０２０されているゲートウェイ／トンネルサーバ４０１８に接続する。これらのサーバ４０２２は、様々なローカルクライアント４０３０に接続４０２８されているハブ／ルータ４０２６に接続４０２４されている。

本発明のある実施形態の例だけを上では詳細に記述してきたが、当業者は実施形態の例において、本発明の新規技術および利点から著しく逸脱せずに、多くの変形が可能であうことを容易に認識するであろう。たとえば、上で開示された実施形態の態様は、追加の実施形態を形成するために他の組み合わせで組み合わされ得る。従って、あらゆるそのような変形は、本発明の範囲内に含まれることが意図されている。

Claims (26)

1. 回路を設計する方法であって、
   デバイスに対する複数のレイアウトスタイルを特定することであって、各レイアウトスタイルは、デバイスの配置およびデバイスをシミュレーションするためのシミュレーションパラメータを含むデバイスモデルの間の相関を特定する値を含むことと、
   前記回路の対するスケマティックであって、デバイス、デバイス間の接続、および前記デバイスの電気特性を特定する電気的パラメータを含むスケマティックを特定することと、
   前記回路に対するレイアウトであって、前記デバイスに対するサイズを特定するサイズパラメータを含むレイアウトを、前記回路スケマティック中の１つ以上のデバイスに対するレイアウトスタイルを選択するためにコンピュータを用いて画定することと、
   前記レイアウトに対する１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするためにコンピュータを用いて評価すること、
   を含む方法。
2. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含む、請求項１に記載の方法。
3. 前記レイアウトスタイルは、少なくとも幾つかのデバイスのシミュレーションパラメータについてのミスマッチの異なる度合いに対する複数のレイアウトスタイルを含む、請求項１に記載の方法。
4. レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の選択アイテムを選択することであって、前記グラフィカルユーザインターフェイスは、少なくとも幾つかのデバイスについてのミスマッチの異なる度合いに対する複数の選択を含む、前記回路スケマティック中の選択されたデバイスに対応するレイアウトスタイルに対する選択を提示する、請求項１に記載の方法。
5. 回路パフォーマンスをシミュレーションすることは、
   対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定することと、
   前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価すること、
   を含む、請求項１に記載の方法。
6. 前記レイアウトは第１のレイアウトであり、さらに、
   前記回路に対する第２のレイアウトを、前記１つ以上のパフォーマンス指標の少なくとも１つを改善するために、１つ以上デバイスに対するレイアウトを変更することによって、画定することと、
   前記第２のレイアウトに対する前記１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするためにコンピュータを用いて評価すること、
   を含む、請求項１に記載の方法。
7. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含み、
   前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
   回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含む、請求項１に記載の方法。
8. さらに、
   前記レイアウトに対するテストチップを提供することであって、各テストチップは、対応するレイアウトスタイルに従って、幾何学的制約を伴って配置される複数のデバイスを含むことと、
   前記テストチップ上の前記デバイスのミスマッチの分散に対する特性値を測定することと、
   前記特性値から前記レイアウトスタイルに対する相関係数を画定することと、
   前記コンピュータのグラフィカルインターフェイスに対する選択アイテムを、前記レイアウトスタイルに付随させることであって、
   前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
   回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含むこと、を含む請求項１に記載の方法。
9. 回路を設計するためのコンピュータプログラムを記憶するコンピュータが読み取り可能な媒体であって、前記コンピュータプログラムは、
   デバイスに対する複数のレイアウトスタイルを特定することであって、各レイアウトスタイルは、デバイスの配置およびデバイスをシミュレーションするためのシミュレーションパラメータを含むデバイスモデルの間の相関を特定する値を含むことと、
   前記回路の対するスケマティックであって、デバイス、デバイス間の接続、および前記デバイスの電気特性を特定する電気的パラメータを含むスケマティックを特定することと、
   前記回路に対するレイアウトであって、前記デバイスに対するサイズを特定するサイズパラメータを含むレイアウトを、前記回路スケマティック中の１つ以上のデバイスに対するレイアウトスタイルを選択するためにコンピュータを用いて画定することと、
   前記レイアウトに対する１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするためにコンピュータを用いて評価すること、
   のための命令を含む媒体。
10. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含む、請求項９に記載のコンピュータが読み取り可能な媒体。
11. 前記レイアウトスタイルは、少なくとも幾つかのデバイスのシミュレーションパラメータについてのミスマッチの異なる度合いに対する複数のレイアウトスタイルを含む、請求項９に記載のコンピュータが読み取り可能な媒体。
12. レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の選択アイテムを選択することであって、前記グラフィカルユーザインターフェイスは、少なくとも幾つかのデバイスについてのミスマッチの異なる度合いに対する複数の選択を含む、前記回路スケマティック中の選択されたデバイスに対応するレイアウトスタイルに対する選択を提示する、請求項９に記載のコンピュータが読み取り可能な媒体。
13. 回路パフォーマンスをシミュレーションすることは、
    対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定することと、
    前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価すること、
    を含む、請求項９に記載のコンピュータが読み取り可能な媒体。
14. 前記レイアウトは第１のレイアウトであり、さらに、
    前記回路に対する第２のレイアウトを、前記１つ以上のパフォーマンス指標の少なくとも１つを改善するために、１つ以上デバイスに対するレイアウトを変更することによって、画定することと、
    前記第２のレイアウトに対する前記１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするためにコンピュータを用いて評価すること、
    を含む、請求項９に記載のコンピュータが読み取り可能な媒体。
15. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含み、
    前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
    回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含む、請求項９に記載のコンピュータが読み取り可能な媒体。
16. さらに、
    前記デバイスのミスマッチの分散に対する特性値を受信することであって、前記特性値は前記レイアウトスタイルに対するテストチップからの測定に対応し、各テストチップは対応する対応するレイアウトスタイルに従って、幾何学的制約を伴って配置される複数のデバイスを含むことと、
    前記特性値から前記レイアウトスタイルに対する相関係数を画定することと、
    前記コンピュータのグラフィカルインターフェイスに対する選択アイテムを、前記レイアウトスタイルに付随させることであって、
    前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
    回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含むこと、を含む請求項９に記載のコンピュータが読み取り可能な媒体。
17. 回路を設計するための装置であって、前記装置はコンピュータ命令を実行するためのコンピュータを含み、前記コンピュータは、
    デバイスに対する複数のレイアウトスタイルを特定することであって、各レイアウトスタイルは、デバイスの配置およびデバイスをシミュレーションするためのシミュレーションパラメータを含むデバイスモデルの間の相関を特定する値を含むことと、
    前記回路に対するスケマティックであって、デバイス、デバイス間の接続、および前記デバイスの電気特性を特定する電気的パラメータを含むスケマティックを特定することと、
    前記回路に対するレイアウトであって、前記デバイスに対するサイズを特定するサイズパラメータを含むレイアウトを、前記回路スケマティック中の１つ以上のデバイスに対するレイアウトスタイルを選択するために画定することと、
    前記レイアウトに対する１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするために評価すること、
    のためのコンピュータ命令を含む装置。
18. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含む、請求項１７に記載の装置。
19. 前記レイアウトスタイルは、少なくとも幾つかのデバイスのシミュレーションパラメータについてのミスマッチの異なる度合いに対する複数のレイアウトスタイルを含む、請求項１７に記載の装置。
20. レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の選択アイテムを選択することであって、前記グラフィカルユーザインターフェイスは、少なくとも幾つかのデバイスについてのミスマッチの異なる度合いに対する複数の選択を含む、前記回路スケマティック中の選択されたデバイスに対応するレイアウトスタイルに対する選択を提示する、請求項１７に記載の装置。
21. 回路パフォーマンスをシミュレーションすることは、
    対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定することと、
    前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価すること、
    を含む、請求項１７に記載の装置。
22. 前記レイアウトは第１のレイアウトであり、さらに、
    前記回路に対する第２のレイアウトを、前記１つ以上のパフォーマンス指標の少なくとも１つを改善するために、１つ以上デバイスに対するレイアウトを変更することによって、画定することと、
    前記第２のレイアウトに対する前記１つ以上のパフォーマンス指標を、前記特定されたレイアウトスタイルに従って、相関するデバイスモデルを用いて回路パフォーマンスをシミュレーションするためにコンピュータを用いて評価すること、
    を含む、請求項１７に記載の装置。
23. 前記レイアウトスタイルは、デバイスの配置に対する幾何学的制約およびデバイスのシミュレーションパラメータについて対応する相関係数を含み、
    前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
    回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含む、請求項１７に記載の装置。
24. 前記コンピュータはさらに、
    前記デバイスのミスマッチの分散に対する特性値を受信することであって、前記特性値は前記レイアウトスタイルに対するテストチップからの測定に対応し、各テストチップは対応する対応するレイアウトスタイルに従って、幾何学的制約を伴って配置される複数のデバイスを含むことと、
    前記特性値から前記レイアウトスタイルに対する相関係数を画定することと、
    前記コンピュータのグラフィカルインターフェイスに対する選択アイテムを、前記レイアウトスタイルに付随させることであって、
    前記スケマティック中の１つ以上のデバイスに対する前記レイアウトスタイルを選択することは、前記コンピュータのグラフィカルユーザインターフェイス中の対応する選択アイテムを選択することを含み、
    回路パフォーマンスをシミュレーションすることは、対応するレイアウトスタイルの前記特定に従ってシミュレーションパラメータに対する相関された値を選択することによって、複数のシミュレーションされたレイアウトを画定すること、および前記シミュレーションされたレイアウトに対する１つ以上のパフォーマンス指標を評価することを含むこと、
    のためのコンピュータ命令を含む請求項１７に記載の装置。
25. 前記コンピュータは、前記コンピュータ命令の少なくともいくつかを実行するための、メモリを備えるプロセッサを含む、請求項１７の装置。
26. 前記コンピュータは、前記コンピュータ命令の少なくともいくつかを実行するための回路を含む、請求項１７の装置。