JPH06260557A

JPH06260557A - 半導体設計支援装置

Info

Publication number: JPH06260557A
Application number: JP5047676A
Authority: JP
Inventors: Yoshio Yokota; 美穂横田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-09
Filing date: 1993-03-09
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】複数電源混在ＬＳＩの設計が行える半導体設
計支援装置を得る。【構成】階層展開部１４において、互いに同一機能を
有し相異なる電源電位で駆動されるセルのセル名や信号
名を電源電位に対応して変換することにより区別し、複
数種類のネットを取り扱えるようにして、同一ＬＳＩに
複数電源が混在したＬＳＩを設計できるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体設計支援装置
に関し、特に複数の電源を混在して使用するＩＣ，ＬＳ
Ｉ等の半導体集積回路（以下、ＬＳＩと称す）を設計で
きるようにしたものに関する。

【０００２】

【従来の技術】従来、主として設計されているＬＳＩの
電源電圧は、５Ｖの単一電源であった。その後、ＬＳＩ
が搭載される装置の小型化，軽量化に伴い、その電源も
３Ｖ，３．３Ｖ等への低電圧化が図られていった。これ
は、バッテリ駆動の装置の場合、その低電圧化を行なえ
ば、バッテリを小型にかつ軽量にできるため、結果とし
てこれにより駆動される装置の小型化，軽量化が達成で
きるためである。しかし、いずれの場合も、５Ｖ，３
Ｖ，３．３Ｖのように、１つのＬＳＩ内においては単一
電源であり、その半導体設計支援装置（以下ＣＡＤシス
テムと称す）も単一電源のＬＳＩ設計に対応するもので
あった。

【０００３】図５は従来のＣＡＤ(Computer Aided Desi
gn) システムを示す概略構成図で、図において、１００
はＣＡＤシステム用のソフトウエアが走行するＣＰＵ、
１０１はこのＣＰＵ１００用の小容量，高速メモリであ
る記憶装置、１０２はこのＣＰＵ１００用の大容量，低
速メモリであるディスク装置、１０３はこのＣＰＵ１０
０の処理結果や入力結果を画面表示する表示装置、１０
４はこのＣＰＵ１００に対しデータやコマンドを入力す
るためのキー入力装置であり、座標入力用としてマウス
が付属している。

【０００４】次にその動作について説明する。キー入力
装置１０４によりＣＰＵ１００に対し、ＣＡＤシステム
の実行を指示すると、ディスク装置１０２に格納されて
いるＣＡＤシステムは記憶装置１０１に転送される。こ
のようにして記憶装置１０１に転送されたＣＡＤシステ
ムはＣＰＵ１００によって実行され、必要に応じてディ
スク装置１０２から記憶装置１０１により読み出された
データを処理し、その処理結果を表示装置１０３に表示
する。

【０００５】図６はこの従来のＣＡＤシステムの動作を
示す全体概略図で、ゲートアレイのＣＡＤシステムを例
にとって示す。図６において、１は階層構造をもった回
路図１ａをフラットに展開したり、ライブラリとして提
供しているマクロファンクションやシミュレーションモ
デル等の内部構成を出力してネットリスト１ｂを出力す
る階層展開部、２はライブラリ６に登録された仮想配線
長を抵抗，容量成分に変換して遅延計算を行ない、その
結果をもとにシミュレーションを行なう、仮想配線長に
よる論理シミュレーション部、３は回路図を構成する素
子をＬＳＩ内に配置し、また素子間の信号を配線するレ
イアウト部、４はレイアウトの結果の実配線長を抵抗，
容量成分に変換して遅延計算を行ない、その結果をもと
にシミュレーションを行なう、実配線長による論理シミ
ュレーション部、５は論理シミュレーション部２，４の
シミュレーションで使用したテストパターンを用いて製
品の良品・不良品を判別するテストパターンを発生する
テストプログラム作成部、６は階層展開部１，論理シミ
ュレーション部２，レイアウト部３，論理シミュレーシ
ョン部４，テストプログラム作成部５の各ステップに必
要なデータを格納しているライブラリであり、階層展開
部１に対してはデザインルール，使用できる素子など、
論理シミュレーション部２に対しては仮想配線長，素子
の遅延係数，素子の動作（ファンクション）、レイアウ
ト部３に対してはチップ，素子の物理情報、論理シミュ
レーション部４に対しては素子の遅延係数，素子の動
作、テストプログラム作成部５に対してはテストルー
ル，テスト規格等の情報をそれぞれ格納している。

【０００６】図７はこのＣＡＤシステムによる階層展開
前の回路図、表１は階層展開後のネットリストを示す。
ユーザーは図７のような回路図を作成する。この回路図
の作成はマウス等を用いて素子を対話的に配置し、素子
間を対話的に結線するデザインキットを用いて入力す
る。回路図にはどのようなセルを使用し、さらにそれら
のセルをどのように接続して所望のＬＳＩを実現するか
が示されている。ＣＡＤシステムでは回路図を階層展開
部１で表１に示すようなネットリストに変換する。

【０００７】

【表１】

【０００８】このネットリストの１行目には、ゲート識
別名Ｇ１のＢＩ１Ｎという素子のＰＡＤのピンに接続す
る信号は信号名Ｉ３で、Ｙピンに接続する信号は信号名
Ｓ１の信号、という接続関係が記述されている。以下、
一般的に、ゲート識別名素子名ピン名信号名ピン名信号
名 … という規則に従ってネットリストの各行が記述されてい
る。なお、「ピン名信号名」の対はピン数と同数だけ
繰り返して記述する。

【０００９】以下、このネットリストを用いて、まず、
仮想配線長による論理シミュレーション２を行って、Ｌ
ＳＩの論理検証を行う。この論理検証２ａの結果、所望
の論理が得られていなければ、再度、回路図を作成し、
階層展開１を行う。所望の論理が得られれば、次はレイ
アウト３を行う。レイアウト後に、今度は、実配線長に
よる論理シミュレーション４を行う。ここでも、論理検
証４ａを行ない所望の論理が得られていなければ、再度
レイアウトあるいは再度回路図入力を行い、所望の論理
が得られていれば、レイアウト部３で作成したマスクデ
ータ３ａを用いて、マスクを作成し、ＬＳＩの製作を行
う。その後テストプログラム５ａを作成する。

【００１０】通常のＣＡＤシステムではライブラリ６に
詳細な情報を記述しておき、階層展開部１，論理シミュ
レーション部２，レイアウト部３，論理シミュレーショ
ン部４，テストプログラム作成部５の動作を行なう各プ
ログラムは、必要に応じてライブラリ６を参照する。

【００１１】なお、仮想配線長はレイアウト実行前に、
即ち、素子間が実際に配線されていない状態で回路の論
理検証を行なうために統計データ等から決定したもの
で、これを用いて素子の負荷容量，抵抗を決定する。例
えば、あるチップの仮想配線長ｌ（エル）は、ｌ＝Ｋａ＋Ｋｂ×ＦＯという素子のファンアウトＦＯに依存する計算式によっ
て求められる。なお、このＫａ，Ｋｂは統計的に求めら
れた係数である。

【００１２】また、実配線長は、レイアウトの実行結果
から、仮想配線長を実際の素子間の配線長に戻したもの
で、それを抵抗，容量成分に変換して素子の遅延時間を
計算する。

【００１３】次に従来のＣＡＤシステムのネットリスト
展開時の動作について、図７の回路図を表１のネットリ
ストに変換する時を例にとって説明する。入力信号Ｉ１
すなわち信号７は、セル８のＢＩ１ＮのＰＡＤピンに入
力する。セル８のＹピンからは信号９が出力し、セル１
０のＶ０１ＳのＡピンに入力する。そしてセル１０のＹ
ピンからは、信号１１が出力し、セル１２のＢＯ１Ｎの
Ａピンに入力する。さらにセル１２のＹピンからは信号
１３すなわち、出力信号Ｑ１が出力している。以下、入
力信号Ｉ２，Ｉ３から出力信号Ｑ２までのセルの接続情
報も同様に記述していったものが、表１のネットリスト
である。階層展開１の時に同時にライブラリ６を用いて
デザインルールのチェックを行っている。このデザイン
ルールのチェックでは、ゲート識別名，ユーザが作成する階層名が最大使用
文字数以下か？禁止文字を使用していないかなどのルールを満たし
ているか？素子の入力ピンオープンの記述がないか？外部とのインターフェイス回路としてバッファ素子
を挿入しているかどうか？ライブラリに登録されている素子以外の素子が使用
されていないか？出力ピン同士の接続など素子間の接続が正しく行な
われているか？などのチェックが行なわれる。

【００１４】ライブラリ６には、ＢＩ１Ｎ，Ｖ０１Ｓ，
Ｎ０２Ｓ，ＢＯ１Ｎなどのセルが登録されている。表１
のネットリストは、論理シミュレーションやレイアウト
でプログラムの処理しやすいようなフォーマットに変換
されている。この例では、信号７，９，１１，１３がそ
れぞれＯ０，Ｏ１，Ｏ２，Ｏ３で示されている。

【００１５】

【発明が解決しようとする課題】ところで、上述のよう
に電源電圧を低電圧にした場合、内部回路の消費電力を
下げることができるが、ＬＳＩの入手の都合などにより
同一基板上で異なるＬＳＩを異なる電源電圧で駆動する
必要がある場合などでは、電源電圧が異なるＬＳＩ間を
インターフェイスする素子が必要になってくる。

【００１６】このため、同一集積回路中に相異なる電源
電位により駆動する部分を有する複数電源が混在したＬ
ＳＩが必要になるが、従来のＣＡＤシステムは以上のよ
うに構成されており、電源電圧の違いがネットリスト上
に記述されていないため、単一電源のＬＳＩの設計しか
行えないという問題点があった。

【００１７】この発明は、上記のような問題点を解消す
るためになされたもので、複数電源が混在したＬＳＩの
設計が行えるような半導体設計支援装置を得ることを目
的とする。

【００１８】

【課題を解決するための手段】この発明に係る半導体設
計支援装置は、相異なる電源電位で駆動されるセルのセ
ル名を電源電位に対応して変換し、相異なる電源電位で
駆動される部分を区別してネットリストを生成するよう
にＣＡＤシステムを構成するようにしたものである。

【００１９】また、この発明に係る半導体設計支援装置
は、相異なる電源電位で駆動されるセルの信号名を電源
電位に対応して変換し、相異なる電源電位で駆動される
部分を区別してネットリストを生成するようにＣＡＤシ
ステムを構成するようにしたものである。

【００２０】

【作用】この発明による半導体設計支援装置において
は、電源電位の違いを、ネットリスト内のセル名を変換
することで区別し、複数のネットを取り扱えるようにし
たので、複数電源が混在したＬＳＩが設計できるように
なる。

【００２１】また、この発明による半導体設計支援装置
においては、電源電位の違いを、ネットリスト内の信号
名を変換することで区別し、複数のネットを取り扱える
ようにしたので、複数電源混在用のライブラリが不要と
なり、少ない記憶容量で複数電源が混在したＬＳＩが設
計できるようになる。

【００２２】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は、この発明の一実施例を示す半
導体設計支援装置の動作を示す全体概略図で、ゲートア
レイのＣＡＤシステムを例に示す。この図１のフローは
図５に示す装置と同様の装置により実行されるものであ
る。

【００２３】図１において、１４は階層構造をもった回
路図１４ａをフラットに展開したり、ライブラリとして
提供しているマクロファンクションやシミュレーション
モデル等の内部構成を出力してネットリスト１９を出力
する階層展開部であり、互いに同一機能を有し相異なる
電源電位で駆動されるセルのセル名を電源電位に対応し
て変換する機能を有する。また、１５はライブラリ２０
に登録された仮想配線長を抵抗，容量成分に変換して遅
延計算を行ない、その結果をもとにシミュレーションを
行なう、仮想配線長による論理シミュレーション部、１
６は回路図を構成する素子をＬＳＩ内に配置し、また素
子間の信号を配線するレイアウト部、１７はレイアウト
の結果１６の実配線長を抵抗，容量成分に変換して遅延
計算を行ない、その結果をもとにシミュレーションを行
なう、実配線長による論理シミュレーション部、１８は
論理シミュレーション部１５，１７のシミュレーション
で使用したテストパターンを用いて製品の良品・不良品
を判別するテストプログラムを発生するテストプログラ
ム作成部、１９はこの実施例により階層展開部１４で生
成されたネットリストＡ、２０はこの実施例によるＣＡ
Ｄシステムで必要となってくるライブラリＡである。

【００２４】この図１の階層展開部１４，論理シミュレ
ーション部１５，レイアウト部１６，論理シミュレーシ
ョン部１７，テストプログラム作成部１８およびライブ
ラリＡ２０と図６の階層展開部１，論理シミュレーショ
ン部２，レイアウト部３，論理シミュレーション部４，
テストプログラム作成部５およびライブラリ６の機能は
基本的には同様である。ただし、この図１の装置では、
複数電源混在のＬＳＩのシミュレーションができるよう
に、どの電源にどの素子がつながれているかを示すこと
ができるように変更したライブラリ，ネットリストを取
り扱うようにしている。

【００２５】図２は、複数電源混在のＬＳＩの回路図の
一例である。Ｉの部分は電源電圧ＶＤＤ１で動作させる
部分、IIの部分は電源電圧ＶＤＤ２で動作させる部分と
する。表２は、この発明の一実施例により生成された、
図２の回路図のネットリストＡである。

【００２６】

【表２】

【００２７】次に、この発明の一実施例のＣＡＤシステ
ムのネットリスト展開時の動作について、図２の回路図
を表２のネットリストに変換する時を例に説明する。一
般に同じセルであっても、電源電圧がＶＤＤ１の時とＶ
ＤＤ２の時では、セルの特性が変わってくる。そこで、
電源電位がＶＤＤ１で駆動させた場合と、ＶＤＤ２で駆
動させた場合のセルを別セルとして、ライブラリＡ２０
にセルの登録をしておく。例えば、セル２１もセル２２
もセルのもつ機能としてはともにＢＩ１Ｎと同じ表現を
使用できるものであるが、セル２１は、電源電圧ＶＤＤ
１で駆動させる部分Ｉで使用しているので、ＢＩ１Ｎ
１，セル２２は、電源電圧ＶＤＤ２で駆動させる部分II
で使用しているのでＢＩ１Ｎ２という別のセル名に変換
する。この変換は、回路図作成時にユーザに意識して生
成してもらうようにしてもよいし、ＣＡＤシステム内で
ＶＤＤ１で駆動させる部分とＶＤＤ２で駆動させる部分
を認識して自動変換してもよい。

【００２８】以上のように、セル名を変換することによ
り、表２に示されたネットリストが生成できる。ライブ
ラリＡ２０には、ＢＩ１Ｎ１，ＢＩ１Ｎ２，Ｖ０１Ｓ
１，Ｖ０１Ｓ２，Ｎ０２Ｓ１，Ｎ０２Ｓ２，Ｂ０１Ｎ
１，Ｂ０１Ｎ２等のセルが登録されている。

【００２９】これ以降は、従来の装置と同様の処理を行
なうことにより、複数電源を混在して使用するＬＳＩの
マスクデータおよびテストプログラムを生成することが
できる。即ち、このようにして作成されたネットリスト
を用いて、まず、仮想配線長による論理シミュレーショ
ン１５を行って、ＬＳＩの論理検証を行う。この論理検
証１５ａの結果、所望の論理が得られていなければ、再
度、回路図を作成し、階層展開１４を行う。所望の論理
が得られれば、次はレイアウト１６を行う。レイアウト
後に、今度は、実配線長による論理シミュレーション１
７を行う。ここでも、論理検証１７ａを行ない所望の論
理が得られていなければ、再度レイアウトあるいは再度
回路図入力を行い、所望の論理が得られていれば、レイ
アウト部１６で作成したマスクデータ１６ａを用いて、
マスクを作成し、ＬＳＩの製作を行う。その後テストプ
ログラム１８ａを作成する。

【００３０】このように、上記実施例によれば、回路図
をネットリストに展開する際にセル名を変更することに
より、異なる電源電圧で駆動される部分のネットリスト
を区別できるようにしたので、複数電源混在ＬＳＩのＣ
ＡＤシステムが実現できるという効果がある。

【００３１】なお、この実施例では電源電圧がＶＤＤ
１，ＶＤＤ２の２電源混在の場合について示したが、２
以上の電源電圧が混在する場合でも、同様に実現するこ
とができる。

【００３２】実施例２．なお、上記実施例では、セル名
を変更することで、複数電源混在ＬＳＩのＣＡＤシステ
ムを実現したが、信号名を変更するようにしてもよく、
これにより、上記実施例と同様の効果に加え、記憶容量
を削減できる等のメリットを有するものが得られる。

【００３３】図３はこの発明の他の実施例を示すＣＡＤ
システムの全体概略図で、ゲートアレイのＣＡＤシステ
ムを例に示す。図において、２１は階層構造をもった回
路図をフラットに展開したり、ライブラリとして提供し
ているマクロファンクションやシミュレーションモデル
等の内部構成を出力してネットリストを出力する階層展
開部であり、互いに同一機能を有し相異なる電源電位で
駆動されるセルの信号名を電源電位に対応して変換する
機能を有する。また、１５はライブラリに登録された仮
想配線長を抵抗，容量成分に変換して遅延計算を行な
い、その結果をもとにシミュレーションを行なう、仮想
配線長による論理シミュレーション部、１６は回路図を
構成する素子をＬＳＩ内に配置し、また素子間の信号を
配線するレイアウト部、１７はレイアウトの結果の実配
線長を抵抗，容量成分に変換して遅延計算を行ない、そ
の結果をもとにシミュレーションを行なう、実配線長に
よる論理シミュレーション部、１８は論理シミュレーシ
ョン部１５，１７のシミュレーションで使用したテスト
パターンを用いて製品の良品・不良品を判別するテスト
パターンを発生するテストプログラム生成部、２２はこ
の実施例により階層展開部２１で生成されたネットリス
トＢ、２３はこの実施例によるＣＡＤシステムで必要と
なってくるライブラリで、２３ａのライブラリＢと、２
３ｂのライブラリＣで構成されている。

【００３４】この図３の階層展開部２１，論理シミュレ
ーション部１５，レイアウト部１６，論理シミュレーシ
ョン部１７，テストプログラム作成部１８およびライブ
ラリ２３ａ，２３ｂと図１の階層展開部１４，論理シミ
ュレーション部１５，レイアウト部１６，論理シミュレ
ーション部１７，テストプログラム作成部１８およびラ
イブラリ２０の機能は基本的には同様である。ただし、
この図３の装置では、通常の単一電源用のライブラリ
Ｂ，Ｃなどをそのまま複数電源混在のＬＳＩのシミュレ
ーションができるようにこれを取り扱えるようになって
いる。

【００３５】図４は、複数電源混在のＬＳＩの回路図の
一例である。Ｉの部分は電源電圧ＶＤＤ１で動作させる
部分、IIの部分は電源電圧ＶＤＤ２で動作させる部分と
する。表３は、この発明の一実施例により生成された図
４の回路図のネットリストＢである。

【００３６】

【表３】

【００３７】次に、この発明の一実施例のＣＡＤシステ
ムのネットリスト展開時の動作について、図４の回路図
を表３のネットリストに変換する時を例に説明する。ま
ず、信号２４，２６，２８，３０は、ネットリストでは
初めはそれぞれＩ１，Ｓ５，Ｓ６，Ｏ１で記述される。
入力信号Ｉ１は電源電圧ＶＤＤ２で駆動される部分の入
力信号なので、セル２５の出力信号２６は仮に添字Ｂを
付けてＳ５Ｂとする。同様にして添字Ｂのついた信号が
入力されたセル２７の出力信号２８に添字Ｂを付け、Ｓ
６をＳ６Ｂにする。以下、このような処理を繰り返し行
なう。

【００３８】なお、本実施例では外部ピン名に添字を付
けていない。同様に電源電圧ＶＤＤ１で駆動される部分
も同様に添字Ａを付けて行く。以上のようにセル名を変
換して、表３に示すネットリストＢが生成できる。

【００３９】ライブラリＢ２３ａには、電源電位ＶＤＤ
１で駆動させた時のＢＩ１Ｎ，ＶＯ１Ｓ，ＢＯ１Ｎ等の
セルの情報を、ライブラリＣ２３ｂには、電源電圧ＶＤ
Ｄ２で駆動させた時のＢＩ１Ｎ，Ｖ０１Ｓ，Ｎ０２Ｓ，
Ｂ０１Ｎ等のセルの情報を置いておく。どちらかのライ
ブラリを参照すべきかは、セルの出力信号の添字がＡな
らばライブラリＢ、ＢならばライブラリＣを参照すれば
よい。

【００４０】これ以降は、従来および図１の装置と同様
の処理により目的とするマスクデータおよびテストプロ
グラムを生成することができる。即ち、このようにして
作成されたネットリストを用いて、まず、仮想配線長に
よる論理シミュレーション１５を行って、ＬＳＩの論理
検証を行う。この論理検証１５ａの結果、所望の論理が
得られていなければ、再度、回路図を作成し、階層展開
２１を行う。所望の論理が得られれば、次はレイアウト
１６を行う。レイアウト後に、今度は、実配線長による
論理シミュレーション１７を行う。ここでも、論理検証
１７ａを行ない所望の論理が得られていなければ、再度
レイアウトあるいは再度回路図入力を行い、所望の論理
が得られていれば、レイアウト部１６で作成したマスク
データ１６ａを用いて、マスクを作成し、ＬＳＩの製作
を行う。その後テストプログラム１８ａを作成する。

【００４１】このように、上記実施例によれば、セル名
を変更するのではなく、信号名を変更することにより、
複数電源混在ＬＳＩのＣＡＤシステムを実現するように
したので、これにより、複数電圧混在のＬＳＩが設計可
能になるという実施例１と同様の効果に加え、実施例１
では同一の機能の素子であるにもかかわらず電源電圧が
異なるために３Ｖ用，５Ｖ用，３Ｖ／５Ｖ混在用の３種
類のライブラリを必要としたのが、実施例１で必要とし
た複数電源混在用のライブラリＡを準備しなくても通常
の単一電源用のライブラリＢ，Ｃなどをそのまま複数電
源混在用のライブラリとして流用でき、記憶容量の削減
や応答スピードの向上が可能になるという効果がある。

【００４２】なお、この実施例でも、電源電圧が２電源
混在の場合についてこれを示したが、２以上の電源電圧
が混在する場合でも、これを同様に実現することができ
る。

【００４３】また、上記各実施例では、ゲートアレイ用
のＣＡＤシステムを例にとって説明したが、ＡＳＩＣ(A
pplication Specific IC) 等のＣＡＤシステムに適用し
てもよく、上記各実施例と同様の効果を奏する。

【００４４】

【発明の効果】以上のように、この発明に係る半導体設
計支援装置によれば、回路図をネットリストに展開する
際に、互いに同一機能を有し相異なる電源電位で駆動さ
れるセルのセル名を電源電位に対応して変換することに
より、異なる電源電圧で駆動される部分のネットリスト
を区別できるようにしたので、複数電源混在のＬＳＩが
設計できるＣＡＤシステムが得られる効果がある。

【００４５】また、この発明に係る半導体設計支援装置
によれば、回路図をネットリストに展開する際に、互い
に同一機能を有し相異なる電源電位で駆動されるセルの
信号名を電源電位に対応して変換することにより、異な
る電源電圧で駆動される部分のネットリストを区別でき
るようにしたので、複数電源混在用のライブラリが不要
となり、少ない記憶容量で複数電源混在のＬＳＩが設計
できるＣＡＤシステムが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体設計支援装置
の動作を示す全体概略図である。

【図２】複数電源混在ＬＳＩの回路図である。

【図３】この発明の他の実施例による半導体設計支援装
置の動作を示す全体概略図である。

【図４】複数電源混在のＬＳＩの回路図である。

【図５】従来および本発明の各実施例による半導体設計
支援装置の概略構成を示す図である。

【図６】従来のＣＡＤシステムの動作を示す全体概略図
である。

【図７】階層展開前の回路図である。

【符号の説明】

１４，２１階層展開部１５仮想配線長による論理シミュレーション部１６レイアウト部１７実配線長の論理シミュレーション部１８テストプログラム生成部１９，２２ネットリスト２０，２３ライブラリ

Claims

【特許請求の範囲】

【請求項１】同一集積回路内に相異なる電源電位によ
り駆動する部分を有する複数電源混在の半導体集積回路
を設計支援する半導体設計支援装置であって、互いに同一機能を有し相異なる電源電位で駆動されるセ
ルのセル名を電源電位に対応して変換するセル名変換手
段を備え、複数電源混在の半導体集積回路を設計可能であることを
特徴とする半導体設計支援装置。
【請求項２】同一集積回路内に相異なる電源電位によ
り駆動する部分を有する複数電源混在の半導体集積回路
を設計支援する半導体設計支援装置であって、互いに同一機能を有し相異なる電源電位で駆動されるセ
ルの信号名を電源電位に対応して変換する信号名変換手
段を備え、複数電源混在の半導体集積回路を設計可能であることを
特徴とする半導体設計支援装置。