JPH0479349A - 半導体集積回路のレイアウト設計装置 - Google Patents
半導体集積回路のレイアウト設計装置Info
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- JPH0479349A JPH0479349A JP2194312A JP19431290A JPH0479349A JP H0479349 A JPH0479349 A JP H0479349A JP 2194312 A JP2194312 A JP 2194312A JP 19431290 A JP19431290 A JP 19431290A JP H0479349 A JPH0479349 A JP H0479349A
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- JP
- Japan
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- circuit pattern
- monitor screen
- semiconductor integrated
- integrated circuit
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000013461 design Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 claims description 12
- 239000000284 extract Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体集積回路（ＩＣ）のレイアウト設計装置
、特にレイアウトＣＡＤを用いたＩＣのレイアウト設計
装置に関する。
、特にレイアウトＣＡＤを用いたＩＣのレイアウト設計
装置に関する。
〈従来の技術〉
従来のこの種の半導体集積回路のレイアウト設計は、回
路設計の結果にしたがって、トランジスタ、抵抗等の素
子、または、これらで構成されるブロックの配置等を決
定するものである。
路設計の結果にしたがって、トランジスタ、抵抗等の素
子、または、これらで構成されるブロックの配置等を決
定するものである。
そして、このレイアウト設計は、例えばエンジニアリン
グワークステーション（ＥＷＳ）を用いてレイアウトＣ
ＡＤによりモニタ画面に回路パターンのレイアウトを表
示しつつ、例えばインタラクティブに行うものである。
グワークステーション（ＥＷＳ）を用いてレイアウトＣ
ＡＤによりモニタ画面に回路パターンのレイアウトを表
示しつつ、例えばインタラクティブに行うものである。
二の場合、ＥＷＳでは、例えばスケマチイックエディタ
（ＤＡＳＨ等）を使用して論理回路図の入力から論理シ
ミュレーションまで行うものである。また、論理回路図
から単位機能ブロックを、レイアウトを行おうとする単
位に分割して、そのレイアウトブロックの大きさを概算
する。そして、このブロック単位で、電源ライン、クロ
ックライン、データバスなどの引き回しや、パッドの位
置を検討し、最後に、各ブロックの配置、フコツク間の
配線を行うものである。
（ＤＡＳＨ等）を使用して論理回路図の入力から論理シ
ミュレーションまで行うものである。また、論理回路図
から単位機能ブロックを、レイアウトを行おうとする単
位に分割して、そのレイアウトブロックの大きさを概算
する。そして、このブロック単位で、電源ライン、クロ
ックライン、データバスなどの引き回しや、パッドの位
置を検討し、最後に、各ブロックの配置、フコツク間の
配線を行うものである。
〈発明が解決しようとする課題〉
しかしながら、このような従来のＩＣのレイアウト設計
装置は、レイアウトＣＡＤによりモニタ画面にＩＣの実
際の回路パターンのレイアウトを表示しながら、上記レ
イアウト設計作業を行っていた。この場合、このモニタ
画面に表示した実際の回路パターンは複数層の配線、素
子等が複雑化しており、作業者にとって解りにくい、判
別し難いという課題があった。
装置は、レイアウトＣＡＤによりモニタ画面にＩＣの実
際の回路パターンのレイアウトを表示しながら、上記レ
イアウト設計作業を行っていた。この場合、このモニタ
画面に表示した実際の回路パターンは複数層の配線、素
子等が複雑化しており、作業者にとって解りにくい、判
別し難いという課題があった。
〈発明の目的〉
そこで、本発明は、ＬＳＩのレイアウト設計にあってモ
ニタ画面上で回路パターンの一部をわかりゃすぐ表示し
た半導体集積回路のレイアウト設計装置を提供すること
を、その目的とするものである。
ニタ画面上で回路パターンの一部をわかりゃすぐ表示し
た半導体集積回路のレイアウト設計装置を提供すること
を、その目的とするものである。
〈課題を解決するための手段〉
本発明は、第１図に示すように、複数の論理ゲートを組
み合わせてなる半導体集積回路にあってその回路パター
ンのレイアウトをモニタ画面に表示し、このモニタ画面
上でこの回路パターンを編集可能な半導体集積回路のレ
イアウト設計装置において、論理ゲートとの等価性が検
証された複数の論理ゲートの回路パターンをテーブルに
保持するパターン格納手段１００と、特定機能の論理ケ
ートを指定する指定手段２００と、この指定された論理
ゲートの回路パターンを上記テーブルから抽出する抽出
手段３００と、上記モニタ画面に表示されたこの半導体
集積回路の全てのレイアウト図を検索して指定した論理
ゲートの回路パターンをこの抽出した論理ゲートの回路
パターンに置換し、この置換部分を置換しない部分の表
示とは異なるようにして表示する表示変更手段４００と
、を備えた半導体集積回路のレイアウト設計装置である
。
み合わせてなる半導体集積回路にあってその回路パター
ンのレイアウトをモニタ画面に表示し、このモニタ画面
上でこの回路パターンを編集可能な半導体集積回路のレ
イアウト設計装置において、論理ゲートとの等価性が検
証された複数の論理ゲートの回路パターンをテーブルに
保持するパターン格納手段１００と、特定機能の論理ケ
ートを指定する指定手段２００と、この指定された論理
ゲートの回路パターンを上記テーブルから抽出する抽出
手段３００と、上記モニタ画面に表示されたこの半導体
集積回路の全てのレイアウト図を検索して指定した論理
ゲートの回路パターンをこの抽出した論理ゲートの回路
パターンに置換し、この置換部分を置換しない部分の表
示とは異なるようにして表示する表示変更手段４００と
、を備えた半導体集積回路のレイアウト設計装置である
。
〈作用〉
本発明に係る半導体集積回路のレイアウト設計装置では
、半導体集積回路の回路パターンのレイアウトをモニタ
画面に表示し、このモニタ画面上でこの回路パターンを
編集することができる。例えばレイアラ）ＣＡＤを使用
するものである。
、半導体集積回路の回路パターンのレイアウトをモニタ
画面に表示し、このモニタ画面上でこの回路パターンを
編集することができる。例えばレイアラ）ＣＡＤを使用
するものである。
この場合、本装置にあっては、パターン格納手段１００
は、論理ゲートとの等価性が検証されたその回路パター
ンをテーブルに保持している。
は、論理ゲートとの等価性が検証されたその回路パター
ンをテーブルに保持している。
そこで、指定手段２００によって特定機能の論理ゲート
を指定すると、抽出手段３００が、この指定された論理
ゲートの回路パターンを上記テーブルから抽出する。更
に、表示変更手段４００は、モニタ画面に表示されたこ
の半導体集積回路の全ての回路パターンのレイアウト図
を検索し、指定した論理ゲートの回路パターンを、抽出
した論理ゲートの回路パターンに置換して表示する。こ
の場合の表示は置換されなかった回路パターンとは異な
る表示、例えば表示された色の変更。その部分の明滅、
等の強調表示となる。
を指定すると、抽出手段３００が、この指定された論理
ゲートの回路パターンを上記テーブルから抽出する。更
に、表示変更手段４００は、モニタ画面に表示されたこ
の半導体集積回路の全ての回路パターンのレイアウト図
を検索し、指定した論理ゲートの回路パターンを、抽出
した論理ゲートの回路パターンに置換して表示する。こ
の場合の表示は置換されなかった回路パターンとは異な
る表示、例えば表示された色の変更。その部分の明滅、
等の強調表示となる。
すなわち、本発明にあっては、回路パターンのレイアウ
ト図中において特定の機能部分については他の部分と異
なるようにモニタ画面に表示することができ、モニタ画
面上で修正、切り出しく切り離し）を容易に行うことが
できるものである。
ト図中において特定の機能部分については他の部分と異
なるようにモニタ画面に表示することができ、モニタ画
面上で修正、切り出しく切り離し）を容易に行うことが
できるものである。
〈実施例〉
以下、本発明に係る半導体集積回路のレイアウト設計装
置の実施例を図面を用いて説明する。
置の実施例を図面を用いて説明する。
第２図〜第４図は本発明の一実施例を示す図である。
第２図は本発明におけるＣＡＤシステムのシステム構成
を示している。
を示している。
この図において示すように、このシステムは、ミニコン
ピユータ１１からなる中央演算処理装置、回路パターン
データを格納、保持する磁気テープ装置１２、データを
記憶する磁気ディスク装置１３、回路パターンの位置情
報等を入力するディジタイザ１４、入力図形を表示する
モニタデイスプレィ１５を有している。また、このシス
テムは、回路パターンを作図するためのディジタルプロ
ッタ１７の他にも、テレタイプ１８、ラインプリンタ１
９を有している。また、１６はモニタ１５への入力装置
、例えばライトペンまたはマウスである。なお、２０は
ディジタイザ１４のコマンドメニュー表示部を示してい
る。
ピユータ１１からなる中央演算処理装置、回路パターン
データを格納、保持する磁気テープ装置１２、データを
記憶する磁気ディスク装置１３、回路パターンの位置情
報等を入力するディジタイザ１４、入力図形を表示する
モニタデイスプレィ１５を有している。また、このシス
テムは、回路パターンを作図するためのディジタルプロ
ッタ１７の他にも、テレタイプ１８、ラインプリンタ１
９を有している。また、１６はモニタ１５への入力装置
、例えばライトペンまたはマウスである。なお、２０は
ディジタイザ１４のコマンドメニュー表示部を示してい
る。
第３図はこのレイアウト設計装置をさらに詳しく示すブ
ロック図である。
ロック図である。
すなわち、ＣＰＵ２１は、パスラインを介して以下の装
置に接続されている。
置に接続されている。
例えばＣＲＴ １５はビデオデイスプレィコントローラ
ＶＤＰ２３を介してパスラインに接続されている。この
ＶＤＰ２３はＶＲＡＭ２４に格納したデータをＣＲＴ
１５に表示する場合の制御を行っている。
ＶＤＰ２３を介してパスラインに接続されている。この
ＶＤＰ２３はＶＲＡＭ２４に格納したデータをＣＲＴ
１５に表示する場合の制御を行っている。
２５はキーボードであってキーボードインタフェース２
６を介してＣＰＵ２１に接続されている。
６を介してＣＰＵ２１に接続されている。
２７はプロッタを、２８はそのインタフェースを、それ
ぞれ示している。
ぞれ示している。
２９は上記磁気ディスク装置１３のインタフェース、３
０は同じく磁気テープ装置１２のインタフェースを示し
ている。
０は同じく磁気テープ装置１２のインタフェースを示し
ている。
なお、ＣＰＵ２１は周知の通りＲＯＭ３１、ＲＡＭ３２
を内部記憶装置として有しているものである。
を内部記憶装置として有しているものである。
このＣＰＵ２１でレイアウト設計時に実行されるプログ
ラムを以下第４図を参照して説明する。
ラムを以下第４図を参照して説明する。
その前提として、論理回路との等価性検証プログラムＬ
ＶＳを用いて既存のスケマチイックＣＡＤ出力により特
定機能の論理回路についてはその回路とモニタ表示に於
ける回路パターンとの対応関係がテーブルとして明確に
されている。このテーブルは上記磁気テープ装置１２に
あってテストデータライブラリＴＤＬとして保持されて
いる。
ＶＳを用いて既存のスケマチイックＣＡＤ出力により特
定機能の論理回路についてはその回路とモニタ表示に於
ける回路パターンとの対応関係がテーブルとして明確に
されている。このテーブルは上記磁気テープ装置１２に
あってテストデータライブラリＴＤＬとして保持されて
いる。
したがって、指定した特定機能の論理回路（例えはＮＡ
ＮＤゲートなど）をモニタ画面上で色変更して表示する
には以下のフローチャートによるものである。
ＮＤゲートなど）をモニタ画面上で色変更して表示する
には以下のフローチャートによるものである。
まず、例えはキーボード２５等からのインプットをスキ
ャンして（ステップ５４０１）、指定された論理ゲート
のゲート番号を認識する（Ｓ４０２）。
ャンして（ステップ５４０１）、指定された論理ゲート
のゲート番号を認識する（Ｓ４０２）。
次に、テーブルよりゲート番号に対応する論理ゲート
（ＮＡＮＤ、ＮＯＲ，ＡＮＤ、 −−−−）を読み出
しく５４０３）、そのテーブルから対応する回路パター
ンのデータを読み出していったんＲＡＭ３２などに保持
する（Ｓ４０４）。
（ＮＡＮＤ、ＮＯＲ，ＡＮＤ、 −−−−）を読み出
しく５４０３）、そのテーブルから対応する回路パター
ンのデータを読み出していったんＲＡＭ３２などに保持
する（Ｓ４０４）。
そして、モニタ画面に表示されている全回路パターンの
レイアウトについて、指定した論理ゲートをスキャンす
る（Ｓ ４０５）。このスキャンにより読み出した論理
ゲートの座標データをＶＲＡＭ２４に書き込む（Ｓ４０
６）。指定した論理ゲートの抽出である。
レイアウトについて、指定した論理ゲートをスキャンす
る（Ｓ ４０５）。このスキャンにより読み出した論理
ゲートの座標データをＶＲＡＭ２４に書き込む（Ｓ４０
６）。指定した論理ゲートの抽出である。
次に、この書き込んだデータについてＶＲＡＭ２４にお
いて色変更を指示する（Ｓ４０７）。例えばデータの書
換えによりＲＧＢ信号を変更するものである。そして、
この色変更のためのデータ書換えは終了したかをチエツ
クしく５４０８）、終了したらＶＤＰ２５に画面表示の
制御を移すものである（Ｓ ４０９）。以後、ＶＤＰ２
５はコノ論理ゲートについてモニタ画面上で回路パター
ンの色変更を行うこととなる。なお、色変更に変えて指
定した論理ゲートを示す回路パターン部分のみを明滅す
るようにしてもよい。
いて色変更を指示する（Ｓ４０７）。例えばデータの書
換えによりＲＧＢ信号を変更するものである。そして、
この色変更のためのデータ書換えは終了したかをチエツ
クしく５４０８）、終了したらＶＤＰ２５に画面表示の
制御を移すものである（Ｓ ４０９）。以後、ＶＤＰ２
５はコノ論理ゲートについてモニタ画面上で回路パター
ンの色変更を行うこととなる。なお、色変更に変えて指
定した論理ゲートを示す回路パターン部分のみを明滅す
るようにしてもよい。
〈効果〉
以上説明してきたように、本発明によれば、半導体集積
回路のレイアウト設計において、その回路パターンの一
部を他の部分とは異なるようにモニタ画面上で表示する
ことができる。その結果、例えば特定の論理ゲートの修
正、切り出し作業の効率を高めることができた。
回路のレイアウト設計において、その回路パターンの一
部を他の部分とは異なるようにモニタ画面上で表示する
ことができる。その結果、例えば特定の論理ゲートの修
正、切り出し作業の効率を高めることができた。
第１図は本発明に係る半導体集積回路のレイアウト設計
装置の概略構成を示すブロック図、第２図は本発明の一
実施例に係る半導体集積回路のレイアウト設計装置のシ
ステム構成を示す概念図、 第３図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計装置の構成を示すブロック図、第４図は本発
明の一実施例に係る半導体集積回路のレイアウト設計装
置のＣＰＵての制御プログラムを示すフローチャートで
ある。 １００・・・・・・・・・パターン格納手段、２００・
・・・・・・・・指定手段、 ３００・・・・・・・・・抽出手段、 ４００・・・・・・・・・表示変更手段。
装置の概略構成を示すブロック図、第２図は本発明の一
実施例に係る半導体集積回路のレイアウト設計装置のシ
ステム構成を示す概念図、 第３図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計装置の構成を示すブロック図、第４図は本発
明の一実施例に係る半導体集積回路のレイアウト設計装
置のＣＰＵての制御プログラムを示すフローチャートで
ある。 １００・・・・・・・・・パターン格納手段、２００・
・・・・・・・・指定手段、 ３００・・・・・・・・・抽出手段、 ４００・・・・・・・・・表示変更手段。
Claims (1)
- 【特許請求の範囲】 複数の論理ゲートを組み合わせてなる半導体集積回路に
あってその回路パターンのレイアウトをモニタ画面に表
示し、このモニタ画面上でこの回路パターンを編集可能
な半導体集積回路のレイアウト設計装置において、 論理ゲートとの等価性が検証された複数の論理ゲートの
回路パターンをテーブルに保持するパターン格納手段と
、 特定機能の論理ゲートを指定する指定手段と、この指定
された論理ゲートの回路パターンを上記テーブルから抽
出する抽出手段と、 上記モニタ画面に表示されたこの半導体集積回路の全て
のレイアウト図を検索して指定した論理ゲートの回路パ
ターンをこの抽出した論理ゲートの回路パターンに置換
し、この置換した部分を置換していない部分の表示とは
異なるようにして表示する表示変更手段と、を備えたこ
とを特徴とする半導体集積回路のレイアウト設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194312A JP2605932B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路のレイアウト設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194312A JP2605932B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路のレイアウト設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479349A true JPH0479349A (ja) | 1992-03-12 |
| JP2605932B2 JP2605932B2 (ja) | 1997-04-30 |
Family
ID=16322514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194312A Expired - Lifetime JP2605932B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路のレイアウト設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605932B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325854A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 印刷配線板の設計装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153443A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Discriminator for easiness of test |
| JPS59180652A (ja) * | 1983-03-30 | 1984-10-13 | Yokogawa Hokushin Electric Corp | Ｃａｄ装置の作図レベル選択方法 |
| JPS61228577A (ja) * | 1985-04-03 | 1986-10-11 | Hitachi Ltd | レイアウト設計支援システム |
| JPH0228882A (ja) * | 1988-07-19 | 1990-01-30 | Matsushita Electron Corp | マスクデータ編集方法 |
-
1990
- 1990-07-23 JP JP2194312A patent/JP2605932B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153443A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Discriminator for easiness of test |
| JPS59180652A (ja) * | 1983-03-30 | 1984-10-13 | Yokogawa Hokushin Electric Corp | Ｃａｄ装置の作図レベル選択方法 |
| JPS61228577A (ja) * | 1985-04-03 | 1986-10-11 | Hitachi Ltd | レイアウト設計支援システム |
| JPH0228882A (ja) * | 1988-07-19 | 1990-01-30 | Matsushita Electron Corp | マスクデータ編集方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325854A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 印刷配線板の設計装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605932B2 (ja) | 1997-04-30 |
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Legal Events
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