JP3139400B2 - 半導体集積回路のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路図が未完成の
状態であってもマスクパターンのレイアウト設計を開始
することのできる半導体集積回路のレイアウト方法に関
するものである。

【０００２】

【従来の技術】以下、従来の半導体集積回路のレイアウ
ト方法について述べる。

【０００３】図１３は従来の半導体集積回路のチップ構
造図を示すものであり、さらに、図１４はブロック配置
後のレイアウト図を示すものであり、図１５はブロック
間配線、パッドとブロック間を配線した後のレイアウト
図を示すものである。

【０００４】ここで、図１３、図１４、図１５におい
て、１はチップ境界を示すスクライブレーンであり、２
は、パッケージのリードと金線等を介して接続を取る為
に使用されるパッドであり、７はパッド２を配置する領
域であり、８は、ブロックを配置する領域であり、９は
パッド２とブロック間の配線を行なう為に設けられた配
線専用領域であり、さらに、１０はブロック間の配線を
行なう為に設けられた配線専用領域である。次に、図１
４、図１５において、３は、ブロックを配置する領域８
に配置されたブロックであり、４ａ〜４ｃはブロック３
の間の接続を行なうブロックの端子である。

【０００５】図１５において、１１はパッドとブロック
端子４ａを接続する配線専用領域９に施された配線であ
り、１２はブロック端子４ａ〜４ｃ間を接続する配線専
用領域１０に施された配線である。ここで配線について
は、完成した回路図からチップサイズを自動で算出し
て、これに応じてスクライブレーン１を生成し、領域７
〜１０を生成した後にパッドを配置する領域７にパッド
２を配置する。さらに、ブロックを配置する領域８にブ
ロック３を配置した後にそれぞれのパッドとブロック間
又はブロック間の配線が配線専用領域９、１０を利用し
て行なわれる。これらの処理は、計算機により全自動で
処理される。

【０００６】

【発明が解決しようとする課題】ところが、従来の半導
体集積回路のマスクパターンレイアウトの設計に使用す
るレイアウト装置においては、レイアウト設計を計算機
によって全自動で処理するためにパッド及びブロックを
配置する為の専用領域を設け、また、ほぼ１００％の配
線が可能となるように配線専用領域を設けていた。しか
し、このような領域が存在する為にチップ面積が増加
し、チップコストの増大を招いていた。このため、いっ
たん自動で作成され比較的空白の多いマスクパターンレ
イアウト全体の寸法を圧縮するために個々のマスクパタ
ーンに対して人手を介して修正を行なう必要があった。
しかし、いったん出来上がったレイアウトパターンを修
正するには膨大な工数を要していた。

【０００７】また、開発テーマが激増していることか
ら、集積回路の開発期間の短縮が重要な課題となってお
り、回路設計と、集積回路のマスクレイアウト設計とが
ほぼ並行して行なわれる傾向にある。しかし、従来の半
導体集積回路のレイアウト方法では、各ブロック毎の回
路設計が終わり、チップ全体の回路図が出来上がった状
態でないと、レイアウト設計を開始することが出来ない
という不便さがあった。

【０００８】本発明は上記従来の課題を解決するもので
あり、ブロック内の空き領域を利用したブロック配置処
理や配線処理を行うことにより、高密度なチップレイア
ウトを実現すること、更には、回路図が未完成の状態で
もレイアウト設計を開始することができる半導体集積回
路のレイアウト方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体集積回路のレイアウト方法は、回路
図を入力して半導体集積回路のマスクパターンをレイア
ウトする方法であって、前記回路図を入力する第１の工
程と、チップ境界枠（以下、スクライブレーン）とパッ
ドのマスクパターンを自動で生成する第２の工程と、ブ
ロック内のマスクパターンを自動で生成する第３の工程
と、この生成したブロック内のマスクパターンを前記ス
クライブレーン内部に手動で配置する第４の工程と、こ
の配置したブロック内部の素子のマスクパターンの移
動、変形若しくは修正を手動で編集する第５の工程と、
配置したブロック間並びにパッドとブロック間の配線を
自動または手動で配線しマスクパターンを作成する第６
の工程と、入力されている回路図が最終の回路図である
ことを判定する第７の工程と、前記第７の工程で判定し
た回路図が最終のものでなければ、更新した回路図を再
度入力する第８の工程とを備え、前記回路図が完成する
まで、第３の工程から第８までの工程を繰り返すもので
ある。このようにして、回路図が未完の状態においてマ
スクパターンレイアウトの設計をスタートしても、回路
図の更新を行う都度に、更新した回路図を再度入力し
て、第３の工程から第６の工程を実施し、さらに、回路
図を更新した場合において第８の工程を経て第３の工程
を実施することにより、回路図が最終となった時点で第
６の工程の後のレイアウトを最終のレイアウトとして得
るものである。

【００１０】さらに、本発明の半導体集積回路のレイア
ウト方法は、回路図を入力して半導体集積回路のマスク
パターンをレイアウトする方法であって、回路図を入力
する第１の工程と、この回路図が全体を表す回路図であ
るときに前記回路図からチップの境界枠及びパッドのレ
イアウトを作成し、前記回路図が全体の部分を表すとき
にチップサイズ又はパッドの数を必要に応じて入力して
チップの境界枠及びパッドのレイアウトを作成する第２
の工程と、前記回路図のブロック数が単数であるときに
ブロックを構成する素子のレイアウトを作成し、前記ブ
ロック数が複数であるときにブロック分割を行った後に
前記ブロック分割された個々のブロックの素子のレイア
ウトを作成する第３の工程と、このレイアウトがなされ
たブロックを前記スクライブレーンの内部に配置する第
４の工程と、前記配置したブロックの素子のレイアウト
の移動、変形若しくは修正を行う第５の工程と、配置さ
れた複数のブロックの間の配線又は前記パッドと前記配
置されたブロックとの間の配線を行う第６の工程と、入
力されている回路図が最終の回路図であることを判定す
る第７の工程と、前記第７の工程で判定した回路図が最
終のものでなければ、更新した回路図を再度入力する工
程とを備え、前記回路図に修正を加えたときに、この修
正された回路図を基に前記第３の工程から前記第７の工
程までを実施するものである。

【００１１】このようにして、回路図が全体を表す場合
には、チップ境界枠とパッドを自動で作成し、回路図が
未完成である場合には、チップサイズを入力する工程と
パッド数を入力する工程を経てチップ境界枠とパッドを
作成し、さらに、回路図のブロック数が単数である場合
には、ブロックのレイアウトを自動で行い、複数である
場合には、ブロック分割を実施した後に各ブロックのレ
イアウトを自動で作成する。このようにして、作成した
ブロックをスクライブレーン内に手動で配置し、さら
に、ブロックの中の修正を手動で行う。こうしてできた
ブロックとパッド間の配線又は、ブロック間での配線を
自動で行う。しかし、回路図が最終でない場合には、再
度、回路図を入力する工程を設けて、再度、ブロック分
割が必要な場合には、ブロック分割をして、ブロックの
レイアウトを自動的に行わせる。この後、必要に応じ
て、第４〜第６の工程を実施する。回路図が最終となっ
た後、第６の工程を経て作成したレイアウトを最終のレ
イアウトとするものである。このようにして、回路図が
未完成の状態であってもレイアウト設計を開始でき、ま
た高密度なチップレイアウトを実現するものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１３】まず、本実施の形態における半導体集積回
路のレイアウト方法について説明す る。図１は本実施形
態におけるレイアウト方法の工程の流れを示すフローチ
ャートである。図１において、ステップ１０１は回路図
の初期入力を行う。ここで入力する回路図は、図２に示
すような完成したチップ全体の回路図、又は、図３、４
に示すような設計途中の未完成なチップの回路図、又
は、図５に示すようなパッド回路図と図６に示すような
ブロック回路図、又は、図６に示すようなブロックの回
路図のみでも良い。ブロック回路図については、チップ
回路図と同様に未完成でも良い。

【００１４】図２〜図６において、２はパッドを示す情
報、３はブロックを示す情報、４はブロックの端子を示
す情報である。本実施の形態では、ブロックは階層設計
を行っているが、素子レベルで設計した回路図でも良
い。

【００１５】ステップ１０２では、ステップ１０１で入
力した回路図を識別して必要なデータを追加して入力す
る。図６に示すようなブロック回路図のみを入力した場
合には、パッド数を追加して入力する。また、チップ回
路図やブロック回路図と共に未完成な図面を入力した場
合には、希望するチップサイズを追加して入力する必要
がある。

【００１６】ステップ１０３では、ステップ１０１で入
力した回路図とステップ１０２で追加して入力したデー
タから、スクライブレーンとパッドを所定のルールに従
って自動的に作成する。図２に示すように完成した１チ
ップ回路図を入力した場合や図５に示すようなパッド回
路図と、図６に示すようなブロック回路図（完成した回
路図）を入力した場合には、チップサイズは、チップの
回路図やブロック回路図に含まれる素子のトータル面積
に所定の係数（任意に設定可能）を掛けて算出される。
次に上記処理で得られたチップサイズとチップの回路
図、パッド回路図から得られたパッド情報と、封入する
パッケージの情報（任意に設定可能）から適合するリー
ドフレームを自動的に選択し、このリードフレームとワ
イヤーボンディング等の組み立てのためのルールを満た
す位置にパッドを自動配置する。この際、配置されたパ
ッドには、チップ回路図、パッド回路図から接続情報が
自動で付加される。

【００１７】また、図３、４に示すように、設計途中の
未完成なチップ回路図や、図５に示すようなパッド回路
図と、図６に示すようなブロック回路図（未完成であ
り、全ブロックがなし）を入力した場合は、チップサイ
ズはステップ１０２で入力した希望のチップサイズとす
る。それ以降の処理は完成した回路図を入力した場合と
同一の工程で処理される。

【００１８】次に図６のブロック回路図のみを入力した
場合、チップサイズの決定はステップ１０２で入力した
希望するチップサイズの情報から、また、パッドの作成
は、ステップ１０２で入力したパッドの数と封入するパ
ッケージ名の情報から行われる。この場合、パッドの接
続情報を示す回路図が存在しないので、配置されたパッ
ドには、接続情報が付加されていない。回路図の設計が
進み、パッドとブロック間の接続状況が確定した段階
で、人手を介する手動でパッドに接続情報を付加する作
業を行う。

【００１９】ステップ１０３の実行結果を図７に示す。
ここで、１はスクライブレーン、２はパッドである。

【００２０】ステップ１０４では、ステップ１０１で入
力した回路図に複数のブロックが含まれている場合は、
ブロック毎に回路図を分割する。このようなブロックの
分割を行う為に、あらかじめ回路図を作成するときに、
素子にブロックを分割する為の情報を付加しておく。

【００２１】ステップ１０５では、ステップ１０４で分
割された回路図を利用してブロックを作成する。ブロッ
クＡの素子の作成、素子の配置、素子間の配線を行った
結果を図８に示す。ここでは、ブロック内部で完結しな
い配線について、ブロック枠上に端子４４ａ〜４４ｃを
設ける。ここで、ブロック枠上に設けた端子４４ａ〜４
４ｃには、接続情報と同一の端子名が自動的に付加され
るものとする。ステップ１０１により、図２、図３又は
図４の回路図が入力された場合、端子４４ａ〜４４ｃに
はＶＣＣ、ＧＮＤ、Ｎ１という端子名が付与される。次
に、ステップ１０１により、図６のブロック回路図が入
力された場合は、ブロック間の接続関係がわからない為
に、ブロック間の接続を考慮した接続情報を回路図に付
与しておく必要がある。図６のように、ブロックＡの端
子の接続情報をＶＣＣ、ＧＮＤ、Ｎ１としておく。

【００２２】ステップ１０６では、ステップ１０５で作
成したブロックを、ステップ１０３で作成したスクライ
ブレーン上に手動で配置する。この際、パッドを配置す
る領域が存在しない為に、パッドの周囲でのルールを満
たす場所ならば、自由にブロックを配置することができ
る。ブロックを配置すると、配置したブロックの端子に
ステップ１０５で付加された端子名と同一の名称の接続
情報が付与される。図９にブロックＡを配置した例を示
す。ここで４ａ〜４ｃは、ブロックＡの端子であり、接
続情報はＶＣＣ、ＧＮＤ、Ｎ１が付与される。

【００２３】ステップ１０７は、ステップ１０６におい
て手動で配置したブロック内部の素子の移動や変形など
をさらに手動で編集する工程である。本発明では、配線
専用領域を持たずに、空きスペースを配線領域として利
用することから、ブロック内部のレイアウト状況（混雑
度合い）に因っては、ブロック配線が不可能な場合があ
る。この場合に、ブロック内の素子の配置を手動で変更
したり、素子の形状を手動で変形したりして空きスペー
スを確保してから、次のステップの配線を行うようにす
る。この際、ブロック形状は矩形に限らず、自由な形状
に変形することができる。

【００２４】ステップ１０５でブロックＢを作成した結
果を図１０に、このブロックＢを手動編集したものを図
１１に示す。ここで、３はブロックＢ、４４ａ〜４４ｃ
はブロックの端子、５は素子の変形を行った素子図形で
ある。

【００２５】図１０において、素子５の素子端子５５は
ブロック端子４４ｂと同一の接続情報を有するが、ブロ
ック端子４４ｂとは逆方向に素子端子５５が存在する為
に、配線形状が概して良くない。そこで、素子５の直列
の本数を４本から３本というように、空き領域を利用し
て素子の変形を行い、ブロック端子４４ｂと素子端子５
５が近くになるように編集を行っている。

【００２６】ステップ１０８では、ステップ１０６にお
いて手動で配置されたブロックや、ステップ１０７にお
いてブロック内部のレイアウトの変更を行ったブロック
に対し、ステップ１０６で自動で付与されたブロック端
子の接続の情報と、ステップ１０３で自動で付与された
パッドの接続の情報から、ブロック間配線とブロックと
パッド間の配線を自動で行う。この際、配線専用領域を
設定せずに、ブロック内の空き領域を利用して配線を自
動で行う。但し、手動での入力も可能である。図１２に
ブロックＡ、Ｂ間の配線を実行したレイアウト結果を示
す。ここで、１はスクライブレーン、２はパッド、３は
ブロック、４ａ〜４ｃはブロックの端子、６ａ〜６ｃは
ブロックの端子４ａ〜４ｃを接続する配線である。ここ
で端子４ａ〜４ｃを接続する６ａ〜６ｃは、ブロック間
の空き領域を利用して行っている。

【００２７】その後、ステップ１０１或いはステップ１
０９（後述する）で入力された回路図が最終の回路図で
あるか否かを判定する。判定の結果、入力されている回
路図が最終の回路図でなければ、ステップ１０９に進
む。ステップ１０９では、更新した回路図を再度入力す
る。そして、完成した回路図が入力されるまで、ステッ
プ１０４からステップ１０９を繰り返す。例えば、ブロ
ックＡのみの設計が完了した図３の段階で、マスクレイ
アウトを開始した場合には、ステップ１０１で図３の回
路図を入力し、ステップ１０２〜１０８をブロックＡに
対して行う。この間にブロックＢの設計を行う。このブ
ロックＢの設計が完了した図４の段階で、ステップ１０
９で図４の回路図を入力し、ステップ１０４〜１０８を
行う。完成した図２の回路図がステップ１０９で入力さ
れ、それに対してステップ１０４〜１０８を実行し終っ
たら、レイアウト設計が完了する。

【００２８】

【発明の効果】以上のように本発明は、回路図が完成す
るまで、第３の工程〜第７の工程を繰り返すことによっ
て高密度なチップレイアウトを実現することができる、
また回路図が未完成の状態であってもレイアウト設計を
開始することができる優れた半導体集積回路のレイアウ
ト装置を提供するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体集積回
路のレイアウト方法の工程の流れを示すフローチャート

【図２】図１のステップ１０１の動作を説明する図（チ
ップ回路図が完成の場合）

【図３】図１のステップ１０１の動作を説明する図（チ
ップ回路図が未完成の場合）

【図４】図１のステップ１０１の動作を説明する図（チ
ップ回路図が未完成の場合）

【図５】図１のステップ１０１の動作を説明する図（パ
ッド回路図）

【図６】図１のステップ１０１の動作を説明する図（ブ
ロック回路図）

【図７】図１のステップ１０３の動作を説明する図（ス
クライブレーン、パッド図）

【図８】図１のステップ１０５の動作を説明する図（ブ
ロックＡレイアウト図）

【図９】図１のステップ１０６の動作を説明する図（ブ
ロック配置図）

【図１０】図１のステップ１０５の動作を説明する図
（ブロックＢレイアウト図）

【図１１】図１のステップ１０７の動作を説明する図
（ブロックＢレイアウト編集図）

【図１２】図１のステップ１０８の動作を説明する図
（ブロック間配線図）

【図１３】従来の半導体集積回路のチップ構造図

【図１４】従来の半導体集積回路のレイアウト方法を説
明するための図であり、ブロック配置後のレイアウト図

【図１５】従来の半導体集積回路のレイアウト方法を説
明するための図であり、パッドとブロックとの間、およ
びブロック間配線後のレイアウト図

【符号の説明】

１ スクライブレーン ２ パッド ３ ブロック ４ａ〜４ｃ ブロック３の端子 ５ 変形を行った素子図形 ６ａ〜６ｃ ブロック３の端子４ａ〜４ｃを接続する配
線 ７ パッド２を配置する領域 ８ ブロック３を配置する領域 ９ パッド２とブロック３間の配線を行なう為に設けら
れた配線専用領域 １０ 複数のブロック３の間の配線を行なう為に設けら
れた配線専用領域 １１ パッドとブロック端子４ａを接続する配線専用領
域９に施された配線 １２ ブロック端子４ａ〜４ｃの間を接続する配線専用
領域１０に施された配線 ４４ａ〜４４ｃ ブロック３内部の端子図形 ５５ 素子５の素子端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−120375（ＪＰ，Ａ) 特開 平３−88071（ＪＰ，Ａ) 特開 平６−181259（ＪＰ，Ａ) 特開 平９−160941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 回路図を入力して半導体集積回路のマス
   クパターンをレイアウトする方法であって、前記回路図
   を入力する第１の工程と、チップ境界枠（以下、スクラ
   イブレーン）とパッドのマスクパターンを自動で生成す
   る第２の工程と、ブロック内のマスクパターンを自動で
   生成する第３の工程と、この生成したブロック内のマス
   クパターンを前記スクライブレーン内部に手動で配置す
   る第４の工程と、この配置したブロック内部の素子のマ
   スクパターンの移動、変形若しくは修正を手動で編集す
   る第５の工程と、配置したブロック間並びにパッドとブ
   ロック間の配線を自動または手動で配線しマスクパター
   ンを作成する第６の工程と、入力されている回路図が最
   終の回路図であることを判定する第７の工程と、前記第
   ７の工程で判定した回路図が最終のものでなければ、更
   新した回路図を再度入力する工程とを備え、前記回路図
   が完成するまで、第３の工程から第７の工程までを繰り
   返すことを特徴とする半導体集積回路のレイアウト方
   法。
2. 【請求項２】 回路図を入力して半導体集積回路のマス
   クパターンをレイアウトする方法であって、回路図を入
   力する第１の工程と、この回路図が全体を表す回路図で
   あるときに前記回路図からチップの境界枠及びパッドの
   レイアウトを作成し、前記回路図が全体の部分を表すと
   きにチップサイズ又はパッドの数を必要に応じて入力し
   てチップの境界枠及びパッドのレイアウトを作成する第
   ２の工程と、前記回路図のブロック数が単数であるとき
   にブロックを構成する素子のレイアウトを作成し、前記
   ブロック数が複数であるときにブロック分割を行った後
   に前記ブロック分割された個々のブロックの素子のレイ
   アウトを作成する第３の工程と、このレイアウトがなさ
   れたブロックを前記スクライブレーンの内部に配置する
   第４の工程と、前記配置したブロックの素子のレイアウ
   トの移動、変形若しくは修正を行う第５の工程と、配置
   された複数のブロックの間の配線又は前記パッドと前記
   配置されたブロックとの間の配線を行う第６の工程と、
   入力されている回路図が最終の回路図であることを判定
   する第７の工程と、前記第７の工程で判定した回路図が
   最終のものでなければ、更新した回路図を再度入力する
   工程とを備え、前記回路図に修正を加えたときに、この
   修正された回路図を基に前記第３の工程から前記第７の
   工程までを実施することを特徴とする半導体集積回路の
   レイアウト方法。
3. 【請求項３】 前記第２、第３の工程が自動でなされ、
   前記第４、第５の工程が手動でなされ、前記第６の工程
   が手動又は自動でなされることを特徴とする請求項２記
   載の半導体集積回路のレイアウト方法。