JPH10340959A - レイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】自動レイアウトシステムにおいて、ハードマク
ロ端子と外部セル端子を接続する冗長な配線パターンを
無くし、集積回路の集積度を上げるレイアウト方法の提
供。 【解決手段】半導体集積回路の自動レイアウトシステム
において、ハードマクロライブラリーの端子および配線
パターンを削除することにより、新たに配線領域を作
り、ハードマクロ端子と外部セル端子間を適切な配線パ
ターン発生させ、また、他の接続にも配線領域として使
用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
自動レイアウトパターンをコンピュータを用いて自動的
に発生させる半導体集積回路自動レイアウトシステムに
関し、特にハードマクロを有する自動配線方法に関す
る。

【０００２】

【従来の技術】従来、自動レイアウトシステムにおい
て、ゲートアレイ、セルベース等のＡＳＩＣ（Applicat
ion Specific Integrated Circuit）では、階層無し
でレイアウトを行う場合が多い。この場合、局部的に配
線が混雑する箇所が存在すると、当該部分の混雑を緩和
するために、混雑していない部分が影響を受けることに
なる、集積度が低くなる。このため、当該部分をハード
マクロにして集積度を上げていた。

【０００３】図４は、従来の自動レイアウトシステムの
処理フローを示す流れ図である。図４に示すように、自
動レイアウトシステムに、回路接続情報４０１、セルラ
イブラリ４０２、ハードマクロの端子、配線禁止、外形
を含むハードマクロライブラリ４０３を入力することに
より、ハードマクロを、操作者が表示端末を介してて対
話的に配置し（ステップ４０４）、次に他のセルを自動
配置していた。すなわち、ハードマクロの配置後、電源
配線（ステップ４０５）、回路接続情報に従いセルの自
動配置（ステップ４０６）、概略配線（ステップ４０
７）、詳細配線工程（ステップ４０８）によりレイアウ
ト結果４０９が出力される。

【０００４】図５は、従来のハードマクロ端子部のレイ
アウト平面図を示したものである。図５に示すように、
ハードマクロは、チップのどこに置かれても、外部セル
とハードマクロ端子５３を接続し易くするために、パッ
ドを有しており、内部プリミティブセル５１と接続され
ている。そしてこの接続は、配線パターン５４で行われ
ている（すなわちハードマクロは内部プリミティブセル
と端子と配線を備えている）。

【０００５】図６は、従来の別のハードマクロ端子部の
レイアウト平面図を示したものである。図６に示すよう
に、配線パターン６４がハードマクロ端子６３を兼用し
て、内部プリミティブセル６１に接続されている。通
常、配線パターン６４は、最小配線幅で配線されてい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ハ
ードマクロを、チップ上に配置し、チップ電源とハード
マクロの電源配線パターン５２、６２を接続する場合、
外部セルの端子がハードマクロ端子５３、６３の位置に
より、接続配線が冗長または接続不可能になる、という
問題点を有している。

【０００７】また、ハードマクロを回転して配置する場
合には、ハードマクロ端子５３、６３をどの方向からも
接続できるようにするためには、例えば、２層レイアウ
トの場合、第一アルミ配線層と第二アルミ配線層の端子
を設けなければならない。

【０００８】しかし、ハードマクロ端子５３、６３に接
続するのは、片側のレイヤ（層）のため、無駄なスルー
ホールをレイアウト上に持つことになり、余分な配線負
荷容量を発生させ、スピードを遅くしているという問題
点も有している。

【０００９】以上説明第したように、従来のハードマク
ロを用いた半導体集積回路の自動レイアウトシステムは
下記記載の問題点を有している。

【００１０】(1)第１の問題点は、ハードマクロは、外
形、配線禁止領域、端子のみを、箱として認識している
ため、チップ電源配線パターンにより、配線不可能、冗
長配線を発生し、集積度を低くしてしまうことがある、
ということである。

【００１１】その理由は、すべての方向に接続できるよ
うに、ハードマクロ端子のパッドが最小配線幅の２倍以
上で作成されている、ことによる。また、ハードマクロ
内配線パターンにスルーホールを打つため、その部分で
の配線を変更することができない、ためである。

【００１２】(2)第２の問題点は、端子の負荷容量が多
くなるため、スピードが低下する、ということである。

【００１３】その理由は、接続されていないハードマク
ロ端子がそのままレイアウト上に残っているためであ
る。

【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、冗長な配線パタ
ーンを無くし、集積回路の集積度を上げ、かつ、高速化
するレイアウト方法を提供することにある。

【００１５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体集積回路の自動レイアウトシステ
ムにおいて、ハードマクロ端子および前記ハードマクロ
端子に接続される内部プリミティブセル端子および前記
ハードマクロ端子、前記内部プリミティブセル端子間の
レイアウトパターン情報を少なくとも有するハードマク
ロライブラリーにおいて、前記ハードマクロ端子及び前
記レイアウトパターンを削除し、前記内部プリミティブ
セル端子をハードマクロ端子として生成し、配線レイア
ウトをすることを特徴とする。

【００１６】［発明の概要］本発明は、配線パターンを
計算させ、自動的に配線を行う自動レイアウトシステム
において、回路接続情報とそのセルライブラリとハード
マクロライブラリを自動レイアウトシステムに入力し、
ハードマクロ等を、入手または自動で配置する。

【００１７】次に、ハードマクロライブラリよりハード
マクロ端子に接続されている内部プリミティブセルの端
子を認識し、ハードマクロ端子、および、該ハードマク
ロ端子に接続されている配線レイアウトパターンを削除
する。

【００１８】次に内部プリミティブセル端子をハードマ
クロ端子として生成し、ハードマクロライブラリを変更
する。

【００１９】次に、回路接続情報を基に、すべてのセル
を自動配置し、概略配線、詳細配線を行い、実際の配線
レイヤと配線幅をもつレイアウトパターンとして発生さ
せる。

【００２０】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。

【００２１】図１は、本発明の実施の形態の処理フロー
を説明するための流れ図である。図１を参照すると、本
発明の一実施例は、半導体集積回路の自動レイアウトシ
ステムで表示端末を介して対話的に配置および配線が行
えるシステムにおいて、ハードマクロ端子、ハードマク
ロ端子に接続される内部プリミティブセル端子、及びハ
ードマクロ端子と内部プリミティブセル端子間のレイア
ウトパターン情報を少なくとも有するハードマクロライ
ブラリ１０３と、回路接続情報１０１と、セルライブラ
リ１０２と、を備え、これらの情報を入力する。そし
て、ハードマクロ端子及び配線レイアウトパターンを削
除し、内部プリミティブセル端子をハードマクロ端子と
して生成し、配線レイアウトをするものである。

【００２２】本発明の実施の形態の動作について、図１
を参照して詳細に説明する。

【００２３】自動レイアウトシステムに配線経路を決定
するための回線接続情報１０１とセルライブラリ１０２
とハードマクロライブラリ１０３を入力して、プリバッ
ファ、ハードマクロ、グルーピングエリアを配置する。

【００２４】次に自動レイアウトシステムは、ハードマ
クロライブラリ１０３の端子、配線、禁止情報を解析
し、ハードマクロ端子からハードマクロ内部プリミティ
ブセルに接続される端子、配線情報を削除することによ
り（ステップ１０５）、配線領域を作成し、内部プリミ
ティブセルの端子部分をハードマクロ端子として生成す
る（ステップ１０６）。

【００２５】次にチップ電源とハードマクロ電源を接続
し（ステップ１０７）、回路接続情報に沿って、すべて
のセルを配置する（ステップ１０８）。次に概略配線を
行い（ステップ１０９）、詳細配線において、配線パタ
ーンを作成する（ステップ１１０）。

【００２６】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の一実施例について図面を参照
して以下に説明する。図１を参照すると、本発明の一実
施例は、半導体集積回路の自動レイアウトシステムで対
話的に配置および配線が行えるシステムにおいて、ハー
ドマクロ端子およびハードマクロ端子に接続される内部
プリミティブセル端子、およびハードマクロ端子、内部
プリミティブセル端子間のレイアウトパターン情報を少
なくとも有するハードマクロライブラリ１０３と回路接
続情報１０１とセルライブラリ１０２を入力し、ハード
マクロ端子及び配線レイアウトパターンを削除し、内部
プリミティブセル端子をハードマクロ端子として生成
し、配線レイアウトをする。

【００２７】図１に示すように、自動レイアウトシステ
ムに配線経路を決定するための回路接続情報１０１とセ
ルライブラリ１０２とハードマクロライブラリ１０３を
入力する。

【００２８】ゲートアレイおよびセルベース等のＡＳＩ
Ｃのハードマクロでは、図２に示すように、チップ電源
と接続するために電源配線パターン２２は、ハードマク
ロを周回しており、この電源配線パターン２２の内側に
ハードマクロ端子２３が配置される。

【００２９】ハードマクロ端子２３は、内部プリミティ
ブセル２１の端子に接続され、この間は配線パターン２
４で配線されている。これらの情報がハードマクロライ
ブラリーに含まれている。

【００３０】次に、ハードマクロを配置し（ステップ１
０４）、ハードマクロライブラリ１０３の情報からハー
ドマクロ端子２３、配線パターン２４を削除することに
より（ステップ１０５）、図３に示すように、配線領域
３５を作ることができる。

【００３１】さらに、図３を参照して、内部プリミティ
ブセル３１にハードマクロ端子３３を生成し（ステップ
１０６）、ハードマクロ端子３３から外部セル端子に配
線できない情報元のハードマクロ禁止情報に追加する。

【００３２】次に、チップ電源とハードマクロ電源パタ
ーン３２を接続する（ステップ１０７）。

【００３３】次に、概略配線、詳細配線を行う時、配線
領域３５を、回路接続情報１０１に沿って、外部セル端
子とハードマクロ端子の接続、および外部セル端子どう
しの接続に使用する。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
ハードマクロの位置、方向によらず、ハードマクロ端子
及びその配線パターンを削除することにより、新たに配
線領域を作成しているため、冗長な配線を除去でき、集
積度を向上させることができるという効果がある。

【００３５】また、本発明によれば、端子等を削除し、
新たにハードマクロ端子を生成して、配線を行っている
ので、ハードマクロ端子の接続は、１レイヤのみとな
り、使用していないレイヤの配線負荷容量を削減するこ
とができるので、回路の高速化ができる。

【図面の簡単な説明】

【図１】本発明の一実施例のレイアウト方法の処理フロ
ーを示すフローチャートである。

【図２】本発明の一実施例におけるハードマクロ端子部
のレイアウト平面図である。

【図３】本発明の一実施例におけるハードマクロ端子部
生成後のレイアウト平面図である。

【図４】従来のレイアウト方法の処理フローを示すフロ
ーチャートである。

【図５】従来のハードマクロ端子部のレイアウト平面図
（その１）である。

【図６】従来のハードマクロ端子部のレイアウト平面図
（その２）である。

【符号の説明】

２１、３１、５１、６１ 内部プリミティブセル ２２、３２、５２、６２ 電源配線パターン ２３、３３、５３、６３ ハードマクロ端子 ２４、５４ 配線パターン ３５ 配線領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路装置の自動レイアウトシス
   テムにおいて、 ハードマクロ端子、前記ハードマクロ端子に接続される
   内部プリミティブセル端子、および前記ハードマクロ端
   子と前記内部プリミティブセル端子間の配線レイアウト
   パターン情報を少なくとも有するハードマクロライブラ
   リを備え、 ハードマクロを配置した後、前記ハードマクロ端子及び
   前記配線レイアウトパターンを削除し、前記内部プリミ
   ティブセル端子をハードマクロ端子として生成し、配線
   レイアウトを行う、ことを特徴とするレイアウト方法。
2. 【請求項２】半導体集積回路装置の自動レイアウトシス
   テムにおいて、 （ａ）ハードマクロ端子、前記ハードマクロ端子に接続
   される内部プリミティブセル端子、および前記ハードマ
   クロ端子と前記内部プリミティブセル端子間の配線パタ
   ーン情報を少なくとも含むハードマクロライブラリ、回
   路接続情報、及びセルライブラリの情報を入力し、 （ｂ）ハードマクロを配置した後、前記ハードマクロラ
   イブラリより、ハードマクロ端子に接続されている内部
   プリミティブセルの端子を認識し、前記ハードマクロ端
   子、および前記ハードマクロ端子に接続されている配線
   パターンを削除し、 （ｃ）前記内部プリミティブセルの端子部にハードマク
   ロ端子を生成し、 （ｄ）チップ電源とハードマクロ電源パターンを接続
   し、 （ｅ）前記回路接続情報に従って全てのセルの配置を行
   い、概略配線を行い詳細配線により配線パターンを作成
   する、 ことを特徴とするレイアウト方法。