JP2007128512A - 半導体デバイスの製造適合性を向上させるための方法、システム及びプログラム - Google Patents

Abstract

【課題】 集積回路基板に形成されたセルとセル内の構造体とを相互接続して製造適合性及び信頼性を向上させる方法、システム及び媒体を提供すること。
【解決手段】 集積回路のセル及びセル内の構造体の製造適合性を改善するための方法、システム及び媒体が開示される。実施形態は、プログラマブル・セルを配列することと、プログラマブル・セルを配線することと、製造適合性改善の機会についてセル配列及び相互接続ワイヤを分析することと、プログラマブル・セル構造体を修正して製造適合性改善を組み込むこととを含む方法からなる。幾つかの実施形態においては、ワイヤは、短絡を防止するために広げられている。他の実施形態においては、コンタクト及びバイアの信頼性は、コンタクト及びバイアを取り囲む領域に付加的なメタライゼーションを追加することによって、又は冗長コンタクト及びバイアを追加することによって改善される。一実施形態において、一連の製造適合性改善は、反復的な形で集積回路セルに対して行われる。
【選択図】 図１２

Description

本発明は、一般に、集積回路の分野に関する。より特定的には、本発明は、集積回路基板に形成されたセルとセル内の構造体とを相互接続して製造適合性及び信頼性を向上させる方法、システム及びプログラムに関する。

今日、集積回路は、サブミクロンの範囲の深さ寸法を有する多くの重要な回路構造体と共に、何百万ものトランジスタを単一チップ上に収容している。製造業者がより多くの回路要素をより小さいシリコン基板表面積に実装するのに伴い、技術者及び設計者は、集積回路設計及び製造プロセスの大部分を自動化するハードウェア及びソフトウェア・ツールを開発した。これらのソフトウェア及びハードウェア・ツールは、構想から製造までの時間を激減させたが、これらのツールは、現在、製造上の制限を有する。こうした制限の１つが、製造段階及びテスト段階の両方の間の、及び最終製品のチップにおける、集積回路の信頼性である。これらのツールが現在用いられているときに、それらはまた、回路部品の密度の増加を妨げることになる。

集積回路を開発する幾つかの手法が存在するが、主要な方法は、現在、開発プロセスにおいて標準セルを用いるものである。セル・ベース・トポロジとも呼ばれる、この標準セル法は、ゲート・アレイ法などの他の方法よりも高い回路密度を達成するという利点を有する。ゲート・アレイ法と同様に、標準セル設計は、セルと呼ばれる一組の所定の回路要素を基に回路設計を実装する。標準セルの複雑さは、ゲート・アレイに見出されるものなどの単純な論理ゲートから、ＲＡＭ、ＲＯＭ及びＰＬＡなどのブロック・レベル部品にまで及ぶことがある。換言すれば、セル・ベース・トポロジは、ｎ−ＦＥＴ及びｐ−ＦＥＴトランジスタのような下位レベルのセルから構成することもできるし、或いは、スクラッチからか又は下位レベルのセルを組み合わせることのいずれかによって設計される、複合機能ブロックから構成することもできる。

設計者及び技術者は、一般に、まず論理回路の概略図又はハードウェア記述言語（ＨＤＬ）仕様を準備することによって、半導体集積回路を設計し製造する。ＨＤＬ仕様は、回路要素をどのように相互接続するかについての詳細を提供する。標準セル技術を用いて、概略図又はＨＤＬ仕様を、特定のセル・ライブラリの標準セルに合成する。各々の標準セルは、トランジスタを用いて実行される論理関数に対応するものである。

ＨＤＬ仕様及びセル・ライブラリからの標準セルを用いると、集積回路設計の回路要素の特定の相互接続は、一般的には、回路網要素のリスト、別名、ネット・リストで表される。一連のコンピュータ支援設計ツールが、標準セル及びセル間の相互接続のこのネット・リストを生成する。フロア・プランナ又は配置ツールが、ネット・リストを用いて、集積回路のレイアウト・パターンで標準セルを特定の位置に配置する。このレイアウト・パターンを生成した後に、ルータと呼ばれるソフトウェア・ツールが、セル間の導電性パスの物理的な位置を決定する。セル・ベースの回路設計の回路要素間相互接続の自動配線を容易にするために、多数のアルゴリズムが開発され、実行されてきた。これらのアルゴリズムは、ルータのソフトウェア・ツールの中核をなすものである。これらのルータのアルゴリズムは、ネット・リストのパラメータを、他のパラメータと併せて用いて、機能ブロック・セルを含む標準セルの回路要素間の相互接続を自動的に配線しようとする。

セル・ベースの設計に用いられる大部分の配線ツールは、標準セル及び機能ブロックなどの回路要素の配置から開始する。回路要素の配置は、上述のフロア・プランナの場合のように、自動とすることもできるし、或いは手動とすることもできる。回路要素の配置は、方向要件、他の従属セルに対するセル配置の必要性、回路の詰め込み要件及びセル間の相互接続ラインの数などの、多数のパラメータによってもたらされる。

配置後の、配線の典型的な次のステップは、一般に、全体的な配線と呼ばれる。グローバル・ルータは、相互接続のグループに対し、一般的なパスすなわちチャネルを論理的に決定しようとするものである。グローバル・ルータは、チャネルを決定する際に、相互接続に使用可能な道及び相互接続の長さなどの多くのファクタを考慮する。グローバル・ルータが相互接続ラインの一般的な流れを割り当てると、設計者は、チャネル・ルータなどの詳細ルータを用いて、実際の相互接続ラインをグローバル・ルータによってなされた割り当てに合わせる。換言すれば、グローバル割り当てが行われると、グローバル・ルータにより割り当てられるラインのすべてを各々のチャネルを通していかに配線するかを算出することが、チャネル・ルータのジョブになる。簡単に言えば、チャネル・ルータは、１つのセルからターゲットを選択し、第２のセル上のターゲットへの特定の物理パスを決定する。ルータは、定義された相互接続のすべてについてこのプロセスを繰り返す。

効率的な配線を容易にするために、標準セルは、多くの場合、ルータに対して多数のセル・ターゲットを有する。標準セルにおいて多数のターゲットを有することにより、ルータに、相互接続ラインの宛先を選択する際により多くの融通性が与えられる。換言すると、ルータは、相互接続ラインを短くする、標準セルの要件に合致する、又はチャネル制約に準拠する様々なターゲットのなかから選択することができる。実際の相互接続ラインを配線する際に、チャネル・ルータは、以前に配置されたセルを再配置して設計を実装する必要がある場合がある。例として、特定のチャネルで実行しなければならない相互接続ラインの数が、割り当てられたチャネル幅を物理的に超えることがあり、それは、チャネル幅を増加させ、相互接続ラインに適応するためにセルを移動させることを要求する。

標準セルが配置及び配線されると、ネット・リスト、セルのレイアウト定義、配置及び配線データが組み合わされて、集積回路を製造するために用いられる集積回路のレイアウト定義を形成する。集積回路は、ウェハとして知られている基板上に多数の層を付着させることによって製造される。最下位の「ベース」層は、拡散領域を含むトランジスタの活性領域と、ゲート酸化物領域と、ポリシリコン・ゲート電極と呼ばれることが多い、所望のパターンの多結晶シリコン・ゲート電極とを含む。

集積回路層は、酸化、エッチング、ドーピング及び材料付着などの他のプロセス・ステップと結び付けられる一連のパターン定義ステップにより製造される。次に、１つ又はそれ以上の金属層をベース層の上部に付着させて、標準セルを相互接続する導電性セグメントを形成する。金属化層を基板上に形成すると、トランジスタを相互接続してＮＡＮＤゲート、インバータなどのようなより複雑なデバイスを形成するのが容易になる。現在の集積回路は、典型的には、６ないし１０の金属化層を有する。

金属化層は、ライン、コンタクト及びバイアを利用して、セルの各々においてトランジスタを相互接続し、且つ、セルを相互接続して、プロセッサ、状態マシン又はメモリなどの集積回路を形成する。ラインは、典型的には、各々の層内の並列パス内にある。垂直方向に隣接する層内のラインは、多くの場合、例えば酸化ケイ素などの層間誘電体層とも呼ばれる非導電性パッシベーション層により分離される状態で、互いに対し垂直に延びる。酸化ケイ素をエッチングして、回路設計に従って種々の金属化層のラインを相互接続するバイアを形成する。集積回路の入力及び出力を、コンタクト及びバイアを有する表面まで持っていき、チップ・パッケージのピンで該回路を結合する。チップ・パッケージは、典型的には、集積回路を取り囲んで該回路を損傷から保護するエポキシ又はセラミックと、該集積回路の入力及び出力と例えば印刷回路基板との間の接続を容易にするピンとを含む。

前述の製造プロセスを用いて、集積回路は、チップ・パッケージにおいて利用可能な機能と速度の両方を増加させるために縮小されてきた。設計者は、絶えずセル構造体をより小さな寸法に縮小して、基板の単位面積当たりのセル密度を高めてきた。残念なことに、セル構造体及び相互接続ラインが縮小されるのに伴って、こうした小型化により、特定の製造上の課題が生じた。

技術者及び設計者は、集積回路の小型化プロセスの際に多数の製造上の問題に遭遇している。１つの製造上の問題の例としては、相互接続ライン又はワイヤが往々にしてあまりにも近接して配置されて、それらが作成されるときに共に短絡しがちなことである。ワイヤの短絡に関連する製造上の問題の他に、不適切にエッチングされたバイア・ホールは、バイアが上部及び底部金属層に十分に接触できないようにすることがある。さらに、製造プロセスの間のポリシリコンのコーナーの丸み付け又は活性拡散は、トランジスタなどのセル部品の有効寸法を変える。こういった問題のため、短絡したワイヤ又は不適切にエッチングされたバイア・ホールの問題を解決する技術などの製造適合性設計（ＤＦＭ）技術が、益々重要になっている。

残念なことに、セル・レベルでのＤＦＭ技術は、それらがセルの内部の構造体を改善するに過ぎないので、十分なものではない。セルが配置されたとき又はその場にあるときに、セルの外部の構造体、すなわち他のセル又は最上位レベルの相互接続と相互作用することがある構造体の改善が行われなければならない。セルの位置は幾通りもあるため、セル状態ごとに完全なレイアウト・セットを設計することは実行不可能である。

セル・レベルでＤＦＭ技術を用いる代わりに、設計者は、代替的にソフトウェア手法に頼る。或る設計者は、ソフトウェアを用いて、最上位レベルを修正し、付加的な形状をそれに追加する。しかしながら、このようにソフトウェアを用いて形状を追加することは、多くの不利点を有する。第１に、形状を最上位レベルに追加すると、設計の複雑さが大幅に増加する。第２に、設計者は、ブール演算などを修正する以外には、ほとんど設計を制御しない。最後に、このようにソフトウェアを用いると、一般に、形状が取り除かれ、設計が単純化されるどころか、形状が追加され、設計が複雑になるに過ぎない。

配線ターゲットの接続数を減少させるといった、最上位レベルの複雑さを減少させる階層的な方法が提案されてきた。しかしながら、こうした方法は、セルが配置される異なる状態に起因して、セル及び最上位レベルの複雑さを減少させる効果を制限している。例えば、３つのＤＦＭ改善を行うようにすることができるセルを考える。２つの異なる状態又はインスタンスでそのセルを用いることができるとさらに仮定する。行うことができる唯一のＤＦＭ改善は、両方のセル状態に共通するものである。多くの場合、これは、３つの可能性のある改善のうちの１つのＤＦＭ改善を両方のセル・インスタンスに対して行うことを可能にするに過ぎない。

基本セル・レベルでの集積回路の製造上の信頼性を高めるための新しい方法、すなわち新しいＤＦＭ技術が必要である。ワイヤの短絡を防止し、バイア及びコンタクトを改善するといった、新しいＤＦＭ技術が必要である。さらに、こうした新しいＤＦＭ技術は、集積回路のさらなる小型化を容易にする。

上で示した問題は、大部分が半導体デバイスの製造適合性を向上させるための方法、システム及び媒体により対処される。１つの実施形態は、修正されたセルを用いて集積回路の製造適合性を向上させるための方法を含むものである。この方法は、一般に、修正されていないセルを配列することと、セル間の導電性パスのルートを定めることと、製造適合性改善の機会についてセルの配列を評価することと、セルを修正して製造適合性改善の修正を個々のセル・インスタンスに組み込むこととを含む。

別の実施形態は、セルを修正することによって半導体基板上の集積回路の製造適合性を向上させるためのシステムを含むものである。このシステムは、一組の修正されていないセルを配置し配列するための配列モジュールと、セル間のワイヤルートを指定するためのルータとを含むことができる。このシステムは、製造適合性改善の機会についてセルの配列を検査する評価モジュールを含むことができる。このシステムはさらに、セルを修正して製造適合性改善の修正を組み込む修正モジュールを含むことができる。このシステムはまた、集積回路のタイミング性能のような特性を評価するためのモジュールを含むことができる。

さらなる実施形態は、集積回路設計の製造適合性を向上させるための、マシンへの命令を含むマシン・アクセス可能媒体を含むものである。マシン・アクセス可能媒体は、多数の集積回路のセルを配列し、セル間の相互接続導電性パスのルートを定め、製造適合性の改善について集積回路のセルの配列を評価し、セルを修正して製造上の修正を組み込むための命令を含むことができる。

本発明の他の目的及び利点は、以下の詳細説明を読んだときに、及び同じ符号が同様の要素を示すことができる添付図面を参照したときに、明らかとなるであろう。

以下は、添付図面に示される本発明の例示的な実施形態の詳細説明である。例示的な実施形態は、本発明を明瞭に伝えるくらいに詳細である。しかしながら、提供される詳細の程度は、実施形態の予想される変形形態を制限することが意図されるものではないが、逆に、添付の特許請求の範囲により定められる本発明の趣旨及び範囲に含まれるすべての修正、均等技術及び代替技術をカバーすることが意図されるものである。以下の詳細説明は、こうした実施形態を当業者に明らかにするように企図されている。

一般に、半導体デバイスの製造適合性を向上させる新しいＤＦＭ技術のための方法、システム及び媒体が開示される。集積回路の半導体基板に形成されたセル及びセル内の構造体の製造適合性及び信頼性を向上させるための新しいＤＦＭ技術が説明される。実施形態は、配置及び配線ツールに使用可能な代替的なワイヤリング・ターゲットを有する基本セルと、インサイチュー（ｉｎ−ｓｉｔｕ）プログラマブル・セルを形成するために組み合わされるプログラマブルＤＦＭオーバーレイ・テンプレートとを含むものである。幾つかの実施形態において、ソフトウェア又は設計者は、使用されない冗長入力及び出力接続を除去して、キャパシタンス及び臨界（ｃｒｉｔｉｃａｌ）領域を減少させる。他の実施形態においては、ソフトウェア又はハードウェアは、セルの内部のワイヤをそれらが分離するように移動させ、金属ブリッジングの可能性を減少させる。さらなる実施形態においては、コンタクトの有効範囲を増加させるために付加的な金属が追加される。

代替的な実施形態においては、オリジナルの基本セルには、オーバーレイ・セル上でイネーブルにされるすべての配線ターゲットが配置される。分析ステップが実行され、オーバーレイ・セルが部分的に修正されて、使用されない入力又は出力が除去される。オーバーレイ・セルが部分的に修正されるときに、２つの異なるアルゴリズムのうちの１つを実行することができる。１つの場合（ｉｎｓｔａｎｃｅ）においては、冗長バイア・アルゴリズムを実行して、コンタクト金属の有効範囲を増加させる機会（ｏｐｐｏｒｔｕｎｉｔｉｅｓ）について分析することができる。この場合には、冗長バイア・アルゴリズムがオーバーレイ・セルの部分的修正後に実行されるときに、冗長バイアを実装する機会について分析するためのアルゴリズムのような第２のアルゴリズムを実行することができる。代替的な場合においては、冗長バイア・アルゴリズムは、金属の有効範囲を増大させるためのアルゴリズムの前に実行することができる。

以下の詳細説明の部分は、集積回路の信頼性を向上させるための新しいＤＦＭ技術を含む多くの実施形態を説明するものであるが、本明細書の教示を再考したときに、当業者であれば、設計者によって、ソフトウェア・アルゴリズムを用いることによって、幾つかの実施形態においては集積回路設計のハードウェアを用いることによって、かかる発明を様々な方法で実施できることを認識するであろう。本発明を実施するすべての方法は交換可能である。さらに、実施形態では、多結晶シリコン・ゲート構造体、シリコン基板、金属線などについて述べているが、当業者であれば、同様の制約に従って用いられるときには、これらの構造体の代わりに他の材料を用いて、実質的に同等の機能を実行することができることを認識するであろう。

図面を参照すると、図１は、インプレイス（ｉｎ−ｐｌａｃｅ）又はインサイチュー・プログラマブル・セルを作成する概念を示す。今日では多くの集積回路が、コンピュータ支援設計（ＣＡＤ）及びコンピュータ支援製造（ＣＡＭ）ツールを用いて設計されているため、ここで開示される改善されたＤＦＭ技術を設計プロセスに組み込むことができる。設計者は、次に、集積回路設計を構築するために用いることができるプログラマブル・セルのライブラリを構築することができる。例として、単一の標準セルから開始してもよい。セルは、電界効果トランジスタのみから構成される単純なものであってもよいし、或いはセルは、複雑な機能ブロックを形成する多数のトランジスタから構成されてもよい。

標準セルは、多数の部品を有することができるが、必ずしもそのすべてが最終設計に必要なわけではない。例えば、標準セルは、多数の上層ワイヤリング・ターゲットを有する基本セルを含むことができる（エレメント１１０）。これらの多数のワイヤリング・ターゲットが、配置を与えることができ、ルータが、他のセルと接続するための様々な代替的なランディング・ポイントを作成する。こうした標準セルに対して、設計者は、ＤＦＭプログラマブル・オーバーレイ・テンプレート１２０を付加することができる。標準セル（エレメント１１０）とＤＦＭプログラマブル・オーバーレイ・テンプレート１２０との組み合わせが、インプレイス又はインサイチュー・プログラマブル・セル１３０を構成する。インサイチュー・プログラマブル・セル１３０は、集積回路の設計プロセスの間に用いることができる。設計どおりに配置され、配線されると、インサイチュー・プログラマブル・セル１３０は、不要なコンポーネントを除去するように修正され、これにより他のＤＦＭ拡張が可能になる。

分かりやすくするために、付加的な説明は、インサイチュー・プログラマブル・セルの概念の理解を助けることができる。図２において、代替的なインサイチュー・プログラマブル・セル２３０は、実際には２つ又はそれ以上の別個のセルから構成されると考えることができる。基本セル２１０と呼ぶことができるセルの一方は、他のセルとは相互接続しない、セルの内部にある構造体を備えてもよい。他のセルと相互接続するのに用いられる残りの構造体は、第２のセルに配置することができる。次に、ファントム・セル２２０と呼ぶことができる、この第２のセルは、パラメータ化されたレイアウト・セルに変換することができる。換言すれば、ファントム・セル２２０は、セル内の構造体の各々に割り当てられる多数のプログラマブル・パラメータを有することができる。各々の特有のセル配置又は配列についての多数のＤＦＭ修正を、ファントム・セル２２０に対して実行することができる。

多数のインサイチュー・プログラマブル・セルを集積回路設計ファイルに配置すると、プログラムは、次に、各々のインサイチュー・プログラマブル・セルの各々の配列を分析することができる。特定の配列に基づいて、プログラムは、ファントム・セルのパラメータの１つ又はそれ以上をイネーブル又はディスエーブルにすることができる。例えば、１つのインサイチュー・プログラマブル・セルの配列は、５つの個別の構造体を有することができ、そのうちの３つだけが、セルを他の隣接するセルに相互接続するのに必要とされる。プログラムは、３つの必要な構造体についてのパラメータをイネーブルにし、２つの不必要な構造体についてのパラメータをディスエーブルにすることができる。不必要な構造体については、プログラムが、設計ファイルからそれらをまとめて除去し、結果として設計ファイルが小さくなり、その設計は、改善された臨界領域及び他のＤＦＭ属性を有することになる。

設計者は、基本セル２１０とファントム・セル２２０との幾通りもの組み合わせを用いて、インサイチュー・プログラマブル・セル２３０を作成することができる。例えば、設計者は、ファントム・セル２２０が設計において配置されると、ファントム・セル２２０の内部に基本セル２１０を作成することができる。或いは、設計者は、基本セル２１０とファントム・セル２２０を、集積回路の同じレベル内に配置することができる。明らかに、この実施形態におけるインサイチュー・プログラマブル・セル２３０を用いることによる、開示された新しいＤＦＭ技術は、様々な方法で実施することができる。

新しいＤＦＭ技術のインサイチュー・プログラマブル・セルを用いる概念をさらに例証するために、ここで図３を参照する。図３は、一対のトランジスタからなるセル３００を示す。より具体的には、この実施形態において、セル３００は、一対の並列接続されたＰチャネル電界効果トランジスタ（ｐ−ＦＥＴ）と、一対の並列接続されたＮチャネル電界効果トランジスタ（ｎ−ＦＥＴ）とから構成される。代替的な実施形態においては、セル３００は、多数の対のｎ−ＦＥＴ及びｐ−ＦＥＴを含む多数のトランジスタから構成することができる。さらなる実施形態においては、セル３００は、電界効果トランジスタなどの多数の下位レベルのデバイスからなる、ＮＡＮＤゲート又は論理ゲート回路網などの機能ブロックとすることができる。

セル３００には、４つの基本材料、すなわち拡散材料、ポリシリコン、コンタクト材料及び金属が用いられる。下位レベルにおいて、セル３００は、コンタクト３１５及びコンタクト３８５を介して上位レベルにある金属レール３２０に接続された、拡散材料３７５を有する。金属レール３２０は、ＶＤＤなどの活性電位をセル３００に伝えることができる。反対に、セル３００はさらに、接地などの活性電位を伝える別の金属レール３５０を備えることができる。コンタクト３１５及びコンタクト３８５は、導電性コンタクト材料からなり、下の拡散材料３７５と上の金属レール３２０との間に挟持される。コンタクト３１５及びコンタクト３８５と同様に、コンタクト３３５は、ポリシリコン材料３１０と金属ストリップ３４０との間にある。コンタクト３１５、コンタクト３８５及びコンタクト３３５に加えて、セル３００には、上位レベルの材料と下位レベルの材料との間の導電性パスを与える、多数の他のコンタクトが用いられる。

セル３００は、多数の配線ターゲットを有する。セル３００が集積回路設計において配置されると、配線ツール・ソフトウェアは、ポリシリコン材料３１０を外部セルと相互接続するときに、配線ターゲット３０５、配線ターゲット３５５、配線ターゲット３４５又は配線ターゲット３８０のいずれかを選択することができる。さらに、配線ツール・ソフトウェアは、外部セルを、セル３００の拡散材料３６５及び拡散材料３７５に相互接続するときに、配線ターゲット３３０及び配線ターゲット３６０間で選択することができる。配置及び配線が両方とも完了した後に、１つ又はそれ以上のターゲット（要素３０５、３５５、３４５、３８０、３３０及び３６０）は、未接続のままであってもよい。こうした未接続のターゲット要素を最終設計から除去し、ＤＦＭ改善についてセル３００を修正することができる。以下は、種々の新しいＤＦＭ技術をどのように実装することができるかに関するより詳細な説明である。

図１及び図２について説明された概念と同様に、図３に示されるセル３００は、図４に示された２つのセルが組み合わされたものと考えることができる。１つのセル、すなわち基本セル４００は、セル３００の外部にある他の集積回路のセルには直接接続されていない要素を含んでもよい。一実施形態において、基本セル４００は、拡散材料３７５及び３６５、並びに、金属レール３２０などの金属構造体、コンタクト３１５などのコンタクトから構成することができる。図４に示すように、基本セル４００はさらに、ポリシリコン３１０などのポリシリコン材料を含むことができる。代替的な実施形態においては、基本セル４００は、拡散材料３６５及び３７５などの拡散材料のみから構成することができる。したがって、配線ステップ後に続いて修正され得る残りの要素は、ファントム・セル４５０に配置されてもよい。一実施形態において、ファントム・セル４５０は、基本セル４００に配置されていない、ポリシリコン材料と、金属材料と、コンタクト材料とから構成することができる。図４に示すように、ファントム・セル４５０は、それぞれ、配線ターゲット３０５及び３５５を有する、ポリシリコン３１０の上部セクション及び下部セクションを含むことができる。ファントム・セル４５０はさらに、それぞれ、コンタクト３３５及びコンタクト３７０を介して金属ストリップ３４０及び金属ストリップ３７３をポリシリコン３１０セクションに接続する、代替的な金属配線ターゲット３８０及び３４５を含むことができる。さらに、ファントム・セル４５０は、それぞれ、関連する金属ストリップ３２８及び３５８と共に、代替的な金属配線ターゲット３３０及び３６０を含むこともできる。基本セル４００の上にファントム・セル４５０を直接配置するなどして共に組み合わされると、結果として得られるセルは、図３に示されるセル３００などの単一セルの外観を有することができる。

さらなる実施形態においては、基本セル４００は、拡散要素だけ、又は拡散要素、ポリシリコン、金属、コンタクト及びバイアの種々の組み合わせといった要素の異なる組み合わせを含むことができる。幾つかの実施形態では、ポリシリコン、金属又はコンタクト材料の要素の１つ又はそれ以上を含むことができる。同様に、ファントム・セル４５０は、より少ないポリシリコン、金属及びコンタクト材料を含むことができる。いずれの要素が基本セル４００に配置され、それに対しファントム・セル４５０に含められかを決める因子は、該要素が配置及び配線後に修正される可能性が高いかどうかということである。またさらなる実施形態においては、すべての要素をファントム・セル４５０に配置することができる。ファントム・セル４５０に配置される要素はすべて、イネーブル、ディスエーブル、幅又は長さなどの、それらに割り当てられるパラメータを有することができる。ファントム・セル４５０の要素についての最終的なパラメータは、配置及び配線後などの、製造プロセスの間の或るステップの後に選択することができる。

ここでは、配置及び配線後のＤＦＭ改善のためにセルをどのように修正することができるかについての例を続け、図５に注目する。図５は、関連するコンタクト３０６を有する付加的な金属要素３０７及び金属要素３３２を除けば、図３に示されるセル３００と同じである、セル３０１を示す。こうした金属要素及びコンタクトは、全体的な配線及び詳細な配線のステップを実行した後にルータのソフトウェアにより識別される、選択された配線相互接続の結果として得られるものとすることができる。配線ソフトウェアは、コンタクト３０６を通してポリシリコン材料３１０の配線ターゲット３０５に配線される金属要素３０７と、配線ターゲット３３０に配線される金属要素３３２とを追加するが、使用されないままである多くの配線ターゲット及び関連構造体が存在することに注目されたい。例えば、図５は、配線ターゲット３４５、３６０、３８０及び３５５が使用されないままであることを示す。再び、図４に示されるファントム・セル４５０を参照することにより、これらの使用されない配線ターゲットと関連する構造体、すなわち、金属ストリップ３４０、３５８、３７３、コンタクト３３５及び３７０、ポリシリコン３１０の下部セクション、並びにコンタクト３３５及び３７０と関連する中間セクションのポリシリコン３１０も、それぞれ、使用されないことが分かる。

配線の際に選択されなかった配線ターゲット及びその関連材料を除去し、残りのセル要素を修正して、ＤＦＭ改善のための道を作ることができる。図６において、使用されない配線ターゲット用の金属、ポリシリコン及びコンタクト材料が除去されている一実施形態を参照する。新しいセル３０２は、依然として、上部ポリシリコン材料３１０を含むが、配線ターゲット３５５を与えるために用いられるポリシリコン材料３１０の下部セクションが除去されている。同様に、新しいセル３０２の中間部において、金属要素３３２が配線ターゲット３３０に配線されている一方で、配線ターゲット３４５、３６０及び３８０に関連する使用されない金属及びコンタクトも除去されている。さらに、ポリシリコン材料３１０の中間領域が減少されている。

このように使用されないポリシリコン、金属及びコンタクト材料を除去すると、臨界領域とシステム・キャパシタンスの両方が減少され、その両方は大幅なＤＦＭ改善である。このようにセル内の臨界領域を減少させると、半導体基板上により大きな歩留まりが与えられる。このようにシステム・キャパシタンスを減少させると、集積回路の消費電力が減少し、これは、もう１つの製造適合性の改善である。さらに、使用されない要素を除去すると、臨界幾何学的形状が改善され、セルそれ自体内のより多くのＤＦＭ改善のための道をつくることができる。

図７から図１１までは、相互に排他的な幾つかの技術を含む、セルを配置及び配線した後に複数の新しいＤＦＭ技術を実行することができることを示す。用いることができる相互に排他的な、可能性のある幾つかのＤＦＭ技術が存在する場合には、種々のトレードオフを評価して、相互に排他的な選択肢から選択することができる。換言すれば、設計者は、両方の技術を同時に用いることが物理的に困難又は不可能となり得るときには、他方を上回る一方のＤＦＭ技術を選択しなければならない場合がある。このトレードオフを行う概念は、以下の説明の後により明らかになるであろう。

図７は、１つのファントム・セル６００を示す。分かりやすくするために示されてはいないが、ファントム・セル６００が基本セルの上部にあり、両方のセルが集積回路設計において配置されていると仮定する。さらに、ファントム・セル６００及びそれに関連する基本セルと同様の、他の集積回路のセルも、ファントム・セル６００を取り囲む領域に同様に配置されており、設計がここでは詳細な配線の段階にあると仮定する。配線のためには、さらに、ファントム・セル６００が、イネーブルにされたすべての配線ターゲット、すなわちコンタクト６１０及び６３０を有すると仮定する。換言すれば、配線ソフトウェアのアルゴリズムは、指定されたセル入力としてコンタクト６１０を選択するか、又はコンタクト６３０を選択するかのいずれかが可能である。コンタクト６１０及び６３０は、それぞれ、導電性パスを金属層１のセグメント６２５及び６１５に提供する。

図８を考察するにあたり、配線ソフトウェアのアルゴリズムが、コンタクト６１０を選択し、且つ、該アルゴリズムが、金属層２のセグメント６０５とバイア６２６と金属層１のセグメント６２７とに関係する立体交差ルート用の使用されない金属セグメント６１５を取り囲む領域も選択すると仮定する。コンタクト６３０がコンタクト６１０の代替的なコンタクトであったため、そして、配線の際にコンタクト６１０が選択されたため、コンタクト６３０及びそれに関連する支持構造体、すなわち金属層１のセグメント６１５は、もはや必要ではない。その代わりに、金属層１のセグメント６２５及びコンタクト６１０が、最終的な集積回路設計において、ファントム・セル６００及び下にある基本セルへの入力を提供する。これにより、ＤＦＭアルゴリズムは、図９に示すように、金属層１のセグメント６１５及びコンタクト６３０を除去して、ＤＦＭ改善のための余地をつくることができる。この特定の実施形態においては、これらの２つの構造体を設計から除去すると、金属層１の臨界領域が減少され、一部が修正されたファントム・セル６０３が形成される。

上述のように、コンピュータ・アルゴリズムは、セルが配置及び配線された後に、相互に排他的な幾つかの改善を含む、その後のＤＦＭ改善を行うことができる。こうした場合、設計者は、両方の改善を同時に実行することが物理的に困難又は不可能となり得るため、他方を上回る一方のＤＦＭ改善を選択しなければならない場合がある。図１０及び図１１は、この問題の実例を提示するものである。図１０は、配線ソフトウェアにより追加された金属層２のセグメント６０５、金属層１のセグメント６２７及び関連するバイア６２６に対して行うことができる１つのＤＦＭ改善を示す。必要であれば、ＤＦＭ改善アルゴリズムは、支持金属層１のセグメント６２２及び第２のバイア６１９を追加して、金属層１のセグメント６２７と金属層２のセグメント６０５と間のバイアの信頼性を向上させることができる。注目すべきは、前のパーソナライゼーション・ステップの際に金属層１のセグメント６１５及びコンタクト６３０を除去しているため、冗長バイア及びそれに関連する金属層１のセグメントを追加するこうした拡張が可能であることである。

代替案として、バイアの信頼性を向上させる代わりに、コンタクトの信頼性を向上させるために実行することができるＤＦＭ改善は、金属層１の有効領域（ｃｏｖｅｒａｇｅ ａｒｅａ）を増大させるものであってもよい。図１１は、この代替的なＤＦＭ改善を示す。コンタクト６１０のコンタクトの信頼性を向上させるために、ＤＦＭ改善アルゴリズムは、コンタクト６１０を取り囲む金属層１の材料の有効領域を増加させることができる。より具体的には、ＤＦＭアルゴリズムは、金属層１のセグメント６２３を金属層１のセグメント６２５及びコンタクト６１０の近傍に追加することができる。集積回路製造の当業者であれば、このようにコンタクトを取り囲む金属の表面積を増加させると、コンタクトの信頼性が大幅に向上することになることを認識するであろう。この技術を用いると、不適切にエッチングされたコンタクト及びバイア・ホールが、上部及び底部の金属層にそれでも十分に接触することが可能になる。

図１０及び図１１は、コンタクトの信頼性を高める前にバイアの信頼性を高めると、両方の修正が互いにほぼ近傍にあったときに両方の改善を実行する可能性が排除される一例を実証したものである。分かりやすくするために別々にこれを述べると、支持金属層１のセグメント６２２及び第２のバイア６１９を追加して、金属層１のセグメント６２７と金属層２のセグメント６０５との間のバイアの信頼性を向上させると、支持金属層１のセグメント６２２と金属層１のセグメント６２３との間の距離の制限のため、金属層１のセグメント６２３を金属層１のセグメント６２５の近傍に追加することが防げられる。両方の修正を行うと、２つの金属構造体間の金属ブリッジングなどの、製造上の問題につながる可能性がある。

より一般的には、相互に排他的な、異なるＤＦＭ改善を実行する順序は、その後のＤＦＭの修正の有効性を制限することに注目すべきである。したがって、異なるＤＦＭ改善アルゴリズムを実行する順序は、最終的な集積回路設計に影響を与える可能性がある。幾つかの実施形態において、こうした異なるＤＦＭ改善アルゴリズムは、完全に別個のプログラムとすることができる。代替的な実施形態においては、アルゴリズムを同じプログラムに含めることができるが、設計者又はプログラム・パラメータは、いずれの改善を行うかを決定することができる。さらなる実施形態においては、マシンは、場合によっては、ソフトウェアの支援なしに、いずれのＤＦＭ改善を行うかを選択するプロセスを自動化することができる。こうした実施形態の変形のすべては、予想され、本発明の範囲内に入る。

図１２は、改善されたＤＦＭ拡張を有する集積回路を形成するための実施形態のフローチャート７００を示す。フローチャート７００は、まず、１つ又はそれ以上のファントム・セルを配列し、配線相互接続の位置を決定することによって集積回路を設計することから開始する（エレメント７０５）。こうした配列及び配線は、ＣＡＤ／ＣＡＭツールの場合のように、物理的なものとすることもできるし、或いはそれらは、詳細なテキスト回路記述又は事前ネット・リストの場合のように、抽象的なものとすることもできる。

明確には述べられていないが、まず、ファントム・セルのライブラリを作成する事前ステップは、図１２により説明される実施形態に固有のものである。すなわち、集積回路設計を作成する構築ブロックとして機能することになる、構成パラメータをもつ集積回路のセル集合体の組み立ては、集積回路を設計する前に完了させる必要がある。幾つかの実施形態において、こうしたファントム・セル又は構成可能セルのライブラリの作成は、既存のセルのライブラリを修正し、配線後に除去したり、修正したりすることができる要素についてのパラメータを構成することだけを必要とする場合がある。

ファントム・セルを配置及び配線した後に、回路のタイミング性能を分析することができる（エレメント７１０）。集積回路設計のタイミング性能の分析は、図１２の実施形態と同様の設計において早くに行うこともできるし、或いはそれは、製造の直前というように設計において後のほうで行うこともできる。しかしながら、設計者は、設計プロセスにおいて早くにタイミングを分析して、後の設計段階において要求され得る付加的な作業を最小にすることを選ぶであろう。

タイミング分析が完了すると、設計者、すなわち設計者の作業を実行するソフトウェアは、配置及び相互接続ルートを修正することを選ぶことができる（エレメント７１５及び７０５）。配置及び相互接続ルートの修正は、最初の回路設計においては論理エラー又は伝搬の遅滞を正すことを必要とする場合がある。しかしながら、タイミングが許容できると仮定すれば、設計者は、ファントム・セル及び相互接続ルートの配列の配置及び配線情報を含むネット・リストをコンパイルすることを選ぶことができる（エレメント７２０）。

次に、ネット・リスト（エレメント７２０の間に作成される）は、ＤＦＭ改善の機会について集積回路設計のファントム・セルの相互接続を分析するのに用いることができる（エレメント７２５）。例えば、ＤＦＭアルゴリズムは、外部相互接続が配置されていないインスタンスについてネット・リストを通してソートして、コンタクトの周りの金属有効領域を追加することができる。代替的に、ＤＦＭアルゴリズムは、そうでなければ製造適合性の問題になりやすいセンシティブな位置にダミー層充填物又はワッフルが配置されるインスタンスについてのデータを分析することができる。こうした改善の機会は、多数の徹底的なものとすることができる。ダミー充填物及びコンタクトのための付加的な金属有効領域は、２つの例に過ぎない。

ＤＦＭ改善の機会についてファントム・セルのレイアウト及び相互接続を詳しく調べた後に、設計者は、いずれのＤＦＭ修正を実行するかを正確に選択することができる（エレメント７３０）。ＤＦＭ修正が特定された各々のインスタンスについて、ＤＦＭアルゴリズムは、次に、影響を受けるファントム・セルを選択し、適切なセルのパラメータを修正することができる（エレメント７３５）。例えば、使用されない配線ターゲット要素を有するｎ−ＦＥＴ及びｐ−ＦＥＴトランジスタの対を収容するセルは、ゼロ、すなわちディスエーブルに設定される使用されない要素のパラメータを有することがあり、その結果、該要素は、集積回路設計には現れないことになる。個々のファントム・セルを修正するこのプロセスは、特定されたＤＦＭ修正のすべてが実行されるまで継続することができる。

ファントム・セルを更新する（エレメント７３５）プロセスの際にいずれのタイプの修正がファントム・セルに対してなされたかに応じて、設計者又はソフトウェア・プログラムは、ＤＦＭ修正からの更新されたパラメータによって配置及びルート情報を修正することができる（エレメント７４０）。こうした更新は、例えば、相互接続ラインの幅又は長さを制限する金属層の要素が除去されたときに必要となる。原因となる金属層の要素が除去されると、より大きな幅及びより短い長さを有する相互接続を再配線することができる。

配置及びルート情報が更新される（エレメント７４０）と、設計者は、集積回路のタイミング性能を再度検証するとともに、他の回路制約について該回路を評価することができる（エレメント７４５）。タイミング性能の検証は、例えば、任意の論理回路の要素が修正されたとき、又は任意のＤＦＭ修正が回路タイミングに影響を与える可能性がある性質のものである場合に、必要となる。他の回路制約の例は、臨界幾何学的形状又は最大相互接続長さとすることができる。

タイミング性能を検証し、その他のあらゆる設計制約を満たした（エレメント７４５）後に、ＤＦＭソフトウェア・アルゴリズムはさらに、他のＤＦＭ改善を実行することができる（エレメント７５０）。ＤＦＭソフトウェア・アルゴリズムは、センシティブな位置において金属化層にダミー充填物を補うことを選択することもできるし、或いは高い電流負荷をもつことになる金属の相互接続ワイヤの幅を増大させることもできる。

上で言及された概念は、多数のＤＦＭ改善を単一の集積回路設計に組み込む概念である。多数のＤＦＭ修正を設計プロセスの単一ステップに組み込むこともできるし、或いは代替的に、より規則的、意図的且つ反復的な方法でそれらを実行することもできる。ＤＦＭ改善が設計において実行される方法に関係なく、すなわち単一パスか反復によってかにかかわらず、ＤＦＭ改善は、設計プロセスのその時々において行うことができる。ＤＦＭ改善を設計プロセスにおいて実行することができる方法のうちの幾つかのみを示すために、ここで図１３及び図１４を参照する。

図１３は、プログラマブル・セル又はファントム・セルを用いることによる改善されたＤＦＭ特性を有する集積回路を形成するための代替的な実施形態のフローチャート７０１を示す。フローチャート７００と同様に、フローチャート７０１における実施形態は、ファントム・セルを用いて集積回路においてＤＦＭ拡張を実行する方法が最終的な最上位レベルの配線後に行われ得ることを示す（エレメント７２０からエレメント７４５まで）。

フローチャート７０１は、１つ又はそれ以上のファントム・セルを配列することから開始する（エレメント７０３）。任意的に、ファントム・セルの配列は、全体的に配線され得るが、最上位レベルは配線されない場合がある。換言すれば、大規模集積回路のセル構造体間の配線相互接続の一般的な位置すなわち一般的なパスは、実際には最上位レベルの割り当てを行うことなく選択される場合がある。

ファントム・セルが配列された後に、設計エンジニア又はＤＦＭソフトウェア・プログラムは、次に、セルのインサイチュー又はインプレイス特性を決定することができる（エレメント７０４）。設計プロセスにおけるこの初期の段階において検査するのにどんな特性が有益となり得るかについての例は、ファントム・セルの配向、ファントム・セルの位置、及び一般的なファントム・セルの輻輳である。代替的には、ＤＦＭソフトウェア又は設計者は、そうでなければ製造適合性の問題を被りやすい脆弱な位置にダミー充填物を配置することができるインスタンスについて設計を評価することもできる。

ファントム・セルの最初のインサイチュー特性を決定するときに、ＤＦＭソフトウェア又は設計者は、次に、いずれの最初のＤＦＭ修正を行うべきかを指定することができる（エレメント７０６）。詳細な配線の前にＤＦＭ修正を指定することの潜在的利益は、インサイチュー特性が、ファントム・セル内のターゲットが最上位レベルのワイヤに接触している場所に基づいたものではないということである。

いずれの最初のＤＦＭ改善を行うかを決定した後に、ＤＦＭアルゴリズム又はハードウェアは、次に、オーバーレイ・テンプレートを修正することによって各々のファントム・セルのインスタンスを更新することができる（エレメント７０８）。ＤＦＭアルゴリズム又はハードウェアが、指定された最初のＤＦＭ改善のすべてを個々のファントム・セル・インスタンスに組み込むと、事前設計が、タイミング性能について分析することができる（エレメント７１０）。タイミングが容認できれば、ＤＦＭアルゴリズムは、詳細な配線を続行し、ネット・リストを作成し、詳細な配線後のＤＦＭ改善の機会についてファントム・セルを分析することができる（エレメント７２０からエレメント７２５まで）。次に、設計の流れは、図１２に概説されたものと同じ手順を踏むことができる（エレメント７３０からエレメント７４５まで）。

図１４は、反復法で集積回路に対して多数のＤＦＭ改善を行う本発明の別の実施形態についてのフローチャートを示す。換言すれば、１組のＤＦＭ改善を実行した後に、次に、第２の組の改善を実行することができる。この反復プロセスは、すべての所望の修正が実行されるまで、ＤＦＭ改善の連続する循環が続く。

図１２に示された前の実施形態と同様に、設計プロセスは、多数のプログラマブル・セルを配置及び配線し、タイミングが適切であることを保証することから開始することができる（エレメント７０５からエレメント７１５まで）。次に、新しいＤＦＭソフトウェア・アルゴリズムは、プログラマブル・セルの配置及び配線情報を収容する詳細ネット・リストを作成することができる（エレメント７２０）。詳細ネット・リストを用いて、ハードウェア又はコンピュータ・プログラムは、次に、ＤＦＭ改善の機会についてプログラマブル・セルのインサイチュー配列を分析することができる（エレメント７２５）。配列に応じて、ハードウェア又はコンピュータ・プログラムは、次に、１組のＤＦＭ改善を選択し（エレメント７３０）、それに応じて適用可能な又は影響を受けるプログラマブル・セルのパラメータを更新することができる（エレメント７３５）。

プログラマブル・セルを分析し、修正するにあたり、単一の組のＤＦＭ改善は、不要な配線ターゲット要素を除去することのような単一の修正を含むことができる。代替的には、改善のこの第１のパスの組は、例えば、不要な配線要素を除去した後に相互接続ワイヤを広げるといった、２つ又はそれ以上のＤＦＭ改善を含むことができる。いずれの修正を行うかを選択するプロセスは、自動化したＤＦＭルーチンの場合のように自動とすることもできるし、或いはそれは、特定のＤＦＭ修正をコンピュータ・プログラム・メニューから設計者が手動で選択することによるものとすることもできる。

１組のＤＦＭ修正を完了した後に、アルゴリズムは、別の組の異なるＤＦＭ修正を組み込むことができる（エレメント７６５）。この場合、アルゴリズムは、異なる組のＤＦＭ修正を実行することができるインスタンスについてプログラマブル・セルのインサイチュー配列を再分析し（エレメント７２５及びエレメント７３０）、それに応じて影響を受けるプログラマブル・セルを更新することができる（エレメント７３５）。１組のＤＦＭ修正を実行し、続いて第２の組のＤＦＭ修正を実行する、こうした循環的プロセスは、すべてのタイプのＤＦＭ改善が実行されるまで続けることができる。

ＤＦＭ修正を実行する循環的プロセスに優先順位を付けることができ、それは、所望の修正が相互に排他的であるときに必要となり得る。例えば、集積回路設計を配置し、配線し、タイミング調整した後に、ＤＦＭ分析ルーチンが、ネット・リストを１ステップずつ実行し、使用されない金属層１の入力コンタクトを除去するなどの１つの特定のタイプのＤＦＭ修正についての多くの機会を事前集積回路設計が有すると判断することができる。次に、ＤＦＭ修正アルゴリズムは、影響を受けるプログラマブル・セルのパラメータを修正することもできるし、或いは冗長バイアを最上位レベルの金属に追加するなどの、相補的なＤＦＭ修正を実行することもできる。次に、別のＤＦＭ分析ルーチンが、入力コンタクトの周りに付加的な金属層１の境界を追加するなどの、異なるタイプのＤＦＭ拡張について分析することができる。次に、別のＤＦＭ拡張アルゴリズムが、影響を受けるプログラマブル・セルのパラメータを修正することができる。前述のように、この循環プロセスは、すべての所望のＤＦＭ修正が実行されるまで続けることができる。

指摘に値するのは、他のＤＦＭ修正を配線し実行した後に依然として実行することができる、多くのＤＦＭの機会が潜在的にあることである。例えば、プログラマブル・セルの変更の１つのパスの間の障害物を除去及び減少させると、これまでは占有されていた位置にワイヤを移動させることによって、ワイヤをまっすぐにする、より短いルートを作成する、又は全体的な結合を減少させるための道が開かれることになる。これらの付加的なＤＦＭアクションは、ＤＦＭ改善プロセスにおける１つの段階を構成することができる（エレメント７７０）。これらの付加的なＤＦＭアクションが完了すると、コンピュータ・プログラムは、次に、配置及び配線情報を更新し（エレメント７７５）、タイミング及び他の集積回路の性能制約が満たされていることを検証することができる（エレメント７８０）。

本発明の別の実施形態は、例えば、図１２に示すフローチャート７００に従って集積回路を製造する際にＤＦＭ改善を実行するシステムと共に用いるためのプログラム製品として実施される。プログラム製品のプログラムは、実施形態（ここで説明された方法を含む）の機能を定義するものであり、様々なデータ支持媒体又は信号支持媒体或いはその両方に格納することができる。例証となるデータ又は信号支持媒体或いはその両方としては、これらに限定されるものではないが、（ｉ）書き込み不可能な記憶媒体（例えば、ＣＤ−ＲＯＭドライブにより読み取り可能なＣＤ−ＲＯＭディスクなどのコンピュータ内の読み取り専用メモリ装置）に恒久的に保存される情報、（ｉｉ）書き込み可能記憶媒体（例えば、ディスケット・ドライブ内のフロッピー・ディスク又はハードディスク・ドライブ）に保存される書換え可能情報、及び（ｉｉｉ）無線通信を含む、コンピュータ又は電話ネットワークなどによる、通信媒体によりコンピュータに送られる情報が挙げられる。後者の実施形態は、特に、インターネット及び他のネットワークからダウンロードされる情報を含むものである。本発明の機能を方向付けるコンピュータ可読命令を搬送する場合の、こうしたデータ支持媒体又は信号支持媒体或いはその両方は、本発明の実施形態である。

一般に、本発明の実施形態を実施するために実行されるルーチンは、オペレーティング・システム若しくは特定のアプリケーション、コンポーネント、プログラム、モジュール、オブジェクト、又は一連の命令の一部とすることができる。本発明のコンピュータ・プログラムは、典型的には、コンピュータにより、マシン可読形式、したがって実行可能命令に変換されることになる多数の命令から構成される。また、プログラムは、プログラムに対してローカルに常駐するか、又はメモリ若しくは記憶装置にあるかのいずれかである、変数及びデータ構造から構成される。さらに、後述される種々のプログラムは、本発明の特定の実施形態においてそれらを実行するアプリケーションに基づいて特定することができる。しかしながら、続くいずれの特定のプログラム名称も便宜上使用されるに過ぎないことを認識すべきであり、したがって、本発明は、こうした名称により特定されたり、示されたりする何らかの特定のアプリケーションにおける使用だけに限定されるべきではない。

集積回路設計の当業者であれば、プログラマブル・セル又は同様の方法を用いてＤＦＭ改善を行うことの融通性及び機会が集積回路の製造分野に与えられることを、容易に認識するであろう。これらの例は、配置及び配線後のＤＦＭアルゴリズムの使用、又は本質的にそれを達成するマシン及び媒体が、集積回路の製造適合性及び信頼性の設計を大幅に向上させる、可能性のある事例の幾つかに過ぎない。

本発明が集積回路の半導体基板内に形成されたセル及びセル内の構造体の製造適合性を向上させるための方法、システム及び媒体を考慮していることは、本開示の恩恵を受ける当業者には明らかであろう。詳細説明及び図面において示され説明される本発明の形式は、単なる例として解釈されるべきであると理解される。特許請求の範囲の請求項は、開示された例示的な実施形態のすべての変形形態を含むと広く解釈されることが意図される。

本発明及びその利点の幾つかが、幾つかの実施形態において詳細に説明されているが、添付の請求項により定められる本発明の趣旨及び範囲から逸脱することなく、種々の変化、代用及び修正を本発明に加えることができることを理解すべきである。さらに、実施形態は、多くの目的を達成することができるが、添付の請求項の範囲に入るすべての実施形態が、すべての目的を達成することになるわけではない。その上、本出願の範囲は、本明細書において説明されたプロセス、マシン、製品、組成物、手段、方法、及びステップの特定の実施形態に限定されることが意図されるものではない。当業者であれば、本発明の開示から、ここで説明された対応する実施形態と実質的に同じ機能を実行するか又は実質的に同じ結果を達成する、現存の又は後で開発されることになる、プロセス、マシン、製品、組成物、手段、方法又はステップを本発明に従って利用することができることを容易に認識するであろう。したがって、添付の特許請求の範囲は、こうしたプロセス、マシン、製品、組成物、手段、方法又はステップをその範囲内に含めることが意図される。

ワイヤ配線ターゲットを含む基本セルをプログラマブル・オーバーレイ・テンプレートと組み合わせてプログラマブル・セルを形成する概念を示す図である。 基本セルをパラメータ化されたファントム・セルと組み合わせてインサイチュー・プログラマブル・セルを作成する代替的な概念を示す図である。 配線プロセスを支援するための、多数のワイヤリング・ターゲットと余剰のセル部品とを有するプログラマブル・セルの実施形態を示す図である。 プログラマブル・セルを、２つの別個のセル、すなわち、修正を必要としない要素を含む基本セルと、除去又は再配列され得る多数のセル構造体を含むファントム・セルに、どのように分けることができるかを示す。 ルータがプログラマブル・セル上の特定のターゲットをどのように選択することができるかを示す図である。 続いて、どのようにセルを修正して製造適合性の改善を組み入れることができるかを示す図である。 幾つかの製造適合性の修正がどのくらい相互に排他的なものとなり得るかを示す図である。 幾つかの製造適合性の修正がどのくらい相互に排他的なものとなり得るかを示す図である。 幾つかの製造適合性の修正がどのくらい相互に排他的なものとなり得るかを示す図である。 幾つかの製造適合性の修正がどのくらい相互に排他的なものとなり得るかを示す図である。 幾つかの製造適合性の修正がどのくらい相互に排他的なものとなり得るかを示す図である。 １つ又はそれ以上の製造適合性設計の修正を集積回路設計に組み入れる実施形態のフローチャートを示す図である。 １つ又はそれ以上の製造適合性設計の修正を集積回路設計に組み入れる実施形態のフローチャートを示す図である。 １つ又はそれ以上の製造適合性設計の修正を集積回路設計に組み入れる実施形態のフローチャートを示す図である。

Claims (13)

1. 修正されていない複数のセルを用いて、半導体基板上の集積回路の製造適合性を改善する方法であって、
   前記修正されていない複数のセルを配列することと、
   前記集積回路の動作に基づいて、前記修正されていない複数のセル間の相互接続導電性パスのルートを定めることと、
   製造適合性改善の機会について、前記修正されていない複数のセルの配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを評価することと、
   前記製造適合性改善の機会に基づいて前記修正されていない複数のセルのうちの少なくとも１つを修正して、前記半導体基板上の集積回路を作成するために用いられる修正された複数のセルを作成することと、
   を含む前記方法。
2. 前記修正されていない複数のセルの接続性情報を提供するためにネット・リストを生成することをさらに含む、請求項１に記載の方法。
3. 前記修正されていない複数のセルの論理タイミングを評価することをさらに含む、請求項１に記載の方法。
4. 異なる製造適合性改善の機会について、前記修正されていない複数のセルの前記配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを再評価することをさらに含む、請求項１に記載の方法。
5. 前記修正されていない複数のセルの配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを再評価することが、前記修正されていない複数のセルの論理タイミングを評価した後に行われる、請求項４に記載の方法。
6. 前記修正されていない複数のセルを配列することが、構成不可能要素からなる基本セルと、構成可能要素からなる修正可能セルとを含む階層セルを配列することからなる、請求項１に記載の方法。
7. 前記修正されていない複数のセルを配列することが、構成可能要素及び構成不可能要素からなる基本セルと、製造設計がプログラム可能なオーバーレイ・テンプレートからなる修正可能セルとを含む階層セルを配列することからなる、請求項１に記載の方法。
8. 製造適合性改善の機会について、前記修正されていない複数のセルの配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを評価することが、臨界領域を減少させる機会について前記配列及び前記ルートを評価することを含む、請求項１に記載の方法。
9. 前記修正されていない複数のセルのうちの少なくとも１つを修正することが、自動配線ツールと共に用いるための多数の入力及び出力接続を有する前記修正されていない複数のセルから、使用されない入力及び出力接続を除去することを含む、請求項１に記載の方法。
10. 前記修正されていない複数のセルのうちの少なくとも１つを修正することが、前記修正されていない複数のセルのうちの少なくとも１つの内部にある１つ又はそれ以上の導電性パスを再配線して、前記１つ又はそれ以上の導電性パスと隣接する導電性パスとの間の間隔を増大させることを含む、請求項１に記載の方法。
11. 前記修正されていない複数のセルのうちの少なくとも１つを修正することが、１つ又はそれ以上の金属層上の金属の表面積を増大させて、前記修正されていない複数のセルの１つ又はそれ以上との改善されたバイア接触を与えることを含む、請求項１に記載の方法。
12. 修正されていない複数のセルを用いて半導体基板上の集積回路の製造適合性を改善するためのシステムであって、
    前記修正されていない複数のセルを配列するための配列モジュールと、
    前記集積回路の動作に基づいて、前記修正されていない複数のセル間の相互接続導電性パスのルートを定めるためのルータと、
    製造適合性改善の機会について、前記修正されていない複数のセルの配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを評価するための評価モジュールと、
    前記製造適合性改善の機会に基づいて、前記修正されていない複数のセルのうちの少なくとも１つを修正して、前記半導体基板上の集積回路を作成するために用いられる修正された複数のセルを作成するための修正モジュールと、
    を含む前記システム。
13. 修正されていない複数のセルを用いて半導体基板上の集積回路の製造適合性を改善するためのコンピュータ・プログラムであって、コンピュータに、
    修正されていない複数のセルを配列することと、
    前記集積回路の動作に基づいて、前記修正されていない複数のセル間の相互接続導電性パスのルートを定めることと、
    製造適合性改善の機会について、前記修正されていない複数のセルの配列と、前記修正されていない複数のセル間の相互接続導電性パスのルートとを評価することと、
    前記製造適合性改善の機会に基づいて、前記修正されていない複数のセルのうちの少なくとも１つを修正して、前記半導体基板上で集積回路を作成するために用いられることになる、修正された複数のセルを作成することと、
    を実行させる前記プログラム。

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