JP2010073728A - 半導体集積回路レイアウト設計方法及び半導体集積回路レイアウト設計装置 - Google Patents

Abstract

【課題】半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計とする。
【解決手段】本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。
【選択図】図２

Description

本発明は、半導体集積回路（ＬＳＩ）におけるレイアウト設計方法及びレイアウト設計装置に関し、特に、自動配置配線ＣＡＤツール等を用いてＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）等の設計を行う際のレイアウト設計方法及びレイアウト設計装置に関する。

一般的に半導体集積回路は、概略、図４（１）に示す手順により回路設計される。まず、仕様設計（アルゴリズム設計）（Ｓ０１）、機能分割（アーキテクチャ設計）（Ｓ０２）が為され、続いて動作設計（ハードウエア設計）（Ｓ０３）が為される。動作設計（Ｓ０３）では、動作合成（Ｓ０４）の上、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）検証（Ｓ０５）が行われ、当該検証で適切と判断されるまで、動作設計（Ｓ０３）（及び、動作合成（Ｓ０４））が繰り返される。

続いて、ＲＴＬ設計／低消費電力化（Ｓ０６）が為される。ＲＴＬ設計／低消費電力化（Ｓ０６）では、論理合成（Ｓ０７）の上、タイミング解析（Ｓ０８）が行われ、当該解析で適切と判断されるまで、ＲＴＬ設計／低消費電力化（Ｓ０６）（及び、論理合成（Ｓ０７））が繰り返される。

続いて、テスト容易化設計（Ｓ０９）が為される。更に、レイアウト設計（Ｓ１０）が為される。レイアウト設計（Ｓ１０）では、サインオフ検証（Ｓ１１）が行われ、当該検証で適切と判断されるまで、レイアウト設計が繰り返される。

図４（１）に示される手順のうち、レイアウト設計Ｓ１０は、更に図４（２）に示す工程を含む。つまり、
（Ｓ１０１）作成するレイアウトの回路情報が記されたネットリストを読み込む工程、
（Ｓ１０２）デザインサイズの作成等のフロアプランを行う工程、
（Ｓ１０３）作成されたフロアプラン上に、マクロセルライブラリやスタンダードセルライブラリなどから読み出したセル情報に従って、ＩＯセル、マクロセル及びスタンダードセルを位置情報に従って配置する工程、
（Ｓ１０４）上述のセルに電源を供給する電源配線のレイアウトを行う工程、
（Ｓ１０５）信号配線のレイアウトを行う工程、及び、
（Ｓ１０６）ＤＲＣエラーの除去・データ変換等の後処理を行う工程
を含んでいる。

上記のレイアウト設計では、自動配置配線ＣＡＤツールと呼ばれるレイアウト生成ツールが用いられる。これは、インバータ（ｉｎｖｅｒｔｅｒ）やナンド（ＮＡＮＤ）などの基本セルをデータベースに予め登録しておき、そのデータベースから所望の基本セルのデータを読み出して、所定領域に配置配線することで所望の仕様に適合する半導体集積回路の設計を得るものである。

なお、上記工程Ｓ１０３で利用されるマクロセルやスタンダードセル等（即ち、ＭＯＳ等のファンクション機能を有するセル）の構造等の情報は、通常、予めレイアウトライブラリとしてのデータベースとして準備されており、自動配置配線ＣＡＤツールは、このレイアウトライブラリを参照することによりセル配置を行う。

ところで、微細化が急激に進む半導体集積回路においては、リーク電流の増大によるチップ全体での消費電力の増加が現在問題となっている。そこで、低消費電力化を図る設計手法の一つとして、バックバイアス制御による手法（バックバイアス設計手法）が広く用いられている（図５（１）参照）。この設計手法は、バックゲート（基盤）バイアスに閾値電圧が高くなる方向、つまりマイナス電位を印加することにより、トランジスタのチャネル部に流れる電流を抑制し、各トランジスタ内でのリーク電流を減少させることで、チップ全体の消費電力を削減するものである。具体的には、ＧＮＤ（接地）とＶＣＣ（電源電圧）との間に図５（１）に示すような回路を構成して、ＶＰＷ（Ｐウエル電圧）にはＧＮＤより少し低い電圧（ＧＮＤ−α［Ｖ］の電圧、例えば、０Ｖ−０．１Ｖ＝−０．１Ｖの電圧）を印加し、ＶＮＷ（Ｎウエル電圧）にはＶＣＣより少し高い電圧（ＶＣＣ＋α［Ｖ］の電圧、例えば、１Ｖ＋０．１Ｖ＝１．１Ｖの電圧）を印加する。

上述の自動配置配線ＣＡＤツールを用いてバックバイアス設計を行う場合には、バックゲートにバイアスをかける構造を持ったＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ；テスト・アクセス・ポート）セルと呼ばれるマクロセルをチップ上に等間隔で多数配置し、それらＴＡＰセルをチップ上で結線し、通常の電源とは異なる電圧を外部端子からバックバイアス専用として印加することが一般的である。つまり、ＴＡＰセルは、図５（１）に示す回路構成を局所的に実現するマクロセルである。

図５（２）は、一般的なＴＡＰセル２により実現されるレイアウトを示した図である。図５（２）に示すＴＡＰセル２は多層メタル層を有し、メタル２（第２のメタル層）にはＶＣＣ電極とＧＮＤ電極が、夫々セルの上下端に配置されている。更に、メタル１（第１のメタル層）にはＶＮＷ電極とＶＰＷ電極とが上下方向に渡って配置され、ＶＮＷ電極は一つのスルーホールを介してセルにおけるＮウエルと繋がり、ＶＰＷ電極は別のスルーホールを介してセルにおけるＰウエルと繋がっている。

ここで、上述のようにＴＡＰセルを等間隔で多数配置するのは、一つのＴＡＰセルは局所的にバックバイアス電圧を印加するに過ぎず、従って基板全体にバックバイアス電圧を供給するために、一定間隔で基板全体にバックバイアス電圧を印加する必要があるからである。これにより、安定した電圧が基板全体に供給されるようになる。なお、配置間隔の距離の設定は、一般に設計ルールにより異なる。

なお、以下の特許文献１は、バックバイアス技術の製造プロセスの一つを開示するものである。
特開２００４−２００３５９公報

自動配置配線ＣＡＤツールを用いるレイアウト設計でバックバイアス設計手法を採用する際、上述のように基板全体に等間隔で多数配置されるＴＡＰセルを通常利用する。そうすると、製品の仕様を満たす設計をするために、若しくは配線の効率を向上させる設定をするために、あるマクロセルが所定の位置に配置されることが望ましい場合であっても、その所定の位置がＴＡＰセルが配置されるべき領域であれば、マクロセルやスタンダードセルの位置をずらす、又は、そのＴＡＰセルの配置をずらす等の必要が生じる。つまり、ＴＡＰセルの存在が、効率的なマクロセルやスタンダードセルの配置及び配線の障害になったり、ＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）による改訂時の制約になったりすることがある。一方、マクロセルやスタンダードセルの配置によってＴＡＰセルの位置をずらすとなると、ＴＡＰセルへのバックバイアス用電源の配線も併せて修正する必要がある。このとき、配線長が増加することで信号配線とのショートやデザインエラーが発生しやすくなってしまう。

本発明は、半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計を提供することを目的とする。

本発明は、上記目的を達成するために為されたものである。本発明に係る請求項１に記載の半導体集積回路レイアウト設計方法は、
情報処理装置を用いた半導体集積回路のレイアウト設計方法であって、
情報処理装置の記憶手段に、レイアウト設計時に、配置される所定の機能を実現するために配置されるマクロセルを複数格納したマクロセルライブラリが格納されており、
前記マクロライブラリにおいて、特定のファンクション機能と、バックバイアスを与える機能とを構成するためのマクロセルであるファンクションＴＡＰセルを準備するステップを含む。

本発明に係る請求項２に記載の半導体集積回路レイアウト設計方法は、
更に、
マクロセルの配置及びセル間の配線を行う前に、前記記憶手段から上記ファンクションＴＡＰセルとＴＡＰセルを読み出し、それらのセル予め等間隔でレイアウト上に配置するステップを含む、請求項１に記載の半導体集積回路レイアウト設計方法である。

本発明に係る請求項３に記載の半導体集積回路レイアウト設計方法は、
更に、
マクロセルの初期配置時に、クロック配線間の領域に予め配置される所定のファンクション機能を有するマクロセルを、同等のファンクション機能を備えたファンクションＴＡＰセルと置き換えるステップ
を含む請求項２に記載の半導体集積回路レイアウト設計方法である。

本発明に係る請求項４に記載の半導体集積回路レイアウト設計方法は、
更に、
レイアウト設計終了後のシミュレーションにおいて、予め配置されているファンクションＴＡＰセルを用いて配線を修正するステップを含む、請求項２に記載の半導体集積回路レイアウト設計方法である。

本発明に係る請求項５に記載の半導体集積回路レイアウト設計装置は、
半導体集積回路のレイアウト設計時に、配置される所定の機能を実現するために配置されるマクロセルを複数格納したマクロセルライブラリを格納する記憶手段と
前記記憶手段からマクロセルを読み出し、レイアウト上に配置する制御手段とを備え、
前記マクロライブラリは、特定のファンクション機能と、バックバイアスを与える機能とを構成するためのマクロセルであるファンクションＴＡＰセルを含む、
半導体集積回路レイアウト設計装置である。

本発明により、半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合でも、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計を実現できる。

以下、添付の図面を参照して本発明の実施の形態を説明する。

１．回路設計装置の構成
本実施の形態の回路設計装置は自動配置配線ＣＡＤツールを用いて、回路設計のための所定の機能を実現する。回路設計装置の機能は、一般的なコンピュータ（即ち、制御装置、演算装置、記憶装置、入力装置及び出力装置を含む情報処理装置、例えば、デスクトップコンピュータ）において、ハードウエアとソフトウエアとの協働により実現されるものである。但し、コンピュータ以外のハードウエアで実施されることも可能である。

図１に、本発明の実施の形態における回路設計装置の概略の構成図を示す。回路設計装置５０は、所定のソフトウエアを実装する一般的なコンピュータにより構成される。回路設計装置５０は、制御部５５、出力部６０、入力部７０及び記憶部８０を含む。更に、制御部５５は、レイアウト設計部１００を含む。入力部７０は例えばマウスやキーボードであり、外部からの操作による各種命令やデータの取得を行う。入力部７０は例えば外部ネットワークと接続されたネットワークであってもよい。出力部６０は、各種データの外部（例えばディスプレイやプリンタ）への出力を行う。記憶部８０は、各種データ、特に、セル情報を含むマクロセルライブラリ９０やスタンダードセルライブラリ９５を格納する。制御部５５は、回路設計に係る各種データ制御を行い、レイアウト設計部１００は、レイアウト設計に係る各種データ制御を行う。

１．１ ファンクションＴＡＰセル
図４（２）に示すセル配置工程（Ｓ１０３）では、マクロセルライブラリ９０やスタンダードセルライブラリ９５において事前に用意されたセル情報が利用される。このため、回路設計装置５０の記憶部８０は、セル情報を含むマクロセルライブラリ９０やスタンダードセルライブラリ９５を格納している。特に、本実施の形態の設計装置５０は、バックバイアス制御のためのＴＡＰ機能（図５（２）参照）を備えた従来のＴＡＰセルに加えて、所定のファンクション機能を備えたＴＡＰセル（以下、「ファンクションＴＡＰセル」という。）を、マクロセルのセル情報としてマクロセルライブラリ９０に格納している。

ファンクションＴＡＰセルに付加されるファンクション機能は、例えば、インバータ、バッファ、またはディレイ回路等の機能であり、それ以外にも種々の機能が考えられる。但し、レイアウト配置の柔軟性を考慮すると、付加するファンクション機能は簡素なものであるのが好ましい。また、他のマクロセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計を作成する、という本発明の目的からは、簡素なファンクション機能であれば余すところなくファンクションＴＡＰセル化することが好ましい。

図２は、本実施の形態の回路設計装置５０が格納するマクロセルライブラリ９０に含まれるファンクションＴＡＰセルのレイアウトの一例を示した図である。図２に示すファンクションＴＡＰセル２’は、ＴＡＰ機能に加えてファンクションとしてインバータ機能を付加したマクロセルである。図２に示すファンクションＴＡＰセル２’は、図５（２）に示すＴＡＰセル２と同様に、多層メタル層を有し、メタル１（第１のメタル層）にはＶＣＣ電極とＧＮＤ電極が、夫々セルの上下端に配置されている。更に、メタル２（第２のメタル層）にはＶＮＷ電極とＶＰＷ電極とが上下方向に渡って配置され、ＶＮＷ電極は一つのスルーホールを介してセルにおけるＮウエルと繋がり、ＶＰＷ電極は別のスルーホールを介してセルにおけるＰウエルと繋がっている。

上述のバックバイアス制御のためのＴＡＰ機能のための回路部分に加えて、図２に示すファンクションＴＡＰセル２’は、ファンクション機能のためのファンクション回路４を含む。図２に示すファンクション回路４は、メタル１の独立部分、ＰＯＬＹ部分、メタル１のＶＣＣ電極とＧＮＤ電極との夫々の変形部分を含み、ファンクションとしてインバータ機能を有する。

ファンクションＴＡＰセルのセル情報は、他のマクロセルやスタンダードセルと同様に、予め準備されている。例えば、当該セル情報は、図４（１）に示す回路設計の前に、設計装置５０において、外部からの操作により作成されてマクロセルライブラリ９０に格納される。また、ファンクションＴＡＰセルのセル情報は、外部から導入されてもよく、例えば、設計装置５０に接続する各種ネットワークを介して外部サーバからダウンロードされ、マクロセルライブラリ９０に予め格納されておいてもよい。

本実施形態では、ＴＡＰセルに所定の回路機能を付加したファンクションＴＡＰセルを予めマクロセルライブラリに用意しておく。このファンクションＴＡＰセルを用いてレイアウト設計を行うことで後述するように、柔軟性のあるレイアウト設計が可能となる。

２．回路設計装置の動作
以下、本実施の形態の回路設計装置５０の動作について説明する。

前述のように半導体集積回路設計では、図４（１）に示すようにまず、仕様設計（アルゴリズム設計）（Ｓ０１）、機能分割（アーキテクチャ設計）（Ｓ０２）、動作設計（ハードウエア設計）（Ｓ０３）、動作合成（Ｓ０４）、ＲＴＬ検証（Ｓ０５）、ＲＴＬ設計／低消費電力化（Ｓ０６）、論理合成（Ｓ０７）、タイミング解析（Ｓ０８）、及び、テスト容易化設計（Ｓ０９）の各手順が実行される。回路設計装置５０の制御部５５は上記各手順における所定の処理を記憶部８０に格納されたライブラリ等を参照しながら実行する。

その後、レイアウト設計（Ｓ１０）が実行される。レイアウト設計（Ｓ１０）は、図４（２）に示すように、
（Ｓ１０１）作成するレイアウトの回路情報が記されたネットリストを読み込む工程、
（Ｓ１０２）デザインサイズの作成等のフロアプランを行う工程、
（Ｓ１０３）作成されたフロアプラン上に、マクロセルライブラリやスタンダードセルライブラリなどから読み出したセル情報に従って、ＩＯセル、マクロセル及びスタンダードセルを位置情報に従って配置する工程、
（Ｓ１０４）上述のセルに電源を供給する電源配線のレイアウトを行う工程、
（Ｓ１０５）信号配線のレイアウトを行う工程、及び、
（Ｓ１０６）ＤＲＣエラーの除去・データ変換等の後処理を行う工程
を含んでいる。

ここで、上記の「セル配置」工程（Ｓ１０３）における回路設計装置５０の動作について説明する。「セル配置」工程における回路設計装置５０の機能は特に制御部５５のレイアウト設計部１００により実現される。

「セル配置」工程（Ｓ１０３）において、レイアウト設計部１００は、回路本来の機能を与えるために配置される通常の（他の）マクロセルを配置する前に、複数のファンクションＴＡＰセルと、従来からあるＴＡＰセルとを、配置情報に基づいて基板全体に予め等間隔に配置する。この配置情報は、例えば、入力部７０を介してユーザ操作に基づき取得してもよいし、また、事前に与えられた設計ルールに基づき決定してもよい。または、上流の工程から取得してもよい。ここでの等間隔は、横方向に一定の間隔を空け縦方向に連続して（ＴＡＰ）セルが配置されることの他に、縦方向にも一定の間隔を空けて（例えば、２段毎に）配置されること、若しくは一定の間隔を以て千鳥状に（ＴＡＰ）セルが配置されることを含む。

また、セル配置のための位置情報は、入力部７０からの入力操作により取得されるものに限定されず、例えば、設計装置５０に接続する各種ネットワークを介して外部サーバからダウンロードされるもの等であってもよい。

セル配置工程（Ｓ１０３）の後、本実施の形態では、配置されたセル（ファンクションＴＡＰセル、ＴＡＰセル、及び他のセル）に電源を供給するための電源配線のレイアウトを行う工程（Ｓ１０５）、信号配線のレイアウトを行う工程（Ｓ１０５）、及び後処理工程（Ｓ１０６）が制御部５５により実行される。

更に、レイアウト設計（Ｓ１０）の手順後、サインオフ検証（Ｓ１１）が実行される。

２．１ ＴＡＰセルのレイアウト例
図３（１）は、以上のようにして、ＴＡＰセル２を等間隔で配置したレイアウト１０の例を示した図である。各ＴＡＰセル２には、バックバイアス制御のための電源がメタル２（第２のメタル層）にて供給されている。加えて、図３（１）の中央近傍にあるセルＡとセルＢとが、メタル３（第３のメタル層）にて配線されている。

ここで、セルＡとセルＢに係る配置配線状況が良好でないような場合、必要に応じて、ＴＡＰセル２をファンクションＴＡＰセル２’に置き換えると、バックバイアス機能を損なうことなく、当該配置配線状況を改善できるという効果がある。また、ＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）による改訂を行う際にも、ファンクションＴＡＰセルを用いることで、新たなセルを別途追加すること無くメタル配線の修正のみで、改訂への対応が容易に可能となり得る。このことは、他のマクロセルの配置混雑度の高い領域では、特に有用である。

例えば、図３（１）のレイアウト１０において、レイアウト設計終了後のシミュレーションにより、セルＡとセルＢの間に、タイミングエラー改善などのためＥＣＯによる改訂でバッファセルを挿入する必要が生じるような場合がある。ところが、そのような場合でも、セルや配線の混雑の状況によっては、ＴＡＰセルを移動せずにセルＡ又はセルＢの近傍にバッファセルを挿入することが困難であることがある。そのようなときに、ファンクション機能（この場合は、バッファ機能）を含むファンクションＴＡＰセルを、当初から配置しておくならば、容易に配線を修正できる。図３（２）は、バッファ機能を含むファンクションＴＡＰセル２”を利用して図３（１）に示すレイアウトの配線の繋ぎ換えをした平面図である。この場合、レイアウト設計部５０は、配線の繋ぎ換えの要否について、ユーザ指示に基づき判断してもよいし、また、判断基準を記憶部８０に事前に格納しておき、その判断基準に基づき自動的に判断してもよい。

上記の図３（１）に示すような場合には、通常のＴＡＰセルを適宜ファンクションＴＡＰセル”に置き換えるようにしてもよい。

また、自動配置配線ＣＡＤツールでのレイアウト設計において、設計がかなり進んだ段階において、レイアウトが製品の仕様に合致しないために変更が必要になることがある。例えば、製品の仕様上、複数のポイントで出力タイミングを合わせるためにクロックラインの位相を調整することが必要になることがある。そのような場合に備えて、レイアウト設計部５０は、マクロセルの初期配置時に、クロック配線間の領域に予め配置しておくバッファセル等の所定の機能を有するマクロセルを、同等の（例えば、バッファ等の）ファンクション機能を備えたファンクションＴＡＰセルと置き換えておいてもよい。その際、レイアウト設計部５０は、置換の要否について、ユーザ指示に基づき判断してもよいし、また、判断基準（例えば、仕様に関する情報）を記憶部８０に事前に格納しておき、その判断基準に基づき自動的に判断してもよい。

なお、（ＴＡＰセルからファンクションＴＡＰセルへの）セルの置き換え、及びＥＣＯによる改訂で繋ぎ換えを行うには、ネットリスト（図４（２）Ｓ１０１参照）のセル情報の修正が必要となる。一方、ファンクションＴＡＰセルをダミーセルとして予めネットリストに記述しておけば、配線の接続の繋ぎ換えのみで済ませることができる。

本発明の設計装置の概略の構成図である。 本発明に係るレイアウト設計方法で利用するマクロセルライブラリに含まれるセル情報の一例であるファンクションＴＡＰセルのレイアウトの平面図である（例は、インバータ回路である）。 ＴＡＰセルが等間隔で配置されたレイアウトの一部の簡略平面図（図３（１）と、バッファ機能を含むファンクションＴＡＰセルを利用して図３（１）に示すレイアウトの配線の繋ぎ換えをした平面図である（図３（２））。 一般的な半導体集積回路の回路設計の手順（図４（１））と、レイアウト設計の工程である（図４（２））。 バックバイアスの回路図（図５（１））と、バックバイアス用ＴＡＰセルのレイアウト例（図５（２））である。

符号の説明

２・・・ＴＡＰセル、２’、２”・・・ファンクションＴＡＰセル、４・・・ファンクション回路、６・・・ＰＯＬＹ部分、５０・・・設計装置、５５・・・制御部、６０・・・出力部、７０・・・入力部、８０・・・記憶部、９０・・・マクロセルライブラリ、９５・・・スタンダードセルライブラリ、１００・・・レイアウト設計部。

Claims (5)

1. 情報処理装置を用いた半導体集積回路のレイアウト設計方法であって、
   情報処理装置の記憶手段に、レイアウト設計時に、配置される所定の機能を実現するために配置されるマクロセルを複数格納したマクロセルライブラリが格納されており、
   前記マクロライブラリにおいて、特定のファンクション機能と、バックバイアスを与える機能とを構成するためのマクロセルであるファンクションＴＡＰセルを準備するステップを含む、
   半導体集積回路レイアウト設計方法。
2. 更に、
   マクロセルの配置及びセル間の配線を行う前に、前記記憶手段から上記ファンクションＴＡＰセルとＴＡＰセルを読み出し、それらのセルを予め等間隔でレイアウト上に配置するステップを含む、請求項１に記載の半導体集積回路レイアウト設計方法。
3. 更に、
   マクロセルの初期配置時に、クロック配線間の領域に予め配置される所定のファンクション機能を有するマクロセルを、同等のファンクション機能を備えたファンクションＴＡＰセルと置き換えるステップ
   を含む請求項２に記載の半導体集積回路レイアウト設計方法。
4. 更に、
   レイアウト設計終了後のシミュレーションにおいて、予め配置されているファンクションＴＡＰセルを用いて配線を修正するステップを含む、請求項２に記載の半導体集積回路レイアウト設計方法。
5. 半導体集積回路のレイアウト設計時に、配置される所定の機能を実現するために配置されるマクロセルを複数格納したマクロセルライブラリを格納する記憶手段と
   前記記憶手段からマクロセルを読み出し、レイアウト上に配置する制御手段とを備え、
   前記マクロライブラリは、特定のファンクション機能と、バックバイアスを与える機能とを構成するためのマクロセルであるファンクションＴＡＰセルを含む、
   半導体集積回路レイアウト設計装置。

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