JP2010278219A - レイアウト設計方法及びレイアウト設計装置 - Google Patents

Abstract

【課題】レイアウト工程を再度行わずに、タイミング違反が発生した配線の遅延時間を微調整することができ、レイアウトプロセスのＴＡＴを短くすることができるレイアウト設計方法及びレイアウト設計装置を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。また、レイアウト後にタイミング検証を実行し（Ｓ４）、タイミング違反が発生した対象配線近傍の電源間容量セルを容量セルへ置換し（Ｓ８）、対象配線へ接続する（Ｓ９）。又は、タイミング違反配線を第１の配線、第２の配線に切断し、バッファセルの入力端子を第１の配線へ、出力端子を第２の配線へと接続する。
【選択図】図１

Description

本発明は、半導体集積回路のレイアウト設計方法及びレイアウト設計装置に関し、特に、ダミーセルを利用して配線の遅延調整を可能にする半導体集積回路のレイアウト設計方法及びレイアウト設計装置に関する。

半導体集積回路の設計工程は、論理セルやマクロなどの回路ブロックを接続して所定の論理回路を設計する論理設計工程と、その論理設計された回路に対して、回路ブロックのレイアウトと接続配線データの生成を行うレイアウト設計工程とを有する。論理設計工程によってどの回路ブロックをどのように接続するという情報が含まれたネットリストデータが生成される。次に、そのネットリストデータをもとに、レイアウト設計工程により、回路ブロックの配置位置とそれらを接続する接続配線の情報が含まれたレイアウト設計データを生成する。そして、レイアウト設計データを、露光パターン生成工程により露光パターンデータに変換し、その露光パターンデータを利用してＬＳＩの製造を行う。
また、レイアウト設計工程においては、レイアウト設計データを繰り返し生成する無駄をなくす必要がある。そのため、タイミング検証を行い、タイミング違反がある場合、本来の論理設計には直接関係しないダミーセル等を用いて、タイミング調整を図る工程が含まれている。

一方、半導体集積回路の大規模化に伴い、レイアウト設計後のタイミング微調整の箇所は増大の一途を辿っており、レイアウト設計工程のＴＡＴ（ターンアラウンドタイム）短縮を図る必要がある。例えば、特許文献１においては、初期レイアウト設計データ作成後のタイミング調整を図る技術として、タイミング違反の生じた配線（第１の論理セルと第２の論理セルとの間の対象配線）を途中で切断し、配線密度を一定にするためにレイアウトデータに配置された配線ダミーセルへ繋ぎ換え、ＲＣ（抵抗及び容量）時定数による遅れによりタイミング調整を図る技術が開示されている。

特開２００９−９２４７号公報

しかし、特許文献１において開示された、配線ダミーセルを用いたタイミング調整では、切り替えられる配線の配線容量が小さく、微小なタイミング調整にしか対応できない。そのため、タイミングを広い範囲で調整するために、対象配線への配線ダミーセルの接続を複数回繰り返し行う必要が生じ、調整に時間を要してしまう問題があった。
また、大きな遅延を生じさせようとする場合、ダミー配線を複数用いて長い迂回配線を設ける必要が生じ、ダミー配線が足りない場合、レイアウト済の既存配線（第１のセルから第２のセルへと自動配線された対象配線）をも移動させる必要が生じる。このことは、タイミング解析が終了し、既にタイミングＭＥＴしている箇所へも影響を及ぼし、ＴＡＴを大幅に増大させる問題があった。

また、配線により遅延を生じさせる方法は、第１の論理セルによる出力信号伝達をＲＣ時定数により遅延させるものである。そのため、サイズの固定された第１の論理セルの駆動能力次第では、対象配線により大きな遅延を付けた場合、対象配線の電位変化は緩やかなものとなり、すなわち第１の論理セルの出力信号波形に鈍りが生じる。この結果、第２の論理セルのバッファには貫通電流が流れることで消費電流が増大し、チップのパワー増大にもつながるという問題もあった。

上記課題を解決するために、本発明は、半導体集積回路のレイアウト設計方法に係る第１の解決手段として、回路接続情報が記述されたネットリストと、複数のセルが定義されたセルライブラリとを用いて半導体集積回路のレイアウトデータを設計するレイアウト設計方法であって、前記レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、第１の電源配線と第２の電源配線との間に接続される電源間容量セルと、前記第１の電源配線又は前記第２の電源配線に入力端子が接続されるバッファセルとを配置するダミーセル配置ステップと、を含むことを特徴とする。

また、半導体集積回路のレイアウト設計方法に係る第２の解決手段として、上記第１の解決手段において、前記対象配線からタイミング違反であるタイミング違反配線が検出された場合、前記タイミング違反配線近傍の前記電源間容量セルを検索するステップと、検索された前記電源間容量セルを容量セルに置換して前記対象配線へ接続する容量セル接続ステップと、を更に含むことを特徴とする。

また、半導体集積回路のレイアウト設計方法に係る第３の解決手段として、上記第１又は第２の解決手段において、前記対象配線からタイミング違反であるタイミング違反配線が検出された場合、前記タイミング違反配線を第１の配線、第２の配線に切断し、前記バッファセルの入力端子を前記第１の配線へ接続し、出力端子を前記第２の配線へ接続するバッファセル接続ステップと、を更に含むことを特徴とする。

一方、本発明は、半導体集積回路のレイアウト設計装置に係る第１の解決手段として、回路接続情報が記述されたネットリストと、複数のセルが定義されたセルライブラリとを用いて半導体集積回路のレイアウトデータを設計するレイアウト設計装置であって、前記レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、第１の電源配線と第２の電源配線との間に接続される電源間容量セルと、前記第１の電源配線又は前記第２の電源配線に入力端子が接続されるバッファセルとを配置するダミーセル配置処理部と、を有することを特徴とする。

本発明のレイアウト設計方法によれば、対象配線近傍の容量セル又はバッファを用いることで、従来に比べ広い範囲でタイミング調整をできる。これにより、対象配線へのダミーセルの接続を繰り返し行う必要はなく、タイミング調整の時間を短縮できる効果を奏する。
また、大きな遅延を生じさせようとする場合であっても、対象配線近傍の容量セル又はバッファを用いることができ、レイアウト済の既存配線を移動させる範囲が少ないため、ＴＡＴを短縮できる効果を奏する。
また、第１の論理セルによる出力信号伝達をバッファにより遅延させるものであるので、対象配線に大きな遅延を付けた場合であっても、対象配線の電位変化に鈍りが生じることはなく、チップのパワー増大を抑制できる効果を奏する。

本発明の一実施形態に係るレイアウト設計方法のフローチャートである。 本発明の一実施形態に係るレイアウト設計装置のブロック図である。 対象配線へダミーセルを接続する説明に用いられるレイアウト概念図である。 対象配線へダミーセルを接続する説明に用いられるレイアウト概念図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態に係るレイアウト設計方法のフローチャートである。また図２は、本発明の一実施形態に係るレイアウト設計装置のブロック図である。
以下に、本実施形態におけるレイアウト設計方法を、より具体的に説明するために、まずレイアウト設計装置のブロック図の構成について説明する。

図２に示す半導体レイアウト設計装置１００は、演算処理部１０１、表示部１０２、ネットリスト記憶部２０１、セルライブラリ記憶部２０２、フロアプラン記憶部２０３、テクノロジー情報記憶部２０４及びレイアウト結果記憶部２０５を備えている。演算処理部１０１と各記憶部は、ネットワーク回線２０６により接続されており、演算処理部１０１はネットワーク回線２０６を介して各記憶部との間で各種データを読み出し、或いは書き込む処理を行う。なお、ネットワーク回線２０６を用いる構成ではなく、演算処理部１０１の内部バスや外部バスに上記各記憶部を接続してもよい。

演算処理部１０１は、インタフェース部１１１、セル配置・自動配線処理部１１２、ダミーセル配置処理部１１３、タイミング検証部１１４、タイミング違反配線検索部１１５、ダミーセル検索部１１６及びダミーセル接続処理部１１７と有する。

インタフェース部１１１は、ネットリスト記憶部２０１に記憶されたネットリスト、セルライブラリ記憶部２０２に記憶されたライブラリ情報、フロアプラン記憶部２０３に記憶されたフロアプラン情報及びテクノロジー情報記憶部２０４に記憶されたテクノロジー情報を読み込む処理、レイアウトデータをレイアウト結果記憶部２０５に対して記憶させる処理及び表示部１０２に対してレイアウト結果等を表示させる処理を行う。表示部１０２は、半導体集積回路の設計結果等を表示するためのＣＲＴ又はＬＣＤ等である。

ここで、ネットリスト記憶部２０１は、回路を構成する各種素子の電気的特性や素子間の電気的な接続関係を記述したデータである「ネットリスト」を記憶している。
また、セルライブラリ記憶部２０２は、ＮＯＴゲートやＡＮＤゲート等の基本論理ゲートや、これらの組み合わせた論理回路ブロック、フリップフロップなどの機能セルのような、あらかじめ設計、検証されたスタンダードセル（論理セル）がライブラリ登録されているデータベースである。後述のダミーセル（電源間容量セル、容量セル、バッファセル）もセルライブラリ記憶部２０２に記憶されている。

フロアプラン記憶部２０３は、各セル、論理機能を半導体集積回路チップ上のどの領域にレイアウトするか（配置するか）を決定する際参照されるスタンダードセルの配置エリアを、フロアプランとして記憶している。
また、テクノロジー情報記憶部２０４は、配置領域に配置される配線の最小配線幅、最小間隔及びシート抵抗、容量素子の容量値、コンタクトやスルーホールの最小サイズ、最小間隔及び抵抗値、信号伝搬遅延時間（論理セル間の信号遅延許容時間、論理セル間の配線に許容されるセットアップ・ホールド許容時間）等のテクノロジー情報を記憶している。
なお、テクノロジー情報記憶部２０４は、信号伝搬遅延時間に関して、回路設計に基づいた論理セル間の遅延時間及び遅延許容時間を記憶している。また、テクノロジー情報記憶部２０４は、ある任意の論理セルに容量セルを接続した場合に発生する遅延時間を、論理セル名及び容量セル名に対応付け記憶している。また、論理セル間にバッファセルを挿入した時の遅延情報として、発生する遅延時間をバッファセル名と対応付け記憶している。これらの詳細な例については、後述の処理フローにおいて説明する。

レイアウト結果記憶部２０５は、レイアウト設計工程における中間結果であるレイアウトデータ（初期レイアウトデータ、ダミーセル配置後のレイアウトデータ等）及び半導体レイアウト設計装置１００が生成した最終的なレイアウトデータを、Ｇｅｎｅｒａｌ Ｄａｔａ Ｓｔｒｅａｍ（あるいはＧＤＳ２）と呼ばれるデータ形式で記憶する。

セル配置・自動配線処理部１１２は、インタフェース部１１１に各記憶部から入力されるネットリスト、ライブラリ情報およびフロアプラン情報に基づいて、スタンダードセルやマクロセルの初期配置及び各セル間の接続配線の配置を行う（初期レイアウトデータの生成）。

ダミーセル配置処理部１１３は、上記初期レイアウトデータに対して、ダミーセル（電源間容量セル、バッファセル）を配置する。ここで、電源間容量セルとは、所謂デカップリング容量セルのことであり、半導体集積回路の大規模化および高速化により顕著になってきた電源電圧変動を抑制するため用いられるセルである。デカップリング容量セルは、Ｐチャネル型またはＮチャネル型のＭＯＳトランジスタを用いて、そのドレイン及びソース端子を電源配線または接地配線のいずれか一方に接続し、ゲート端子を他方に接続するように構成したものである。また、バッファセルは、例えばＣＭＯＳインバータ２段で構成され、信号遅延に用いられるセルである。なお、ダミーセルは、スタンダードセルと同じく、セルライブラリ記憶部２０２に記憶されている。

図２中のタイミング検証部１１４は、ＲＣ抽出部１１４ａ、遅延時間算出部１１４ｂ及び遅延時間判定部１１４ｃより構成され、上述の様に配置されたレイアウトデータ（初期レイアウトデータ）またはダミーセル配置後のレイアウトデータに関して、タイミング検証を行う。具体的には、上記の様に論理セル間の信号伝達時間が所定の許容遅延時間を満たすかどうかを、ＲＣ（抵抗及び容量）抽出、遅延時間計算を行い、テクノロジー情報に基づいて論理セル間毎に判定する。

タイミング検証部１１４は、判定結果をダミーセルレイアウトデータとともに、タイミング違反を起した配線名を、その配線が接続されるセル名とともにレイアウト結果記憶部２０５へ記憶させる。この際、タイミング違反を起した配線のスタート座標（セル３０１の出力端子座標と等しい）及びエンド座標（セル３０２の入力端子座標と等しい）を記憶させてもよい。

タイミング違反配線検索部１１５は、レイアウト結果記憶部２０５からタイミング違反を起した配線名を検索する。なお、上述の通り、当該配線座標がレイアウト結果記憶部２０５に記憶されている場合、これを読み出すこととしてもよい。

ダミーセル検索部１１６は、タイミング違反を起した配線の近傍にあるダミーセル（電源間容量セル又はバッファセル）を検索する。
ダミーセル接続処理部１１７は、電源間容量セルの容量セルへの置換、容量セルまたはバッファセルのタイミング違反配線への接続を行う。

図１は、以上の様に構成された半導体レイアウト設計装置１００が行う処理フローを示したフローチャートである。以下、図１を用いて処理フローの説明を行うが、より具体的に説明するため、図３及び図４に示すレイアウト概念図を用いる。
図３及び図４は、対象配線とダミーセルの説明に用いられるレイアウト概念図である。図３（ａ）及び図４（ａ）においては、スタンダードセルが配置されるセル列が３列示され、最下列左にセル３０１（第１の論理セル）、最上列右にセル３０２（第２の論理セル）が配置されている。
なお、各スタンダードセルは、セル列の高さに一致するように予め設計され、上述のセルライブラリ記憶部２０２に記憶されている論理セルである。また、図３（ａ）及び図４（ａ）においては、スタンダードセルについてはセル３０１、セル３０２の２個を示し、他の論理セルは省略している。
図３（ｂ）及び図４（ｂ）は、ぞれぞれ、セル３０１とセル３０２との間の対象配線３０３へ、容量セル３０６、バッファセル３０５を接続する場合の概念図である。

セル配置・自動配線処理部１１２は、図３においては図示しないが、ほぼセル列の高さ分だけ離れて図面左右方向に平行に配線された電源配線（第１の電源配線）及び接地配線（第２の電源配線）を、最初に配置する。そして、セル配置・自動配線処理部１１２は、フロアプランに従って、これらの電源配線に接続されるように、上記セル３０１及びセル３０２を配置する。また、セル配置・自動配線処理部１１２は、セル３０１及びセル３０２の間に配線３０３（対象配線）を配置する。これにより、ネットリストにおけるセル３０１とセル３０２との接続情報が、図３（ａ）及び図４（ａ）に示すように、レイアウトデータ上において実現されることとなる（ステップＳ１）。

ダミーセル配置処理部１１３は、図３（ａ）及び図４（ａ）に示すように、電源間容量セル３０４を配置し、容量の各対極を電源配線に接続する。また、バッファセル３０５を、その電源端子を電源配線へ、接地端子を接地配線へ、入力端子を接地配線又は電源配線のいずれかに接続固定されるように配置する（ステップＳ２）。なお、本実施形態においては、ダミーセル配置処理部１１３が、ダミーセルをスタンダードセル間に生じた空き領域に挿入する構成としているが、これに限定されるものではなく、セル配置・自動配線処理部１１２により実行されるスタンダードセル配置の際、電源配線及び接地配線の長さ方向に、所定の間隔で電源間容量セル３０４またはバッファセル３０５を配置する構成としてもよい。

タイミング検証部１１４におけるＲＣ抽出部１１４ａは、テクノロジー情報記憶部２０４に記憶された配線抵抗、配線に寄生する容量等のテクノロジー情報に基づき、対象配線３０３を含む全ての配線の抵抗と寄生容量の情報を含むＲＣ情報を抽出する（ステップＳ３）。
タイミング検証部１１４における遅延時間算出部１１４ｂは、このＲＣ情報とテクノロジー情報記憶部２０４に記憶された論理セル間遅延時間から、対象配線３０３を含む全ての配線について、遅延計算を実行する（ステップＳ４）。例えば、遅延時間算出部１１４ｂは、上記の図３（ａ）及び図４（ａ）を例にとると、セル３０１及びセル３０２間の遅延時間を、回路シミュレーションにより、１９．５ｐ秒と算出する。

タイミング検証部１１４における遅延時間判定部１１４ｃは、対象配線３０３を含む全ての配線について、タイミング違反があるかどうかを判定する（ステップＳ５）。
例えば、回路設計において、セル３０１とセル３０２の間の対象配線３０３に２０ｐ秒の遅延時間が予定されているとすると、テクノロジー情報記憶部２０４はレイアウトにおける対象配線３０３の許容遅延時間はその５％以内の１９ｐ秒〜２１ｐ秒というように、セル３０１及びセル３０２のセル名と許容遅延時間とを対応付けて記憶している。
タイミング検証部１１４は、テクノロジー情報記憶部２０４を参照し、許容遅延時間の範囲内に入ればＯＫと、範囲外の場合はＮＧと判定する。例えば、上述の様に、遅延時間が１９．５ｐ秒の場合は許容遅延時間１９ｐ秒〜２１ｐ秒の範囲内であるので、ＯＫと判定する（ステップＳ５−Ｎｏ）。一方、遅延時間が、例えば１８ｐ秒であれば、許容遅延時間の範囲外になるので、ＮＧと判定する（ステップＳ５−Ｙｅｓ）。
タイミング検証部１１４は、判定結果及びタイミング違反を起した配線名（対象配線３０３）または当該配線が接続される論理セル名（セル３０１及びセル３０２）を、レイアウト結果記憶部２０５へ記憶させる。この際、タイミング違反を起した配線のスタート座標（セル３０１の出力端子座標と等しい）及びエンド座標（セル３０２の入力端子座標と等しい）をレイアウト結果記憶部２０５へ記憶させてもよい。

なお、テクノロジー情報記憶部２０４は、セル３０１の出力端子に容量セル（例えば０．１ｐファラッドの容量）を追加で接続した場合に生じる発生遅延時間を、セル３０１のセル名、容量セルの容量値に対応付け記憶している。タイミング検証部１１４は、容量セルの置換後のステップＳ５においては、ＴＡＴ短縮のため、全レイアウトデータのＲＣ情報を抽出することなく、テクノロジー情報記憶部２０４の当該発生遅延時間を参照してもよい。そして、参照した発生遅延時間をタイミング違反配線の前回の遅延時間結果に加算し、対象配線３０３の許容遅延時間をオーバーしているか否かを判定することとしてもよい。
また、テクノロジー情報記憶部２０４には、セル３０１の出力端子にバッファセルを追加で接続した場合に生じる発生遅延時間を、セル３０１のセル名、バッファセル名に対応付け記憶している。そこで、タイミング検証部１１４は、バッファセル接続後のステップＳ５においては、ＴＡＴ短縮のため、全レイアウトデータのＲＣ情報を抽出することなく、テクノロジー情報記憶部２０４の当該発生遅延時間を参照してもよい。そして、参照した発生遅延時間をタイミング違反配線の前回の遅延時間結果に加算し、対象配線３０３の許容遅延時間をオーバーしているか否かを判定することとしてもよい。

タイミング検証部１１４がＯＫと判定した場合、図２においては図示しないマスク検証部によりＤＲＣ（Design Rule Check）が実行され（ステップＳ１０）、最終的なレイアウトデータが、ＧＤＳ（あるいはＧＤＳ２）と呼ばれるデータ形式でレイアウト結果記憶部２０５に記憶される。
一方、タイミング検証部１１４がＮＧと判定した場合、タイミング違反配線検索部１１５は、タイミング違反配線（対象配線３０３）を、レイアウト結果記憶部２０５から検索する（ステップＳ６）。例えば、上述の場合、対象配線３０３または対象配線３０３が接続されるセル３０１及びセル３０２が検索される。

次に、ダミーセル検索部１１６は、タイミング違反を起した対象配線３０３が接続されるセル３０１及びセル３０２の間にある電源間容量セルを検索する。例えば、図３（ｂ）に示す電源間容量セル３０４を検索する（ステップＳ７）。検索に際し、電源間容量セルが複数個配置されている場合、対象配線３０３に近い電源間容量セルを検索することとしてもよい。
また、ダミーセル接続処理部１１７は、セルライブラリ記憶部２０２を参照し、容量セル３０６を選択し、電源間容量セル３０４との置換を行う（ステップＳ８）。

次に、ダミーセル接続処理部１１７は、図３（ｂ）に示すように、電源間容量セル３０４を容量セル３０６へ置換し、配線３０３へ接続する（ステップＳ９）。
以降、ダミーセルへ置換された新レイアウトデータを対象に、ステップＳ５において対象配線３０３の許容遅延時間が満たされるまで、上述のステップＳ３〜Ｓ９が繰り返される。なお、レイアウトにおけるＴＡＴ短縮のため、ステップＳ５において予め繰り返し回数の上限回数を設ける構成としてもよい。

このような構成により、本発明のレイアウト設計方法によれば、対象配線近傍の電源間容量セルを容量セルへ置換することで、従来に比べ広い範囲でタイミング調整を行うことができる。これにより、対象配線へのダミーセルの接続を繰り返し行う必要はなく、タイミング調整の時間を短縮できる効果を奏する。
また、大きな遅延を生じさせようとする場合であっても、対象配線近傍の電源間容量セルを置換するため、レイアウト済の既存配線を移動させる必要は生じないので、レイアウトＴＡＴを短縮できる効果を奏する。

以上、電源間容量セルを容量セルへ置換する例について説明したが、図４（ｂ）に示すように、バッファセル３０５を用いて遅延させる構成をとることもできる。次に、この構成を説明するが、上述の実施例と重複する部分については同一の符号を付して説明を省略する。
ダミーセル検索部１１６は、ステップＳ７において、対象配線３０３近傍のバッファセルを検索する。次に、ステップＳ９において、対象配線３０３を図中×印で示す箇所で切断し、第１の配線３０７及び第２の配線３０８に分離する。そして、バッファセル３０５の入力端子と接地配線（ＶＳＳ）の間を図中×印で示す箇所で切断し、バッファセル３０５の入力端子を第１の配線３０７へ接続し、出力端子を第２の配線３０８へと接続する。すなわち、上述の容量セルへの置換を行うことなく、対象配線３０３の近傍に配置されたバッファセル３０５を遅延手段として用いることもできる。

このような構成により、セル３０１（第１の論理セル）による出力信号伝達をバッファにより遅延させることができる。従って、上述の効果を維持しつつ、対象配線の電位変化に鈍りが生じることはなく、セル３０１における動作時の貫通電流を低減でき、チップのパワー増大を抑制できる効果を奏する。

なお、本発明のレイアウト設計方法は、電源間容量を容量セルへ置換するか、対象配線へバッファセルを挿入するか、いずれか一方をとる構成に限られものではなく、両者を同時に実行する構成としてもよい。例えば、電源間容量とバッファセルを一つの機能セルとして設け、セルライブラリ記憶部２０２へ記憶させる。また、テクノロジー情報記憶部２０４には、上述のセル３０１の出力端子に当該機能セルを追加で接続した場合に生じる発生遅延時間を、セル３０１のセル名、バッファセル名に対応付け記憶させる。タイミング検証部１１４は、機能セル接続後のステップＳ５においては、テクノロジー情報記憶部２０４の当該発生遅延時間を参照し、これを対象配線の初期レイアウトにおける遅延時間結果に加算し、対象配線３０３の許容遅延時間をオーバーしないかどうかを判定する。続いて、ステップＳ７において当該セルを検索し、ステップＳ９において対象配線３０３へ接続する。このような構成により、電源間容量とバッファセルを一つの機能セルとして設け、遅延時間の調整を行うこともできる。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上述の実施形態においては、対象配線の遅延時間を遅らせる場合について述べたが、ステップＳ５におけるタイミング判定において、許容遅延時間をオーバーしているときに、タイミングを早める構成とすることもできる。上述の通り、ダミーセル配置をステップＳ１におけるセル配置において実行し、容量セル又はバッファセルを予め対象配線に接続する。そして、許容遅延時間をオーバーした場合、容量セルを電源間容量セルへ置換するか、あるいはバッファセルを対象配線と非接続とし、入力端子を電源配線又は接地配線へ接続し、タイミングを早める構成としてもよい。また、図１における処理フローにおいて、タイミングを遅くする／早くする両方の処理を組み合わせて実行し、設計に要求される遅延時間に最も近い遅延時間になるような最適なダミーセルの接続を求める構成としてもよい。

１００…半導体レイアウト設計装置、１０１…演算処理部、１０２…表示部、２０１…ネットリスト記憶部、２０２…セルライブラリ記憶部、２０３…フロアプラン記憶部、２０４…テクノロジー情報記憶部、２０５…レイアウト結果記憶部、２０６…ネットワーク回線、１１１…インタフェース部、１１２…セル配置・自動配線処理部、１１３…ダミーセル配置処理部、１１４…タイミング検証部、１１４ａ…ＲＣ抽出部、１１４ｂ…遅延時間算出部、１１４ｃ…遅延時間判定部、１１５…タイミング違反配線検索部、１１６…ダミーセル検索部、１１７…ダミーセル接続処理部、３０１，３０２…セル、３０３…配線、３０４…電源間容量セル、３０５…バッファセル、３０６…容量セル、３０７…第１の配線、３０８…第２の配線

Claims (4)

1. 回路接続情報が記述されたネットリストと、複数のセルが定義されたセルライブラリとを用いて半導体集積回路のレイアウトデータを設計するレイアウト設計方法であって、
   前記レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、
   第１の電源配線と第２の電源配線との間に接続される電源間容量セルと、前記第１の電源配線又は前記第２の電源配線に入力端子が接続されるバッファセルとを配置するダミーセル配置ステップと、
   を含む半導体集積回路のレイアウト設計方法。
2. 前記対象配線からタイミング違反であるタイミング違反配線が検出された場合、前記タイミング違反配線近傍の前記電源間容量セルを検索するステップと、
   検索された前記電源間容量セルを容量セルに置換して前記対象配線へ接続する容量セル接続ステップと、
   を更に含む請求項１記載の半導体集積回路のレイアウト設計方法。
3. 前記対象配線からタイミング違反であるタイミング違反配線が検出された場合、前記タイミング違反配線を第１の配線、第２の配線に切断し、前記バッファセルの入力端子を前記第１の配線へ接続し、出力端子を前記第２の配線へ接続するバッファセル接続ステップと、
   を更に含む請求項１又は請求項２記載の半導体集積回路のレイアウト設計方法。
4. 回路接続情報が記述されたネットリストと、複数のセルが定義されたセルライブラリとを用いて半導体集積回路のレイアウトデータを設計するレイアウト設計装置であって、
   前記レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、
   第１の電源配線と第２の電源配線との間に接続される電源間容量セルと、前記第１の電源配線又は前記第２の電源配線に入力端子が接続されるバッファセルとを配置するダミーセル配置処理部と、
   を有する半導体集積回路のレイアウト設計装置。

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