JP2008242918A - 半導体集積回路の設計装置 - Google Patents

Abstract

【課題】微細化ＬＳＩにおいて、電源雑音による遅延ばらつきや、デカップリング容量におけるリーク電流増大、信頼性低下が課題となっている。そこで、ＬＳＩにおける電源雑音の安定化を可能とする半導体集積回路の設計装置を提供することを目的とする。
【解決手段】テストパターン無しに回路要素の接続関係から回路要素への信号到達時間を計算し、複数の回路要素について同時変化するか否かを判断する同時変化解析手段１０と、同時変化解析手段１０で同時変化すると判断された複数の回路要素を、所定の距離以上に離して配置し配線するレイアウト手段１４とを備える。
【選択図】図１

Description

本発明は、半導体集積回路の設計装置にかかわり、特に、大規模でかつ高速駆動のＬＳＩ（大規模半導体集積回路）に適用可能な技術に関する。

近年、半導体の微細プロセス技術の進展により、半導体部品であるＬＳＩ上に１千万を超える回路要素（セル）が搭載されつつある。このような回路のレイアウト設計には、非特許文献１に記載されたようなレイアウトツールが欠かせない。レイアウトツールは、遅延制約や負荷容量制約などから決まる重み付け情報（評価関数）に基づいて、セル配置の離間距離や配線長さを決め、セルの配置配線を行うものである。

一方、膨大な数のセルの信号変化によって電源に流れる電流が、電源雑音や不要輻射の問題を発生させている。また、エレクトロマイグレーションの問題を発生させ、さらにトランジスタのジャンクション温度を上昇させると、リーク電流の増大につながる。このような問題を回避する技術として、例えば非特許文献２に開示されているように、電源雑音を低減させるための効果的なデカップリング容量セルを配置する方法がある。

特許文献１では、機能セルの信号変化の頻度を示す活性化率に応じて隣接するデカップリング容量セルの大きさを決める方法が提案されている。

特許文献２では、温度を低減する対策として、論理シミュレーションを用いて同時動作を判定し、レイアウトを改善する方法が提案されている。
特開２００５−１８３７５８号公報 特許第３４６６８４２号公報（第４−５頁、第１−７図） ＦＩＴ２００３ ｐ６３ 多目的分散ＧＡをベースとしたパフォーマンスドリブン配置手法 http://www.ipsj.or.jp/01kyotsu/award/funai_bp/2003_pdf/LC_007.pdf J. Fu et al.., 'A Fast Decoupling Capacitor Budgeting Algorithm for Robust On-Chip Power Delivery,' Asia and South Pacific Design Automation Conference 2004, pp.505-510.

非特許文献１および特許文献１に記載された技術では、複数のセルの信号変化による電源雑音の影響が考慮されていない。

また、半導体の微細化には、電源電圧の低下とともにトランジスタのゲート酸化膜の薄膜化を行う必要がある。その弊害として、漏れ電流の増加やトランジスタの信頼性の低下が顕著な問題となっている。しかし、デカップリング容量は、ＬＳＩの機能自体には寄与しないにもかかわらず、漏れ電流への影響度が大きい。また、故障した場合には、電源とグラウンド間が短絡し、ＬＳＩ全体に影響する。そのため、デカップリング容量は、必ずしも積極的な活用ができるものではない。

さらに、微細化によりトランジスタの信号変化速度のばらつきが増加する傾向にある。この原因の１つとして、電源ノイズのＬＳＩ上の分布ばらつきが影響している。

また、特許文献２に記載された技術では、同時変化については考慮されている。しかし、シミュレーションを用いるために処理時間がかかる。さらに、実際の回路の使用実態を再現するシミュレーション用のテストパターンを作成することが必要となるが、現実問題としては、回路要素（トランジスタ）数が1千万を超えるために不可能である。

本発明は、このような事情に鑑みて創作したものであり、ＬＳＩにおける電源雑音の安定化を可能とする半導体集積回路の設計装置を提供することを目的としている。

本発明による半導体集積回路の設計装置は、
テストパターン無しに回路要素の接続関係から回路要素への信号到達時間を計算し、複数の回路要素について同時変化するか否かを判断する同時変化解析手段と、
前記同時変化解析手段で同時変化すると判断された複数の回路要素を、所定の距離以上に離して配置し配線するレイアウト手段とを備えたものである。

この構成においては、同時変化解析手段は、回路要素の接続関係から計算して回路要素への信号到達時間を求め、この回路要素への信号到達時間に基づいて、複数の回路要素についての同時変化を判断する。この方式は、網羅性が高く、シミュレーション無しに（テストパターンを用いずに）、同時変化の判断が高速に行われる。そして、レイアウト手段が、同時変換すると判断された回路要素を離して配置配線することにより、負荷容量が変化して遅延量が変わり、同時動作を避けることになる。漏れ電流への影響が大きいとされるデカップリング容量については、これを用いないですむ。同時動作しない回路要素は、デカップリング容量と同様に、電源雑音を低減させる効果を有する。このことを利用して、同時変化する回路要素を離間させて配置することにより、漏れ電流の増加や信頼性の低下を招くことなく、電源雑音を安定化させることが可能となる。さらに、電源雑音の面内ばらつきを低減させることも可能となる。

上記構成の半導体集積回路の設計装置において、前記同時変化解析手段は、複数の回路要素のうち静的タイミング解析で計算された回路要素への最短の信号到達時間と最長の信号到達時間の区間が一定時間以上重複するものを同時変化する回路要素と判断するという態様がある。これは、同時変化する回路要素の判断の方式として、回路要素への最短の信号到達時間と最長の信号到達時間の区間重複の長さを基準にするものである。

また上記構成の半導体集積回路の設計装置において、前記同時変化解析手段は、複数の回路要素のうちクロック信号変化回数に対する回路要素の出力端子の信号変化の回数の割合である信号変化率が一定値以上のものを同時変化する回路要素と判断するという態様がある。これは、同時変化する回路要素の判断の方式として、信号変化率を基準にするものである。ゲーテッドクロックは、低消費電力化のために近年では重要視されているが、このゲーテッドクロックを用いた半導体集積回路の場合、信号変化率の小さい同時変化する回路要素があるので、それを有効に電源雑音低減に活用することが可能となる。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位を前記信号変化率に応じて決めるという態様がある。

また上記構成の半導体集積回路の設計装置において、前記同時変化解析手段は、複数の回路要素のうち等段目のクロックセルまたはフリップフロップを同時変化する回路要素と判断するという態様がある。このように構成すれば、解析時間の短縮化が可能となる。

また上記構成の半導体集積回路の設計装置において、前記同時変化解析手段は、複数の回路要素のうち信号変化の遷移方向が同じものを同時変化する回路要素と判断するという態様がある。このように構成すれば、基板雑音について、同方向遷移の同時変化する回路要素が集中することに起因して雑音影響が生じるような場合に有効である。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位をピーク電流、負荷容量または信号遷移時間に応じて決めるという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位についてクロック伝播用回路要素またはフリップフロップを優先するという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素に依存せずに配置配線した後に、前記同時変化する回路要素の入れ替えを行うという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素の入れ替えにおいて、同一の電源ストラップを共有する回路要素を優先するという態様がある。このように構成すれば、電源ノイズに与える影響やエレクトロマイグレーションの影響を緩和することが可能となる。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素の入れ替えにおいて、信号変化相対時間の差異の大きいものを優先するという態様がある。これは、入れ替えした後の周囲の回路要素の信号変化時間の差異の大きいものを優先配置するものである。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、同時変化する回路要素に依存せずに配置配線した後に、前記同時変化する回路要素を空き領域に移動させるという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位において、デカップリング容量を優先して前記同時動作の回路要素の周囲に配置するという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、タイミング余裕の大きいパスの回路要素を前記同時動作の回路要素の周囲に配置するという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、同時変化する回路要素を考慮した配置変更による遅延変化を予測し、遅延制約を満たすように前記同時動作の回路要素の離間距離を決めるという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、同時変化する回路要素の入力配線または出力配線を同時変化しないように迂回配線するという態様がある。

また上記構成の半導体集積回路の設計装置において、前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位について平均電圧降下の大きくなる箇所を優先するという態様がある。

本発明によれば、デカップリング容量を用いることなく、漏れ電流の増加や信頼性の低下を抑制して、電源雑音を安定化させ、電源雑音の面内ばらつきを低減させることができる。

以下、本発明にかかわる半導体集積回路の設計装置の実施の形態を図面を用いて詳細に説明する。

図１は本発明の実施の形態における半導体集積回路の設計装置の構成を示す図である。図１において、１０はテストパターン無しにセル（回路要素）の接続関係からセルへの信号到達時間を計算し、複数のセルについて同時変化するか否かを判断する同時変化解析手段である。この同時変化解析手段１０は、静的タイミング解析手段１１と同時変化判定手段１２から構成されている。静的タイミング解析手段１１は、回路情報Ｓ１におけるネットリスト、論理情報、遅延情報などに基づいて、クロック信号を基準とした場合の信号到達時間や各セルの端子における信号到達時間を計算し、信号到達時間情報Ｓ２として記憶する。同時変化判定手段１２は、同一時刻または所定の時間差以内で変化するセルどうしを同時変化セルとし、これを同時変化セル情報Ｓ３として記憶する。

また、図１において、１３は同時変化セル情報Ｓ３を読み込み、同時変化セルどうしの距離を離すまたは同時変化セルでないセルどうしを近づけるという評価関数を作成し、レイアウト制御情報Ｓ４として一時保存するレイアウト制御情報作成手段である。

１４は同時変化解析手段１０で同時変化すると判断された複数のセルを、所定の距離以上に離して配置し配線するレイアウト手段である。このレイアウト手段１４は、レイアウト制御情報Ｓ４におけるタイミングの厳しいパスの配線を短くするというタイミング制約用評価関数とともに、あらかじめ準備されたセルのレイアウト情報を記憶するセルライブラリＳ５を用いてレイアウトを実施し、同時変化セルを所定の距離以上に離して配置配線し、その結果をレイアウト情報Ｓ７として保存する。なお、ここで、セルとは、標準セルと呼ばれるセル高さを揃えた論理素子だけではなく、メモリ等のマクロセルなどを含む。電圧降下情報Ｓ６については後述する。

以下、具体例を用いて詳細に説明する。

図２、図３は回路情報Ｓ１の具体例を示す。図２はセルの接続関係を示すネットリスト情報である。図３はセルの入出力の論理関係を示す論理情報、論理種別情報（セルがクロック系で用いられるものなのかフリップフロップなのかデータパス系で用いられるのかを示す）、遅延情報、入力信号の立ち上がり・立ち下がりの信号遷移時間情報、出力信号の立ち上がり・立ち下がりにおけるピーク電流情報、出力端子につながる配線および次段のゲート容量等である負荷容量情報などである。回路情報Ｓ１には図２、図３の情報が含まれる。

図２で示すネットリストは、回路全体のデータ入力端子であるＩＮ、ＭＡＳＫ、クロック入力端子ＣＬＫ、およびデータ出力端子ＯＵＴ、セルの入力端子Ａと出力端子Ｙを持つデータ系用インバータＤＩＮＶ１，ＤＩＮＶ２，ＤＩＮＶ３，ＤＩＮＶ４，ＤＩＮＶ５，ＤＩＮＶ６，ＤＩＮＶ７，ＤＩＮＶ８，ＤＩＮＶ９，ＤＩＮＶ１０，ＤＩＮＶ１１、セルの入力端子ＡおよびＢと出力端子Ｙを持つデータ系用ＡＮＤセルＤＡＮＤ１、セルの入力端子Ａと出力端子Ｙを持つクロック系用バッファＣＫＢＵＦ１，ＣＫＢＵＦ２，ＣＫＢＵＦ３，ＣＫＢＵＦ４，ＣＫＢＵＦ５，ＣＫＢＵＦ６，ＣＫＢＵＦ７、およびセルのクロック入力端子ＣＫとデータ入力端子Ｄとデータ出力端子Ｑを持つフリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４とから構成されている。

図３に示す論理情報は、例えばセルＤＩＮＶ１では入力Ａを出力Ｙに伝播することを示し、セルＦＦ１ではＣＫ端子の立ち上がり信号で入力Ｄを出力Ｑに伝播することを示す。遅延情報は、あらかじめ信号遷移時間情報と負荷容量の関数またはテーブルからなるライブラリとして準備することにより、計算することも可能である。信号遷移時間情報は、あらかじめ負荷容量に対する関数またはテーブルからなるライブラリを準備することで計算できる。負荷容量情報は、仮想配線情報として配線分岐数等から見積もるか、あらかじめ一旦レイアウトすることで見積もることができる。なお、図３の例では説明を簡単にするために、遅延情報、信号遷移時間、ピーク電流、負荷容量はほとんどすべて同じ値を用いているが、実際には異なる種類のセルには異なる値が入る。

次に、動作について具体的に説明する。

同時変化解析手段１０における静的タイミング解析手段１１は、回路情報Ｓ１における図２に示すネットリストを入力する。そして、回路情報Ｓ１における図３に示す論理情報、遅延情報に基づいて、クロック信号を基準とした場合の信号到達時間を計算し、図４で示すような各セルの端子における信号到達時間を計算し、信号到達時間情報Ｓ２として記憶する。図４の信号到達時間情報Ｓ２は、信号伝播を想定した場合のセルの端子における立ち上がり、立ち下がり、およびそれらのまとめた総合それぞれの最短信号到達時間と最長信号到達時間を含んでいる。

次いで、同時変化判定手段１２は、信号到達時間情報Ｓ２を用いて同時変化セルの判定を行う。同一時刻または所定の時間差以内で変化するセルどうしを同時変化セルとし、これを同時変化セル情報Ｓ３として図５に示す形式で保存する。同時変化セル情報Ｓ３は、同時変化セルのグループを示す同時変化グループ名、グループに属する同時変化セル名からなる。また、クロック信号変化回数に対しての同時変化を起こし得る信号変化回数の割合を示す信号変化率、およびクロック入力の立ち上がり時間からの信号変化時間の相対時間を示す信号変化相対時間をも記憶し、それらを区別してグループ分けを行う。

次いで、レイアウト制御情報作成手段１３は、同時変化セル情報Ｓ３を読み込み、同時変化セルどうしの距離を離すまたは同時変化セルでないセルどうしを近づけるという評価関数を作成し、レイアウト制御情報Ｓ４として一時保存する。

次いで、レイアウト手段１４は、通常のタイミングの厳しいパスの配線を短くするというタイミング制約用評価関数とともに、あらかじめ準備されたセルのレイアウト情報を記憶するセルライブラリＳ５を用いたレイアウトを実施し、図６に示すような形態のレイアウト情報Ｓ７として保存する。このレイアウトは、電源ＶＤＤ、グラウンドＶＳＳの各電源ストラップの間にセルを配置しているものである。

レイアウト手段１４は、静的タイミング解析手段１１と同様に各セルの信号変化タイミングを計算する機能を有しており、タイミングが厳しいかどうかを判断してクリティカルパスを検出する。クリティカルパスは、タイミング制約を満たすことを優先する。そこで、タイミング制約用評価関数を簡易に与える方法として、２つのセルを通過するフリップフロップ間の経路上のセル数の数が多い場合には近づけ、そうでない場合には離すようにしてもよい（ただし、経路上にフリップフロップを含む場合は除外する）。

なお、あらかじめ計算された電圧降下情報Ｓ６を用いて、電圧降下量の高いセルどうしを優先的に同時変化セルと判断してもよい。この電圧降下情報Ｓ６は、平均電圧降下や時系列の動的電圧降下に依存せずに用いることができる。また、タイミング制約の緩い同時変化セルを優先して配置してもよい。

また、あらかじめセルライブラリＳ５にデカップリング容量セルを準備しておき、レイアウト手段１４において、デカップリング容量をグループに属するセル数の多いグループの同時変化セルの横または周囲に配置してもよい。この場合、ピーク電源雑音を効果的に低減させることができる。

さらに、セル配置後に空いた空き領域に、同時変化セルを移動させてもよい。

また、レイアウト手段１４は、同時変化解析手段１０において計算された同時変化回数に応じて優先配置するようにしてもよい。この方式では、低消費電力化のために必須とされるゲーテッドクロックを用いた回路において、同時変化の回数の少ない同時変化セルを有効に電源雑音低減に活用することが可能となる。

以下、同時変化解析手段１０について、変形の態様を説明する。

すなわち、同時変化解析手段１０は、各セルの端子における信号変化の確率を示す信号変化率が一定以上のものを同時変化セルと判断するのでもよい。ゲーテッドクロックを用いた回路の場合、信号変化率の小さい同時変化セルを有効に電源雑音低減に活用することが可能となる。

また、同時変化解析手段１０は、等段目のクロックセルまたはフリップフロップを同時変化と判断するのでもよい。この方式では、解析時間を短縮して同時変化セルの判断が可能となる。

なお、電源雑音については、同時変化がそれぞれ立ち上がり、立ち下がりの遷移であっても雑音としての影響はほとんど同じである。図７に示すように、基板雑音については、同方向の遷移であることの影響が大きいため、同方向遷移を同時変化と判定する。これにより、基板雑音にも効果のある判定となる。図７はインバータ２つの断面を示しており、ＯＵＴ１，ＯＵＴ２がセルの出力端子になる。基板ノイズは、シリコン基板へトランジスタのチャネルから伝わる電位変動である。

次に、レイアウト手段１４について、変形の態様を説明する。

すなわち、レイアウト手段１４は、同時変化解析手段１０において計算された信号変化率に応じて優先配置するのでもよい。

また、レイアウト手段１４は、同時変化セルについての離間配置の優先順位をピーク電流、負荷容量または信号遷移時間に応じて決めるのでもよい。

また、レイアウト手段１４は、同時変化セルについての離間配置の優先順位について、クロック伝播用セルまたはフリップフロップを優先するのでもよい。

また、レイアウト手段１４は、同時変化セルに依存せずに配置配線した後に、同時変化セルを入れ替えるのでもよい。

また、レイアウト手段１４は、同時変化セルの入れ替えにおいて、同一の電源ストラップを共有するセルを優先するのでもよい。図８に示すように、同一の電源ストラップＶＤＤ１につながったセル１およびセル２は、異なる電源ストラップＶＤＤ２につながったセル３よりも電源ノイズに与える影響が大きい。また、下層の電源は、エレクトロマイグレーションの影響がより大きい。これを避けるために、同一の電源ストラップを共有するセルを優先する。

また、レイアウト手段１４は、同時変化セルの入れ替えにおいて、周囲のセルの信号変化相対時間の差異の大きいものを優先するのでもよい。

また、レイアウト手段１４は、同時変化セルに依存せずに配置配線した後に、同時変化セルを空き領域に移動させるのでもよい。

また、レイアウト手段１４は、データパスの後段のセルを優先して同時動作のセルの周囲に配置するのでもよい。

また、レイアウト手段１４は、同時変化セルについての離間配置の優先順位において、デカップリング容量を優先して同時動作のセルの周囲に配置するのでもよい。

また、レイアウト手段１４は、タイミング余裕の大きいパスの後段のセルを同時動作のセルの周囲に配置するのでもよい。

また、レイアウト手段１４は、同時変化セルを考慮した配置変更による遅延増加を予測し、遅延制約を満たすよう同時動作のセルの配置距離を決めるのでもよい。

また、レイアウト手段１４は、同時変化セルの入力配線または出力配線を同時変化しないように迂回配線するのでもよい。

また、レイアウト手段１４は、同時変化セルについての離間配置の優先順位について、平均電圧降下の大きくなる箇所を優先するのでもよい。

図９は本発明の別の実施の形態の半導体集積回路の設計装置の構成を示す。

同時変化解析手段１０を用いずに、レイアウト手段１４により一旦タイミング制約を評価関数とした仮レイアウトを行い、仮レイアウト情報Ｓ９として記憶する。次いで、再レイアウト制御情報作成手段１５により、同時変化セルどうしが所定の距離以内の場合に別のグループの同時変化セルと入れ替えるという再レイアウト制御情報Ｓ１０を作成する。そして、再レイアウト手段１６により再レイアウト制御情報Ｓ１０を用いて再レイアウトする。

例えば、図１０のようにレイアウトされたものにおいて、セルＦＦ４とセルＤＩＮＶ１を入れ替えて図６のようなレイアウトにすることが可能である。この方法は、特に現在のレイアウトツールとの親和性が高い。なお、入れ替えの際には、それぞれのセルサイズが入れ替え可能なものかを判断することが好ましい。

以上のように本実施の形態によれば、同時動作しないセルはデカップリング容量と同様に電源雑音を低減させる効果を有するという点に着目し、同時変化する回路要素を離間させて配置することにより、漏れ電流の増加や信頼性の低下を招くことなく、電源雑音を安定化させ、電源雑音の面内ばらつきを低減させることができる。

本発明における半導体集積回路の設計装置は、特に微細化ＬＳＩにおいて、ピーク雑音を低減あるいは安定化させる技術として有用である。

本発明の実施の形態における半導体集積回路の設計装置の構成図 本発明の実施の形態において回路情報中のネットリスト情報の一例を示す図 本発明の実施の形態において回路情報中の論理情報、論理種別情報、遅延情報、信号遷移時間情報、ピーク電流情報、負荷容量情報の一例を示す図 本発明の実施の形態において信号到達時間情報の一例を示す図 本発明の実施の形態において同時変化セル情報の一例を示す図 本発明の実施の形態においてレイアウト情報の一例を示す図 本発明の実施の形態において基板ノイズの一例を示す図 本発明の実施の形態において同一電源ストラップにつながるセル群の一例を示す図 本発明の別の実施の形態における半導体集積回路の設計装置の構成図 本発明の別の実施の形態における仮レイアウト情報の一例を示す図

符号の説明

１０ 同時変化解析手段
１１ 静的タイミング解析手段
１２ 同時変化判定手段
１３ レイアウト制御情報作成手段
１４ レイアウト手段
１５ 再レイアウト制御情報作成手段
１６ 再レイアウト手段
Ｓ１ 回路情報
Ｓ２ 信号到達時間情報
Ｓ３ 同時変化セル情報
Ｓ４ レイアウト制御情報
Ｓ５ セルライブラリ
Ｓ６ 電圧降下情報
Ｓ７ レイアウト情報
Ｓ８ 信号変化率
Ｓ９ 仮レイアウト情報
Ｓ１０ 再レイアウト制御情報
Ｓ１１ レイアウト情報

Claims (17)

1. テストパターン無しに回路要素の接続関係から回路要素への信号到達時間を計算し、複数の回路要素について同時変化するか否かを判断する同時変化解析手段と、
   前記同時変化解析手段で同時変化すると判断された複数の回路要素を、所定の距離以上に離して配置し配線するレイアウト手段とを備えた半導体集積回路の設計装置。
2. 前記同時変化解析手段は、複数の回路要素のうち静的タイミング解析で計算された回路要素への最短の信号到達時間と最長の信号到達時間の区間が一定時間以上重複するものを同時変化する回路要素と判断する請求項１に記載の半導体集積回路の設計装置。
3. 前記同時変化解析手段は、複数の回路要素のうちクロック信号変化回数に対する回路要素の出力端子の信号変化の回数の割合である信号変化率が一定値以上のものを同時変化する回路要素と判断する請求項１に記載の半導体集積回路の設計装置。
4. 前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位を前記信号変化率に応じて決める請求項３に記載の半導体集積回路の設計装置。
5. 前記同時変化解析手段は、複数の回路要素のうち等段目のクロックセルまたはフリップフロップを同時変化する回路要素と判断する請求項１に記載の半導体集積回路の設計装置。
6. 前記同時変化解析手段は、複数の回路要素のうち信号変化の遷移方向が同じものを同時変化する回路要素と判断する請求項１に記載の半導体集積回路の設計装置。
7. 前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位をピーク電流、負荷容量または信号遷移時間に応じて決める請求項１に記載の半導体集積回路の設計装置。
8. 前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位についてクロック伝播用回路要素またはフリップフロップを優先する請求項１に記載の半導体集積回路の設計装置。
9. 前記レイアウト手段は、前記同時変化する回路要素に依存せずに配置配線した後に、前記同時変化する回路要素の入れ替えを行う請求項１に記載の半導体集積回路の設計装置。
10. 前記レイアウト手段は、前記同時変化する回路要素の入れ替えにおいて、同一の電源ストラップを共有する回路要素を優先する請求項９に記載の半導体集積回路の設計装置。
11. 前記レイアウト手段は、前記同時変化する回路要素の入れ替えにおいて、信号変化相対時間の差異の大きいものを優先する請求項９に記載の半導体集積回路の設計装置。
12. 前記レイアウト手段は、同時変化する回路要素に依存せずに配置配線した後に、前記同時変化する回路要素を空き領域に移動させる請求項１に記載の半導体集積回路の設計装置。
13. 前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位において、デカップリング容量を優先して前記同時動作の回路要素の周囲に配置する請求項１に記載の半導体集積回路の設計装置。
14. 前記レイアウト手段は、タイミング余裕の大きいパスの回路要素を前記同時動作の回路要素の周囲に配置する請求項１に記載の半導体集積回路の設計装置。
15. 前記レイアウト手段は、同時変化する回路要素を考慮した配置変更による遅延変化を予測し、遅延制約を満たすように前記同時動作の回路要素の離間距離を決める請求項１に記載の半導体集積回路の設計装置。
16. 前記レイアウト手段は、同時変化する回路要素の入力配線または出力配線を同時変化しないように迂回配線する請求項１に記載の半導体集積回路の設計装置。
17. 前記レイアウト手段は、前記同時変化する回路要素についての離間配置の優先順位について平均電圧降下の大きくなる箇所を優先する請求項１に記載の半導体集積回路の設計装置。

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