JP5696407B2 - 半導体集積回路の自動配置配線方法、レイアウト装置、自動配置配線プログラム、及び半導体集積回路 - Google Patents
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Description
自動セル配置処理により生成された半導体集積回路に対するタイミング解析結果に基づいて、各論理回パス間のタイミング収束の難易度を判別し、
前記タイミング収束の難易度が所定のレベルを超えるパスについて、当該パスを構成する論理回路素子間での分岐が前記タイミング収束の難易度が前記所定のレベル以下のパスと比較して少なくなるようにクロックツリーを生成する。
自動配置配線処理がなされたセル配置に対してタイミング解析を行うタイミング解析部と、
前記タイミング解析結果に基づいて、各論理パス間のタイミング収束の難易度を判別するタイミング制約判断部と、
前記タイミング収束の難易度が所定のレベルを超えるパスについて、当該パスを構成する論理回路素子間での分岐が前記所定のレベル以下のパスと比較して少なくなるようにクロックツリーを生成するクロックツリー構築部と、
を有する。
前記レイアウト装置で生成処理されたセル配置に対するタイミング解析を取得する処理;
前記タイミング解析結果に基づいて、各論理回路素子間のタイミング収束の難易度を判別する処理;および
前記タイミング収束の難易度が所定のレベルを超えるパスについて、当該パスを構成する論理回路素子間での分岐が一定割合以下となるようにクロックツリーを生成する処理、
を含む。
半導体基板と、
前記半導体基板上に配置される複数の論理回路素子と、
前記複数の論理回路素子にクロック信号を分配するクロックツリー配線と、
を含み、
前記クロックツリー配線は、各論理パス間におけるタイミング収束の難易度が所定のレベルを超えるパスについて、当該パスを構成する前記論理回路素子間での分岐が前記所定のレベル以下のパスと比較して少なくなるように配置されている。
11 情報読込部
12 セル配置処理部
13 タイミング最適化部
14 タイミング解析部
15 記憶領域
16 タイミング制約判断部
17 クロックツリー構築部
18 回路最適化処理部
19 信号配線処理部
Claims (7)
- 自動配置配線装置により、自動セル配置処理により生成された半導体集積回路に対するタイミング解析結果を取得して各論理パス間のタイミング収束の難易度を判別し、
前記自動配置配線装置により、前記タイミング収束の難易度が所定のレベルを超える論理パスについて、当該パスを構成する論理回路素子間では前記タイミング収束の難易度が前記所定のレベル以下のパスと比較して分岐が少なくなるようにクロックツリーを生成する、
工程を含み、
前記タイミング解析結果は、前記論理回路素子間のパスについてのタイミング制約情報として、あらかじめ分類されたパスの種類を含み、
前記自動配置配線装置は、前記パスの種類がクリティカルパスとして指定されている場合に、前記タイミング収束の難易度が所定のレベルを超えるパスとして判別し、
前記パスの種類は、前記クリティカルパス、1クロックサイクル内での遅延を許容するシングルサイクルパス、2クロックサイクル以上の遅延が認められるマルチサイクルパス、及びタイミングを考慮しなくてもよいフォルスパス、を含む
ことを特徴とする自動配置配線方法。 - 前記自動配置配線装置において前記タイミング収束の難易度を複数段階に設定し、
前記複数段階のタイミング収束の難易度に応じて、前記分岐を低減する割合を異ならせる、
ことを特徴とする請求項1に記載の自動配線配置方法。 - 前記タイミング制約情報は、各論理パス間のタイミングスラックであり、
前記自動配置配線装置による前記判別は、前記タイミングスラックが所定の時間よりも短い場合に、前記タイミング収束の難易度が所定のレベルを超えるパスとして判別する、
ことを特徴とする請求項1又は2に記載の自動配線方法。 - 自動配置配線処理がなされたセル配置に対してタイミング解析を行うタイミング解析部と、
前記タイミング解析結果に基づいて、各論理回路素子間のタイミング収束の難易度を判別するタイミング制約判断部と、
前記タイミング収束の難易度が所定のレベルを超えるパスについて、当該パスを構成する論理回路素子間での分岐が前記所定のレベル以下のパスと比較して少なくなるようにクロックツリーを生成するクロックツリー構築部と、
を有し、
前記タイミング解析部は、前記論理回路素子間のパスについてのタイミング制約情報として、あらかじめ分類されたパスの種類を出力し、
前記タイミング判断部は、前記パスの種類がクリティカルパスとして指定されている場合に、前記タイミング収束の難易度が所定のレベルを超えるパスとして判断し、
前記クロックツリー構築部は、前記クリティカルパスを構成する前記論理回路素子間での前記分岐が他のパスと比較して少なくなるように前記クロックツリーを生成し、
前記パスの種類は、前記クリティカルパス、1クロックサイクル内での遅延を許容するシングルサイクルパス、2クロックサイクル以上の遅延が認められるマルチサイクルパス、及びタイミングを考慮しなくてもよいフォルスパス、を含む
ことを特徴とするレイアウト装置。 - 前記タイミング制約判断部は、複数段階に設定された前記タイミング収束の難易度に応じて、前記各論理回路素子間のタイミング収束の難易度を判別し、
前記クロックツリー構築部は、前記複数段階のタイミング収束の難易度に応じて、前記分岐を低減する割合を異ならせて前記クロックツリーを生成する
ことを特徴とする請求項4に記載のレイアウト装置。 - 前記タイミング解析部は、前記タイミング制約情報として前記各論理回路素子間のタイミングスラックを出力し、
前記タイミング制約判断部は、前記タイミングスラックが所定の時間よりも短い場合に前記タイミング収束の難易度が所定のレベルを超えるパスとして判断し、
前記クロックツリー構築部は、前記タイミングスラックが所定の時間よりも短い前記論理回路素子間において、前記分岐が低減されるように前記クロックツリーを生成する、
ことを特徴とする請求項4又は5に記載のレイアウト装置。 - レイアウト装置にインストールされて前記レイアウト装置に以下の処理を実行させるコンピュータ読み取り可能な自動配置配線プログラム:
前記レイアウト装置で生成処理されたセル配置に対するタイミング解析結果を取得する処理;
前記タイミング解析結果に基づいて、各論理回路素子間のタイミング収束の難易度を判別する処理;および
前記タイミング収束の難易度が所定のレベルを超えるパスを構成する論理回路素子間での分岐が前記所定のレベル以上のパスと比較して少なくなるようにクロックツリーを生成する処理、であって、
前記タイミング解析結果を取得する処理は、前記論理回路素子間のパスについてのタイミング制約情報として、あらかじめ分類されたパスの種類を取得し、
前記判別する処理は、前記パスの種類がクリティカルパスとして指定されている場合に、前記タイミング収束の難易度が所定のレベルを超えるパスとして判別し、
前記パスの種類は、前記クリティカルパス、1クロックサイクル内での遅延を許容するシングルサイクルパス、2クロックサイクル以上の遅延が認められるマルチサイクルパス、及びタイミングを考慮しなくてもよいフォルスパス、を含む
自動配置配線プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010206132A JP5696407B2 (ja) | 2010-09-14 | 2010-09-14 | 半導体集積回路の自動配置配線方法、レイアウト装置、自動配置配線プログラム、及び半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010206132A JP5696407B2 (ja) | 2010-09-14 | 2010-09-14 | 半導体集積回路の自動配置配線方法、レイアウト装置、自動配置配線プログラム、及び半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
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JP2012063886A JP2012063886A (ja) | 2012-03-29 |
JP5696407B2 true JP5696407B2 (ja) | 2015-04-08 |
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Country Status (1)
Country | Link |
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JP (1) | JP5696407B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9053281B2 (en) * | 2013-03-21 | 2015-06-09 | Synopsys, Inc. | Dual-structure clock tree synthesis (CTS) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006107206A (ja) * | 2004-10-06 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路設計方法 |
JP4602909B2 (ja) * | 2006-01-10 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体集積回路のクロックツリー形成方法およびプログラム。 |
JP4644142B2 (ja) * | 2006-02-24 | 2011-03-02 | 富士通セミコンダクター株式会社 | クリティカルパス推定プログラム、推定装置、推定方法、および集積回路設計プログラム。 |
JP5041882B2 (ja) * | 2007-06-07 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法及び設計支援装置 |
JP4425300B2 (ja) * | 2007-08-02 | 2010-03-03 | シャープ株式会社 | 半導体集積回路装置の設計プログラム、および、記録媒体 |
JP4938696B2 (ja) * | 2008-01-24 | 2012-05-23 | ソニー株式会社 | 半導体装置の設計プログラムおよび半導体装置の設計システム |
JP2010211302A (ja) * | 2009-03-06 | 2010-09-24 | Toshiba Corp | クロック配線方法 |
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JP2012063886A (ja) | 2012-03-29 |
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