JPH1167914A - レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積の増加を抑えると共に設計時間の短
縮を図ることができるレイアウトデータ作成装置を提供
すること。 【解決手段】レイアウトデータ作成装置１のＣＰＵ２
は、元となるコアセルを複数のサブブロックに分割し、
サブブロックに含まれたスルー配線を削除した後、各サ
ブブロックに含まれる配線の密度を算出する。そして、
算出した密度に基づいて、ＣＰＵ２は、接続の多い複数
のセルよりなるグループを作成し、その作成したグルー
プとグループに含まないセルを、元のコアセルにおける
相対位置関係にて新たなコアセルに仮配置した後、配線
情報に基づくレイアウトを決定するための制約に基づい
て各セルを配置し、各セルに接続される配線データを作
成して半導体装置のレイアウトデータを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は既存のコアセル（ハ
ード・マクロ）を用いたレイアウト作成方法及びレイア
ウト作成装置に関する。

【０００２】近年、半導体集積回路装置（ＬＳＩ）は、
大規模化・高集積化が進められるとともに、その開発期
間の短縮が要求されている。その半導体集積回路装置の
レイアウト設計を効率化（時間短縮）するために、既存
のコアセル（ハード・マクロ）が多く使用されるように
なってきている。しかしながら、ハード・マクロを使用
した場合、ＬＳＩを高集積化することができない場合が
あり、ＬＳＩのチップ面積が増大する。チップ面積の増
大は、ＬＳＩのコストアップを招くことから、ハード・
マクロを使用して設計期間を短縮すると共に、集積度の
高いＬＳＩのレイアウト設計が要求されている。

【０００３】

【従来の技術】近年、半導体装置のレイアウト設計を効
率化してその設計時間を短縮するために、ハード・マク
ロが用いられる。ハード・マクロは、ＣＰＵやＲＯＭ等
の回路毎に予め作成され、ライブラリファイルに格納さ
れている。また、他社にて作成されたハード・マクロを
導入する場合もある。設計者は、ＬＳＩの仕様に基づい
て、その仕様を満足する複数種類のハード・マクロをフ
ァイルから読み出して配置配線を行い、ＬＳＩのレイア
ウトデータを短期間で設計する。これにより、ＬＳＩの
開発期間は短くなる。

【０００４】ところで、ハード・マクロは、占有する領
域の大きさ、形状が固定されているため、全てのハード
・マクロを所望の面積のチップに納めることができない
場合がある。この場合、設計者は、使用する全てのハー
ド・マクロを納めることができるように、チップ面積を
大きくする。この場合、使用するハード・マクロの組み
合わせによっては、レイアウトに無駄が生じるため、Ｌ
ＳＩの集積度は低くなる。そのため、ＬＳＩの集積度を
高めなければならない場合、設計者はソフト・マクロか
らハード・マクロと同じ面積で形状を変更した領域に対
して再度レイアウトを行っていた。形状を変更すること
により、集積度を高めてＬＳＩのチップ面積を小さくす
ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、ソフト
・マクロを利用して再レイアウトされたＬＳＩは、ハー
ド・マクロとセルの配置やセル間の配線経路が異なるた
め、信号の遅延時間が大きくなる等して仕様を満足する
ことができない場合がある。この場合、信号の遅延時間
等をレイアウトにフィードバック、即ち、遅延時間が大
きい信号の配線経路を変更、或いはセルの配置を変更
し、信号の遅延時間等を短くする。しかし、仕様をなか
なか満たすことができないため、フィードバックを繰り
返し行わなければならず、その分設計時間が長くなる。

【０００６】また、再レイアウトされたＬＳＩは、領域
の形状が変更されたことにより、配線領域等が不足して
全ての配線を形成することができなくなる場合がある。
この場合、チップ面積を大きくして配線領域を増加させ
たり、配線層の数を増加させなければならなくなり、Ｌ
ＳＩのコストコストアップを招く。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的はチップ面積の増加を抑え
ると共に設計時間の短縮を図ることができるレイアウト
データ作成方法、レイアウトデータ作成装置、及び、記
憶媒体を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、予め作成されたコアセル
を元にしてトップダウン設計により半導体装置のネット
リストデータ、元のコアセルの枠情報、及び、元のコア
セルに含まれるセル間の配線情報を作成するステップ
と、前記半導体装置のフロアプランと元のコアセルの枠
情報に基づいて新たなコアセルの形状を決定するステッ
プと、元となるコアセルを複数のサブブロックに分割す
るステップと、サブブロックに含まれたスルー配線を削
除するステップと、スルー配線削除後の各サブブロック
に含まれる配線の密度を算出するステップと、算出され
た密度に基づいて接続の多い複数のセルよりなるグルー
プを作成するステップと、作成されたグループとグルー
プに含まないセルを、元のコアセルにおける相対位置関
係にて新たなコアセルに仮配置した後、前記配線情報に
基づくレイアウトを決定するための制約に基づいて各セ
ルを配置し、各セルに接続される配線データを作成して
半導体装置のレイアウトデータを作成するステップとを
備えた。

【０００９】請求項２に記載の発明は、予め作成された
コアセルを元にしてトップダウン設計により半導体装置
のネットリストデータ、元のコアセルの枠情報、及び、
元のコアセルに含まれるセル間の配線情報を作成するス
テップと、前記半導体装置のフロアプランと元のコアセ
ルの枠情報に基づいて新たなコアセルの形状を決定する
ステップと、元となるコアセルを複数のサブブロックに
分割するステップと、サブブロックに含まれたスルー配
線を削除するステップと、スルー配線削除後の各サブブ
ロックに含まれる配線の密度を算出するステップと、算
出された密度に基づいて元のコアセルに含まれる全ての
セルを、レイアウトを決定するための制約に基づいて新
たなコアセル内に配置してセル列を形成し、各セルに接
続される配線データを作成するステップと、前記配線情
報に基づいて、制約を満足していないセルのトランジス
タ形状を制約に応じて変更するステップと、前記トラン
ジスタ形状の変更に伴い変更されたセルの形状をコンパ
クションするステップと、前記コンパクション後のセル
よりなる新たなコアセルのレイアウトデータを作成する
ステップとを備えた。

【００１０】請求項３に記載の発明は、予め作成された
コアセルを元にしてトップダウン設計により半導体装置
のネットリストデータ、元のコアセルの枠情報、及び、
元のコアセルに含まれるセル間の配線情報を作成するス
テップと、前記半導体装置のフロアプランと元のコアセ
ルの枠情報に基づいて新たなコアセルの形状を決定する
ステップと、元となるコアセルを複数のサブブロックに
分割するステップと、サブブロックに含まれたスルー配
線を削除するステップと、スルー配線削除後の各サブブ
ロックに含まれる配線の密度を算出するステップと、算
出された密度に基づいて接続の多い複数のセルよりなる
グループを作成するステップと、作成されたグループと
グループに含まないセルを、元のコアセルにおける相対
位置関係にて新たなコアセルに仮配置した後、前記配線
情報に基づくレイアウトを決定するための制約に基づい
て各セルを配置し、各セルに接続される配線データを作
成するステップと、セル間配線の結線確認と前記配線情
報に基づくスペックの確認を行い、全ての配線が結線さ
れ且つスペックを満足している場合には半導体装置のレ
イアウトデータを作成するステップと、前記配置された
セルをトランジスタレベルにて配置を変更し、変更され
た配置に基づいた配線データを作成するステップと、前
記配線情報に基づいて、制約を満足していないセルのト
ランジスタ形状を制約に応じて変更するステップと、前
記トランジスタ形状の変更に伴い変更されたセルの形状
をコンパクションするステップと、前記コンパクション
後のセルよりなる新たなコアセルのレイアウトデータを
作成するステップとを備えた。

【００１１】請求項４に記載の発明は、請求項３に記載
のレイアウトデータ作成方法において、新たなコアセル
の形状を決定した後、元のコアセルに含まれるセルをセ
ルレベルにて配置するかトランジスタレベルにて配置す
るか判断し、セルレベルにて配置を行う場合には前記サ
ブブロックに分割するステップから実行し、トランジス
タレベルにて配置する場合には前記トランジスタレベル
にて配置するステップから実行するようにした。

【００１２】請求項５に記載の発明は、予め作成された
コアセルを元にしてトップダウン設計により半導体装置
のネットリストデータ、元のコアセルの枠情報、及び、
元のコアセルに含まれるセル間の配線情報を作成する情
報作成手段と、前記半導体装置のフロアプランと元のコ
アセルの枠情報に基づいて新たなコアセルの形状を決定
する形状決定手段と、元となるコアセルを複数のサブブ
ロックに分割する分割手段と、サブブロックに含まれた
スルー配線を削除する配線削除手段と、スルー配線削除
後の各サブブロックに含まれる配線の密度を算出する密
度算出手段と、算出された密度に基づいて接続の多い複
数のセルよりなるグループを作成するグループ作成手段
と、作成されたグループとグループに含まないセルを、
元のコアセルにおける相対位置関係にて新たなコアセル
に仮配置した後、前記配線情報に基づくレイアウトを決
定するための制約に基づいて各セルを配置し、各セルに
接続される配線データを作成して半導体装置のレイアウ
トデータを作成するデータ作成手段とを備えた。

【００１３】請求項６に記載の発明は、予め作成された
コアセルを元にしてトップダウン設計により半導体装置
のネットリストデータ、元のコアセルの枠情報、及び、
元のコアセルに含まれるセル間の配線情報を作成する情
報作成手段と、前記半導体装置のフロアプランと元のコ
アセルの枠情報に基づいて新たなコアセルの形状を決定
する形状決定手段と、元となるコアセルを複数のサブブ
ロックに分割する分割手段と、サブブロックに含まれた
スルー配線を削除する配線削除手段と、スルー配線削除
後の各サブブロックに含まれる配線の密度を算出する密
度算出手段と、算出された密度に基づいて元のコアセル
に含まれる全てのセルを、レイアウトを決定するための
制約に基づいて新たなコアセル内に配置してセル列を形
成し、各セルに接続される配線データを作成する配置配
線手段と、前記配線情報に基づいて、制約を満足してい
ないセルのトランジスタ形状を制約に応じて変更する形
状変更手段と、前記トランジスタ形状の変更に伴い変更
されたセルの形状をコンパクションするコンパクション
手段と、前記コンパクション後のセルよりなる新たなコ
アセルのレイアウトデータを作成するデータ作成手段と
を備えた。

【００１４】請求項７に記載の発明は、予め作成された
コアセルを元にしてトップダウン設計により半導体装置
のネットリストデータ、元のコアセルの枠情報、及び、
元のコアセルに含まれるセル間の配線情報を作成する情
報作成手段と、前記半導体装置のフロアプランと元のコ
アセルの枠情報に基づいて新たなコアセルの形状を決定
する形状決定手段と、元となるコアセルを複数のサブブ
ロックに分割する分割手段と、サブブロックに含まれた
スルー配線を削除する配線削除手段と、スルー配線削除
後の各サブブロックに含まれる配線の密度を算出する密
度算出手段と、算出された密度に基づいて接続の多い複
数のセルよりなるグループを作成するグループ作成手段
と、作成されたグループとグループに含まないセルを、
元のコアセルにおける相対位置関係にて新たなコアセル
に仮配置した後、前記配線情報に基づくレイアウトを決
定するための制約に基づいて各セルを配置し、各セルに
接続される配線データを作成する第１の配置配線手段
と、セル間配線の結線確認と前記配線情報に基づくスペ
ックの確認を行い、全ての配線が結線され且つスペック
を満足している場合には半導体装置のレイアウトデータ
を作成する確認手段と、前記配置されたセルをトランジ
スタレベルにて配置を変更し、変更された配置に基づい
た配線データを作成する第２の配置配線手段と、前記配
線情報に基づいて、制約を満足していないセルのトラン
ジスタ形状を制約に応じて変更する形状変更手段と、前
記トランジスタ形状の変更に伴い変更されたセルの形状
をコンパクションするコンパクション手段と、前記コン
パクション後のセルよりなる新たなコアセルのレイアウ
トデータを作成するデータ作成手段とを備えた。

【００１５】請求項８に記載の発明は、請求項７に記載
のレイアウトデータ作成方法において、前記分割手段に
て新たなコアセルの形状を決定した後、元のコアセルに
含まれるセルをセルレベルにて配置するかトランジスタ
レベルにて配置するか判断する判断手段を備え、その判
断結果に基づいて、セルレベルにて配置を行う場合には
分割手段以降の各手段を実行させ、トランジスタレベル
にて配置する場合には前記第２の配置配線手段以降の各
手段を実行させるようにした。

【００１６】請求項９に記載の発明は、請求項１乃至４
のうちのいずれか１に記載のステップに基づいてレイア
ウトデータを作成するプログラムを記憶媒体に記憶し
た。 （作用）従って、請求項１，４に記載の発明によれば、
元となるコアセルが複数のサブブロックに分割され、サ
ブブロックに含まれたスルー配線が削除された後、各サ
ブブロックに含まれる配線の密度が算出される。そし
て、算出された密度に基づいて接続の多い複数のセルよ
りなるグループが作成され、その作成されたグループと
グループに含まないセルを、元のコアセルにおける相対
位置関係にて新たなコアセルに仮配置した後、配線情報
に基づくレイアウトを決定するための制約に基づいて各
セルが配置され、各セルに接続される配線データが作成
されて半導体装置のレイアウトデータが作成される。そ
のため、元のコアセルの形状が容易にフロアプランに基
づいた新たなコアセルに変更され、チップサイズは増加
しない。

【００１７】請求項２，５に記載の発明によれば、請求
項１と同様に、分割されたサブブロックの配線密度が算
出される。そして、その算出された配線密度に基づい
て、元のコアセルに含まれる全てのセルが、レイアウト
を決定するための制約に基づいて新たなコアセル内に配
置されてセル列が形成され、各セルに接続される配線デ
ータが作成される。そして、元のコアセルの配線情報に
基づいて、制約を満足していないセルのトランジスタ形
状を制約に応じて変更された後、そのトランジスタ形状
の変更に伴い変更されたセルの形状がコンパクションさ
れて半導体装置のレイアウトデータが作成される。その
ため、元のコアセルの形状が容易にフロアプランに基づ
いた新たなコアセルに変更され、チップサイズは増加し
ない。

【００１８】請求項３，６に記載の発明によれば、元と
なるコアセルが複数のサブブロックに分割され、サブブ
ロックに含まれたスルー配線が削除された後、各サブブ
ロックに含まれる配線の密度が算出される。そして、算
出された密度に基づいて接続の多い複数のセルよりなる
グループが作成され、その作成されたグループとグルー
プに含まないセルを、元のコアセルにおける相対位置関
係にて新たなコアセルに仮配置した後、配線情報に基づ
くレイアウトを決定するための制約に基づいて各セルが
配置され、各セルに接続される配線データが作成され
る。更に、元のコアセルの配線情報に基づいて、制約を
満足していないセルのトランジスタ形状を制約に応じて
変更された後、そのトランジスタ形状の変更に伴い変更
されたセルの形状がコンパクションされて半導体装置の
レイアウトデータが作成される。そのため、元のコアセ
ルの形状が容易にフロアプランに基づいた新たなコアセ
ルに変更され、チップサイズは増加しない。

【００１９】請求項４，８に記載の発明によれば、新た
なコアセルの形状を決定した後、元のコアセルに含まれ
るセルをセルレベルにて配置するかトランジスタレベル
にて配置するかが判断される。そして、セルレベルにて
配置を行う場合には元のコアセルがサブブロックに分割
されて接続の多いセルがグループ化されて配置配線され
る。一方、トランジスタレベルにて配置する場合にはト
ランジスタレベルにて配置された後、制約に基づいてト
ランジスタ形状が変更され、コンパクションされてレイ
アウトデータが作成される。そのため、容易にコアセル
の形状が変更され、チップサイズは増加しない。

【００２０】請求項９に記載の発明によれば、請求項１
乃至４のうちのいずれか１に記載のステップに基づいて
レイアウトデータを作成するプログラムが記憶された記
憶媒体が提供される。

【００２１】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図２５に従って説明する。図１は、本発
明を具体化したレイアウトデータ作成装置のシステム構
成を示す。レイアウトデータ作成装置１は、中央処理装
置（以下、ＣＰＵという）２、メモリ３、磁気ディスク
装置４、表示器５、キーボード６及び磁気テープ装置７
を備え、それらはバス８により相互に接続されている。

【００２２】磁気ディスク装置４には、図２〜６に示す
レイアウトデータ作成処理のプログラムデータが記憶さ
れている。プログラムデータは記憶媒体としての磁気テ
ープ９に記録され供給される。ＣＰＵ２は、磁気テープ
装置７を制御して磁気テープ９からプログラムデータを
読み出し、磁気ディスク装置４に記憶させる。

【００２３】また、磁気ディスク装置４には、図２〜６
に示す各種データ１１〜２９がデータファイルとして予
め記憶され、又はレイアウトデータ作成処理において作
成され記憶される。ＣＰＵ２は、図２〜６に示すレイア
ウトデータ作成処理におけるステップ３１〜４６に従っ
て、各種データ１１〜２９を磁気ディスク装置４から読
み込み、又は作成して磁気ディスク装置４に記憶させ
る。

【００２４】次に、レイアウトデータ作成処理を図７〜
図２５を参照しつつ図２〜図６のフローチャートに従っ
て説明する。先ず、図２に示すステップ３１において、
ＣＰＵ２は、ライブラリデータ１１を参照してトップダ
ウン設計処理を行う。ライブラリデータには、各種セル
や、以前に設計された回路よりなるコア・セル等の情報
が予め記憶されている。トップダウン設計処理におい
て、ＣＰＵ２は、予め開発対象の半導体装置全体がハー
ドウェア記述言語によって動作・機能レベルで表現され
たデータに基づいて、ライブラリデータ１１に記憶され
たコアセル等の情報を読み出し、半導体装置のネットリ
ストデータ１２を作成する。

【００２５】また、ＣＰＵ２は、読み出したコアセルの
領域を示す枠情報１３を作成する。更に、ＣＰＵ２は、
読み出したコアセルの配線情報１４を作成する。配線情
報１４には、コアセルに含まれるセル間を接続する配線
ネットの配線長、配線容量、配線抵抗を含む。ＣＰＵ２
は、先ず各セル間の配線ネットのマンハッタン距離を算
出し、この距離を配線長とする。その求めた配線長に基
づいて、ＣＰＵ２は、各セル間の配線容量、配線抵抗を
算出する。ＣＰＵ２は、算出した配線長、配線容量、配
線抵抗よりなる配線情報１４を作成する。そして、ＣＰ
Ｕ２は、ステップ３１からステップ３２に移る。

【００２６】次に、ステップ３２において、ＣＰＵ２
は、作成された枠情報１１に基づいて、半導体装置のチ
ップ・レイアウトの全体構成（フロア・プラン）を決定
する。このとき、ＣＰＵ２は、チップ内にデッドスペー
スが少なく、且つ全体の配線長が短くなるようにコアセ
ルの配置，形状を決定する。

【００２７】図７は、半導体集積回路装置５１のチップ
・レイアウトを示す。半導体集積回路装置５１には、コ
アセルやランダムロジック等よりなる複数のブロック５
２及びコアセル５３が搭載され、周辺には複数の入出力
セル５４が搭載されている。半導体集積回路装置５１の
チップサイズは予め設定され、各コアセル５２は、設定
されたチップサイズに収まるようにそのままの形状で配
置される。コアセル５３は、形状が変更されて配置され
る。そのコアセル５３の元の形状（ライブラリデータ１
１に登録されている形状）を図８に示す。

【００２８】コアセル５３ａは、複数のセル列５５を備
え、各セル列５５はそれぞれ複数のセル５６により構成
される。各セル５６は、一対又は複数対のＰチャネルＭ
ＯＳトランジスタ，ＮチャネルＭＯＳトランジスタ（図
示略）により構成される。また、コアセル５３ａには、
各セル５６間を接続する図示しない配線ネット情報が含
まれている。

【００２９】ＣＰＵ２は、コアセル５３ａのサイズ（面
積）を維持し、チップサイズに収まり且つチップ内のデ
ッド・スペースが無いようにして図７のコアセル５３の
形状に変更する。そして、形状を決定すると、ＣＰＵ２
は図２のステップ３３に進む。

【００３０】ステップ３３において、ＣＰＵ２は、図８
に示すコアセル５３ａのレイアウト変更を、セルレベル
にて行うかトランジスタレベルにて行うか判断する。Ｃ
ＰＵ２は、図１に示すＣＲＴ５に表示されたメッセージ
に従ってユーザがキーボード６を操作して入力されたデ
ータ、又は予め図示しないファイルに作成されたデータ
に基づいて判断する。そして、ＣＰＵ２は、レイアウト
変更をセルレベルにて行うと判断した場合には図３のス
テップ３４に進み、トランジスタレベルにてレイアウト
変更を行うと判断した場合には図５のステップ４１に進
む。

【００３１】図３に示すステップ３４において、ＣＰＵ
２は、ユーザ指定データ１５を入力する。ユーザ指定デ
ータ１５には、元のコアセル５３ａを複数のサブブロッ
クに分割するための情報、例えば縦方向と横方向の分割
数が含まれている。ＣＰＵ２は、入力した分割数に基づ
いて、コアセルを複数のサブブロックに分割する。そし
て、ＣＰＵ２は、分割したサブブロック毎にサブブロッ
クデータ１６ａ１〜１６ａｎを作成する。尚、ユーザ指
定データ１５として、各サブブロックに含まれるセルの
数、配線密度、面積等を入力して複数のサブブロックに
分割してもよい。

【００３２】例えば、ＣＰＵ２は、図９に示すようにコ
アセル５３ａを縦方向（図９において縦方向）に３分割
し、横方向（図９において横方向）に４分割してに複数
（図９において１２個（ｎ＝１２））のサブブロック６
１に分割する。更に、ＣＰＵ２は、分割した各サブブロ
ック６１に対してサブブロックデータ１６ａ１〜１６ａ
ｎ（ｎ＝１２）を作成する。そして、ＣＰＵ２は、ステ
ップ３４からステップ３５に移る。

【００３３】ステップ３５（データ展開処理）におい
て、ＣＰＵ２は、作成した各サブブロックデータ１６ａ
１〜１６ａｎそれぞれを展開処理すると共に密度算出を
行い、各サブブロック６１に対する各種情報１７〜１９
を作成する。ネット情報１７には、各サブブロック６１
に含まれるセル５６に接続される配線のネット情報、サ
ブブロック６１を通過するスルー配線のネット情報が含
まれる。密度情報１８には、各サブブロック６１の配線
密度が含まれる。

【００３４】セル情報１９には、セルスペック、配線遅
延データが含まれる。セルスペックは、各サブブロック
６１に含まれるセル５６の駆動能力等の情報が含まれ
る。配線遅延データには、各セル５６に接続される配線
ネット情報において、各サブブロック６１の領域内の配
線長に応じた信号の遅延時間が含まれる。この遅延時間
は、ステップ３１において作成された配線情報１４が利
用される。ＣＰＵ２は、配線情報１４に含まれる配線長
等の情報に基づいて各配線ネットにおける遅延時間を算
出する。ＣＰＵ２は、全てのサブブロック６１に対して
各種情報１７〜１９を作成するとデータ展開処理を終了
し、ステップ３５からステップ３６に移る。

【００３５】ステップ３６（スルー配線削除処理）にお
いて、ＣＰＵ２は、ステップ３５において各サブブロッ
ク６１に対して作成された各種情報１７〜１９に基づい
て、図１０の各サブブロック６１に含まれるスルー配線
６２を削除し、各サブブロック６１に対するサブブロッ
クデータ１６ｂ１〜１６ｂｎを作成する。ＣＰＵ２は、
全てのサブブロック６１に対する処理を終了すると、ス
テップ３６からステップ３７に移る。

【００３６】ステップ３７（データ展開処理）におい
て、ＣＰＵ２は、ステップ３５における処理と同様に、
作成した各サブブロックデータ１６ｂ１〜１６ｂｎそれ
ぞれを再展開処理すると共に再密度算出を行い、各サブ
ブロック６１に対するネット情報１７ａ，密度情報１８
ａ，セル情報１９ａを作成する。ＣＰＵ２は、全てのサ
ブブロック６１に対して各種情報１７ａ〜１９ａを作成
するとデータ展開処理を終了し、ステップ３７から図４
のステップ３８に移る。

【００３７】図４に示すステップ３８（グループ化処
理）において、ＣＰＵ２は、ユーザ指定データ２０を入
力し、そのユーザ指定データ２０に基づいて、階層構造
のコアセルに対して、図１１に示すように、複数のセル
５６よりなるグループ６３を１又は複数作成する。ユー
ザ指定データ２０には、１つの配線ネットにより接続さ
れるセル５６のしきい値が含まれる。このしきい値より
多くのセル５６が接続される配線ネットに含まれるセル
５６をグループ化する。そして、このグループ６３をそ
のまま配置して各セル５６間の相対位置を維持すること
により、配線をしやすくするためである。

【００３８】図１２はグループ６３に含まれるセル５６
の概略回路図、図１３はそのグループセル１７のネット
リスト１７を示す。グループ６３には、セル５６として
インバータ回路Ａ００１，Ａ００２及びアンド回路Ｂ０
０１，Ｂ００２を含む。

【００３９】先ず、ＣＰＵ２は、ステップ３７において
作成した密度情報１８ａに基づいて、配線密度の高いサ
ブブロック６１に着目する。これにより、接続数の多い
配線ネットを容易に見つけだすことができ、コアセルに
含まれる全ての配線ネットに対して接続するセル数を確
認する場合に比べて処理時間が短縮される。

【００４０】次に、ＣＰＵ２は、サブブロックに含まれ
る各セル５６を接続する配線ネットに対して、その配線
ネットにより接続されるセル数とユーザ指定データ２０
に含まれるしきい値とを比較し、その比較結果に基づい
て接続数の多い配線ネットにより接続されるセル５６を
グループ化する。そして、ＣＰＵ２は、作成したグルー
プ６３のサイズデータ２１及びグループ６３の配置デー
タ２２を作成し、ステップ３８からステップ３９に移
る。

【００４１】尚、ユーザ指定データ２０には、元のコア
セル５３ａに含まれるセル５６の相対位置を変更させな
いための情報、例えばクリティカルパスとなるネット情
報（ネット名等）が含まれてもよい。このとき、ＣＰＵ
２は、ネット情報に基づいて配線ネットにより接続され
るセル５６をグループ化する。

【００４２】ステップ３９（配置配線処理）において、
ＣＰＵ２は、ステップ３８において作成したグループ６
３を１つのセル（以下、単独のセルと区別するためにグ
ループセル６３という）として扱い、グループセル６３
とセル５６を新たなコアセル領域に配置する。そして、
ＣＰＵ２は、配置した各セル５６間を配線ネットに基づ
いて配線パターンにより接続する。

【００４３】このとき、先ず、ＣＰＵ２は、配置禁止領
域７２を設ける。図１５に示すように、ＣＰＵ２は、配
置禁止領域７２を、新たなコアセル領域において、配線
処理のネックとなる部分（配線パターンが集中して通し
にくかったり全ての配線パターンを形成することができ
ないと思われる部分）に設ける。

【００４４】次に、ＣＰＵ２は、新たなコア領域５３に
対してグループセル６３及びセル５６を配置する。この
とき、ＣＰＵ２は、先ず元のコアセル５３ａの所定点を
基準とし、元のコアセル５３ａから抽出された配置の相
対位置座標（比率）を算出する。次に、ＣＰＵ２は、形
状を変更した新たなコアセル５３に対して、各セル５６
及びグループセル６３を相対位置座標（比率）にて仮配
置する。これにより、形状が変更された新たなコアセル
５３に対して、元のコアセル５３ａに含まれる全てのセ
ル５６が新たなコアセル５３の領域内に仮配置される。

【００４５】例えば、図１４（ａ）に示すように、ＣＰ
Ｕ２は、元のコアセル５３ａの枠７１の左下頂点７２を
基準として各セル５６及びグループセル６３の相対位置
座標（比率）を算出する。相対位置座標は、図面におい
て横方向の枠辺７３と縦方向の枠辺７４をそれぞれ所定
値（例えば「１００」）とした比率にて算出される。

【００４６】次に、ＣＰＵ２は、図１４（ｂ）に示すよ
うに、形状を変更した新たなコアセル５３の枠７５の左
下頂点７６を基準として各セル５６及びグループセル６
３を相対位置座標にて仮配置する。

【００４７】このとき、新たなコアセル５３の枠７５
は、図面において左側部分７７ａの上下方向の幅が右側
部分７７ｂの幅よりも幅広に設定されている。即ち、左
側枠辺７８ａの長さは、右側枠辺７８ｂの長さよりも長
い。ＣＰＵ２は、左側部分７７ａにおいて、左側枠辺７
８ａの長さに基づいて、その左側枠辺７８ａを「１０
０」とした比率にて相対位置に仮配置する。また、ＣＰ
Ｕ２は、右側部分７７ｂにおいて、右側枠辺７８ｂの長
さに基づいて、その右側枠辺７８ｂを「１００」とした
比率にて相対位置に仮配置する。これにより、新たなコ
アセル５３の枠７５が階段状等の形状に変更され設定さ
れた場合でも、のコアセル５３ａに含まれる全てのセル
５６が新たなコアセル５３の領域内に仮配置される。

【００４８】更に次に、ＣＰＵ２は、レイアウト規則２
３、セルスペック２４及び配線遅延情報２５を含むセル
情報１９ａを入力し、それらに基づいて、図１５に示す
ように、ＣＰＵ２は、仮配置したグループセル６３及び
セル５６を、セル列５５ａとなるように整列させる。

【００４９】次に、ＣＰＵ２は、整列させた各セル５６
間の配線パターンデータ、及び、図７に示すブロック５
２とコアセル５３間の配線パターンデータを作成する。
そして、ＣＰＵ２は、半導体集積回路装置５１のレイア
ウトデータ２６を作成し、ステップ３９からステップ４
０に移る。

【００５０】ステップ４０において、ＣＰＵ２は、コア
セル５３の配線が全て終了しているか、即ち、未結線の
ネットが存在するか否かを判断する。未結線ネットが存
在しない場合、ＣＰＵ２は、コアセルがスペックを満足
しているか否かを判断する。その判断は、コアセル５３
のスペックと元のコアセル５３ａのスペックとの比較に
基づいて行われる。そして、ＣＰＵ２は、未結線ネット
が存在せず、且つスペックを満足している場合、レイア
ウト変更処理を終了する。

【００５１】一方、未結線ネットが存在する場合、又
は、スペックを満足していない場合、ＣＰＵ２は、レイ
アウトを更に変更して全てのネットを接続してスペック
を満足する必要があるとして、ステップ４０から図５の
ステップ４１に移る。図５に示すステップ４１におい
て、ＣＰＵ２は、コアセル５３のレイアウト変更をトラ
ンジスタレベルにて行うか否か判断する。ＣＰＵ２は、
図１に示すＣＲＴ５に表示されたメッセージに従ってユ
ーザがキーボード６を操作して入力されたデータ、又は
予め図示しないファイルに作成されたデータに基づいて
判断する。そして、ＣＰＵ２は、トランジスタレベルに
てレイアウト変更を行わない場合、プログラムを終了す
る。一方、トランジスタレベルにてレイアウト変更を行
う場合、ＣＰＵ２は、ステップ４１からステップ４２に
移る。

【００５２】ステップ４２において、ＣＰＵ２は、レイ
アウトデータ２６を入力し、トランジスタレベルにて配
置変更を実行する。このとき、ＣＰＵ２は、配置を変更
したトランジスタに接続される配線パターンを同時に変
更する。そして、ＣＰＵ２は、配置を変更したトランジ
スタを含むコアセル５３を構成する全てのセル５６の位
置情報及び配線パターン情報を含む配置データ２７を作
成し、ステップ４２からステップ４３に移る。

【００５３】ステップ４３において、ＣＰＵ２は、ステ
ップ４２にて作成された配置データ２７を入力する。ま
た、ＣＰＵ２は、ステップ３７にて作成されたセル情報
１９ａを入力する。そのセル情報１９ａは、セルスペッ
ク（セル情報）２４及び配線遅延情報２５を含む。ＣＰ
Ｕ２は、セルスペック２４及び配線遅延情報２５に基づ
いて、出力バッファを構成するトランジスタのゲート長
Ｌ／ゲート幅Ｗを変更し、それに伴うトランジスタの形
状を変更する。

【００５４】例えば、図１６に示す回路図において、出
力バッファ８１の出力端子とナンド回路８２の入力端子
との間の配線８３に着目する。そして、この配線８３
は、図２のライブラリデータ１１に格納されている配線
に比べて配線容量が大きくなっているものとする。この
場合、出力バッファ８１の出力信号は、元のコアセル５
３ａにおいてナンド回路８２に到達するまでの時間が長
くなる、即ち、配線８３における遅延時間が大きくなっ
ている。

【００５５】このように配線における遅延時間が大きく
なった場合、ＣＰＵ２は、図１７に示す出力バッファ８
１を構成するＰチャネルＭＯＳトランジスタＴＰ１及び
ＮチャネルＭＯＳトランジスタＴＮ１のゲート幅Ｗ１
を、図１８に示すように大きく（幅Ｗ２）して出力バッ
ファ８１ａの駆動能力を高くする。すると、出力バッフ
ァ８１ａの出力信号は、ナンド回路８２の入力端子に早
く到達するため、配線８３における遅延時間は、元のコ
アセル５３ａにおける遅延時間と同じとなってセルスペ
ック２４及び配線遅延情報２５を満足する。

【００５６】また、図１６に示す回路図において、配線
８３の配線容量がライブラリデータ１１に格納されてい
る配線に比べて配線容量が小さくなっているものとす
る。この場合、出力バッファ８１の出力信号は、元のコ
アセル５３ａにおいてナンド回路８２に到達するまでの
時間が短くなる、即ち、配線８３は、その遅延時間が小
さくなっている。しかし、ナンド回路８２に入力される
他の信号に比べて、配線８３を伝播する信号が早くなる
と、タイミングがずれて誤動作を起こす場合がある。

【００５７】このように配線における遅延時間が小さく
なってかえってタイミングのずれにより誤動作を起こす
場合、ＣＰＵ２は、図１９に示す出力バッファ８１を構
成するＰチャネルＭＯＳトランジスタＴＰ１及びＮチャ
ネルＭＯＳトランジスタＴＮ１のゲート幅Ｗ３を、図２
０に示すように小さくして出力バッファ８１ｂの駆動能
力を低くする。すると、出力バッファ８１ｂの出力信号
は、ナンド回路８２の入力端子に到達するまでに時間が
かかり、配線８３における遅延時間は、元のコアセル５
３ａにおける遅延時間と同じとなってタイミングが合
い、誤動作が防止される。

【００５８】更に、図１６に示す回路図において、出力
バッファ８１の駆動能力に余裕がある場合、ＣＰＵ２
は、出力バッファ８１の駆動能力を低く（ゲート幅を狭
く）してトランジスタサイズを小さくする。即ち、ＣＰ
Ｕ２は、図１９に示す出力バッファ８１を構成するＰチ
ャネルＭＯＳトランジスタＴＰ１及びＮチャネルＭＯＳ
トランジスタＴＮ１のゲート幅Ｗ３を、図２０に示すよ
うに小さくして出力バッファ８１ｂの駆動能力を低くす
る。このことは、形状を変更したコアセル５３の面積を
維持する上で有効となる。

【００５９】このようにして、ＣＰＵ２は、セルスペッ
ク２４及び配線遅延情報２５を満たすようにトランジス
タのゲート長Ｌ／ゲート幅Ｗを変更する。そして、ＣＰ
Ｕ２は、変更したトランジスタのトランジスタサイズデ
ータ（Ｔｒサイズデータ）２８及びトランジスタ配置デ
ータ（Ｔｒ配置データ）２９を作成し、ステップ４３か
らステップ４４に移る。

【００６０】ステップ４４において、ＣＰＵ２は、各ト
ランジスタのｙ方向のサイズを変更する。ステップ４３
においてトランジスタサイズを変更した場合、図２１に
示すように、トランジスタサイズが変更されたセル列５
５ｂを構成する各トランジスタのｙ方向（図２１におい
て上下方向）のサイズが一定していない。このことは、
各セル５６に供給する電源配線の位置がバラバラになっ
て配線を形成し難くする。また、セル列５５ｂ間におけ
る配線チャネルの減少を招き、チップサイズを大きくす
る要因となる。

【００６１】即ち、セル列５５ｂを構成するトランジス
タのｙ方向のサイズを一定にすることは、電源配線を形
成しやすくする等のために行われる。ＣＰＵ２は、図２
３に示すように、ゲート配線Ｇを折り曲げる、即ち、各
トランジスタのゲート配線Ｇをそれぞれ２本にすること
により、トランジスタのｙ方向（図２３において横方
向）のサイズを変更（ｙ方向をコンパクション）する。
そして、全てのセル５６に対する処理を終了すると、Ｃ
ＰＵ２は、ステップ４４からステップ４５に移る。

【００６２】ステップ４５において、ＣＰＵ２は、ｙ方
向にコンパクションされたセル列５５ｃの各トランジス
タをｘ方向にコンパクションしてサイズを変更する。こ
のとき、ＣＰＵ２は、隣り合うセル５６の電源配線を共
有化してｘ方向にコンパクションを行い、占有面積を小
さくする。

【００６３】例えば、図２４に示すように、隣接するセ
ル５６の電源配線９１，９２をそれぞれ１つのコンタク
タ９３，９４に接続することにより占有面積が小さくな
る。このステップにおいて、ＣＰＵ２は、変更したトラ
ンジスタのサイズデータ２８ｂ、トランジスタ配置デー
タ２９ｂを作成する。更に、ＣＰＵ２は、トランジスタ
サイズが変更されたことによる新たな配線遅延データ２
５ａ及びセルスペックデータ２４ａよりなるセル情報デ
ータ１９ｂを作成する。そして、全てのセル５６に対す
る処理を終了すると、ＣＰＵ２は、ステップ４５からス
テップ４６に移る。

【００６４】図６に示すステップ４６において、ＣＰＵ
２は、コアセル５３の配線が全て終了しているか、即
ち、未結線のネットが存在するか否かを判断する。未結
線ネットが存在しない場合、ＣＰＵ２は、コアセルがス
ペックを満足しているか否かを判断する。その判断は、
コアセル５３のスペックと元のコアセル５３ａのスペッ
クとの比較に基づいて行われる。そして、ＣＰＵ２は、
未結線ネットが存在せず、且つスペックを満足している
場合、レイアウトデータ２６ａを作成し磁気ディスク装
置４に記憶し、レイアウト変更処理を終了する。

【００６５】一方、ステップ４６において、未だ未結線
のネットが存在する、又はスペックを満足していない場
合、ＣＰＵ２は図５のステップ４１に戻る。そして、Ｃ
ＰＵ２は、ステップ４１からステップ４６までのループ
を繰り返し実行することにより、コアセル５３のレイア
ウトを変更する。

【００６６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○レイアウトデータ作成装置
１のＣＰＵ２は、元となるコアセルを複数のサブブロッ
クに分割し、サブブロックに含まれたスルー配線を削除
した後、各サブブロックに含まれる配線の密度を算出す
る。そして、算出した密度に基づいて、ＣＰＵ２は、接
続の多い複数のセルよりなるグループを作成し、その作
成したグループとグループに含まないセルを、元のコア
セルにおける相対位置関係にて新たなコアセルに仮配置
した後、配線情報に基づくレイアウトを決定するための
制約に基づいて各セルを配置し、各セルに接続される配
線データを作成して半導体装置５１のレイアウトデータ
２６を作成するようにした。そのため、元のコアセル５
３ａの形状が容易にフロアプランに基づいた新たなコア
セル５３に変更されるので、チップサイズの増加を抑え
ることができる。

【００６７】○セルレベルにて変更したレイアウトがス
ペックを満足しない場合、ＣＰＵ２は、トランジスタレ
ベルにて配置を変更し、その変更した配置に基づいて配
線データを作成する。そして、ＣＰＵ２は、配線情報に
基づいて、制約を満たさない部分のセル５６を構成する
トランジスタのゲート長Ｌ／ゲート幅Ｗを変更し、レイ
アウトデータを作成するようにした。そのため、スペッ
ク（仕様）を容易に満足したレイアウトデータを作成す
ることができるので、フィードバックを繰り返さなくて
よくなり、その分設計時間を短縮することができる。

【００６８】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、ステッ
プ４０における結線・スペック確認処理の際に、未結線
ネットが存在する場合、結線されたネット部分、未結線
ネットのうちの接続された部分に対してスペックの確認
を行うようにしてもよい。

【００６９】上記実施形態において、図２のステップ３
３における判定を削除する。そして、先ずセルレベルに
てレイアウト変更を行い、次に図４のステップ４０にて
結線・スペックの状態を判断する。そして、その状態に
応じてステップ４１〜４５においてトランジスタレベル
でのレイアウト変更を行うようにしてもよい。

【００７０】上記実施形態において、ステップ３３，４
０における判定を省略する。そして、先ずセルレベルに
てレイアウト変更を行い、次に必ずトランジスタレベル
にてレイアウト変更を行うようにしてもよい。

【００７１】上記実施形態において、セルレベルでのレ
イアウト変更を行わずに、トランジスタレベルでのレイ
アウト変更を行うようにしてもよい。即ち、ステップ３
３，４０における判定を省略すると共に、ステップ３４
〜３９におけるセルレベルでのレイアウト変更処理を省
略する。

【００７２】上記実施形態において、セルレベルでのレ
イアウト変更のみを行うようにしてもよい。即ち、ステ
ップ３３，４０における判定処理を省略すると共に、ス
テップ４１〜４５におけるトランジスタレベルでのレイ
アウト変更処理を省略する。

【００７３】上記実施形態において、図３のステップ３
４において分割したサブブロック６１のうち、配線密度
の多いものをセルとして扱い、図４のステップ３９にお
ける配置処理を行うようにしてもよい。

【００７４】

【発明の効果】以上詳述したように、請求項１乃至４に
記載の発明によれば、チップ面積の増加を抑えると共に
設計時間の短縮を図ることができるレイアウトデータ作
成方法を提供することができる。

【００７５】請求項５乃至８に記載の発明によれば、チ
ップ面積の増加を抑えると共に設計時間の短縮を図るこ
とができるレイアウトデータ作成装置を提供することが
できる。

【００７６】請求項９に記載の発明によれば、チップ面
積の増加を抑えると共に設計時間の短縮を図ることがで
きるレイアウト設計のプログラムを記憶した記憶媒体を
提供することができる。

【図面の簡単な説明】

【図１】 一実施形態のレイアウトデータ作成装置の概
略構成図。

【図２】 レイアウトデータ作成処理のフロー図。

【図３】 レイアウトデータ作成処理のフロー図。

【図４】 レイアウトデータ作成処理のフロー図。

【図５】 レイアウトデータ作成処理のフロー図。

【図６】 レイアウトデータ作成処理のフロー図。

【図７】 半導体集積回路装置のレイアウト図。

【図８】 形状変更前のコアセルの説明図。

【図９】 コアセルの分割処理を示す説明図。

【図１０】 スルー配線を含むサブブロックの説明図。

【図１１】 グループ化されたコアセルを示す説明図。

【図１２】 グループセルに含まれるセルの説明図。

【図１３】 ネットリストデータを示す説明図。

【図１４】 （ａ）（ｂ）はセルの仮配置を示す説明
図。

【図１５】 禁止領域を設けたコアセルの概略図。

【図１６】 トランジスタレベルでの変更を説明するた
めの一部回路図。

【図１７】 変更前のインバータ回路のレイアウト図。

【図１８】 駆動能力を高くしたインバータ回路のレイ
アウト図。

【図１９】 変更前のインバータ回路のレイアウト図。

【図２０】 駆動能力を低くしたインバータ回路のレイ
アウト図。

【図２１】 変更後のセル列を示すレイアウト図。

【図２２】 コンパクション後のセル列を示すレイアウ
ト図。

【図２３】 コンパクション後のインバータ回路のレイ
アウト図。

【図２４】 ｙ方向にコンパクションしたセル列の一部
レイアウト図。

【図２５】 ｘ方向にコンパクションしたセル列の一部
レイアウト図。

【符号の説明】

１ レイアウト作成装置 ２ 各手段としてのＣＰＵ ９ 記憶媒体

Claims (9)

【特許請求の範囲】
1. 【請求項１】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成するステップと、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定するステップ
   と、 元となるコアセルを複数のサブブロックに分割するステ
   ップと、 サブブロックに含まれたスルー配線を削除するステップ
   と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出するステップと、 算出された密度に基づいて接続の多い複数のセルよりな
   るグループを作成するステップと、 作成されたグループとグループに含まないセルを、元の
   コアセルにおける相対位置関係にて新たなコアセルに仮
   配置した後、前記配線情報に基づくレイアウトを決定す
   るための制約に基づいて各セルを配置し、各セルに接続
   される配線データを作成して半導体装置のレイアウトデ
   ータを作成するステップとを備えたレイアウトデータ作
   成方法。
2. 【請求項２】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成するステップと、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定するステップ
   と、 元となるコアセルを複数のサブブロックに分割するステ
   ップと、 サブブロックに含まれたスルー配線を削除するステップ
   と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出するステップと、 算出された密度に基づいて元のコアセルに含まれる全て
   のセルを、レイアウトを決定するための制約に基づいて
   新たなコアセル内に配置してセル列を形成し、各セルに
   接続される配線データを作成するステップと、 前記配線情報に基づいて、制約を満足していないセルの
   トランジスタ形状を制約に応じて変更するステップと、 前記トランジスタ形状の変更に伴い変更されたセルの形
   状をコンパクションするステップと、 前記コンパクション後のセルよりなる新たなコアセルの
   レイアウトデータを作成するステップとを備えたレイア
   ウトデータ作成方法。
3. 【請求項３】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成するステップと、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定するステップ
   と、 元となるコアセルを複数のサブブロックに分割するステ
   ップと、 サブブロックに含まれたスルー配線を削除するステップ
   と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出するステップと、 算出された密度に基づいて接続の多い複数のセルよりな
   るグループを作成するステップと、 作成されたグループとグループに含まないセルを、元の
   コアセルにおける相対位置関係にて新たなコアセルに仮
   配置した後、前記配線情報に基づくレイアウトを決定す
   るための制約に基づいて各セルを配置し、各セルに接続
   される配線データを作成するステップと、 セル間配線の結線確認と前記配線情報に基づくスペック
   の確認を行い、全ての配線が結線され且つスペックを満
   足している場合には半導体装置のレイアウトデータを作
   成するステップと、 前記配置されたセルをトランジスタレベルにて配置を変
   更し、変更された配置に基づいた配線データを作成する
   ステップと、 前記配線情報に基づいて、制約を満足していないセルの
   トランジスタ形状を制約に応じて変更するステップと、 前記トランジスタ形状の変更に伴い変更されたセルの形
   状をコンパクションするステップと、 前記コンパクション後のセルよりなる新たなコアセルの
   レイアウトデータを作成するステップとを備えたレイア
   ウトデータ作成方法。
4. 【請求項４】 請求項３に記載のレイアウトデータ作成
   方法において、 新たなコアセルの形状を決定した後、元のコアセルに含
   まれるセルをセルレベルにて配置するかトランジスタレ
   ベルにて配置するか判断し、セルレベルにて配置を行う
   場合には前記サブブロックに分割するステップから実行
   し、トランジスタレベルにて配置する場合には前記トラ
   ンジスタレベルにて配置するステップから実行するよう
   にしたレイアウトデータ作成方法。
5. 【請求項５】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成する情報作成手段と、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定する形状決定手
   段と、 元となるコアセルを複数のサブブロックに分割する分割
   手段と、 サブブロックに含まれたスルー配線を削除する配線削除
   手段と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出する密度算出手段と、 算出された密度に基づいて接続の多い複数のセルよりな
   るグループを作成するグループ作成手段と、 作成されたグループとグループに含まないセルを、元の
   コアセルにおける相対位置関係にて新たなコアセルに仮
   配置した後、前記配線情報に基づくレイアウトを決定す
   るための制約に基づいて各セルを配置し、各セルに接続
   される配線データを作成して半導体装置のレイアウトデ
   ータを作成するデータ作成手段とを備えたレイアウトデ
   ータ作成装置。
6. 【請求項６】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成する情報作成手段と、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定する形状決定手
   段と、 元となるコアセルを複数のサブブロックに分割する分割
   手段と、 サブブロックに含まれたスルー配線を削除する配線削除
   手段と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出する密度算出手段と、 算出された密度に基づいて元のコアセルに含まれる全て
   のセルを、レイアウトを決定するための制約に基づいて
   新たなコアセル内に配置してセル列を形成し、各セルに
   接続される配線データを作成する配置配線手段と、 前記配線情報に基づいて、制約を満足していないセルの
   トランジスタ形状を制約に応じて変更する形状変更手段
   と、 前記トランジスタ形状の変更に伴い変更されたセルの形
   状をコンパクションするコンパクション手段と、 前記コンパクション後のセルよりなる新たなコアセルの
   レイアウトデータを作成するデータ作成手段とを備えた
   レイアウトデータ作成装置。
7. 【請求項７】 予め作成されたコアセルを元にしてトッ
   プダウン設計により半導体装置のネットリストデータ、
   元のコアセルの枠情報、及び、元のコアセルに含まれる
   セル間の配線情報を作成する情報作成手段と、 前記半導体装置のフロアプランと元のコアセルの枠情報
   に基づいて新たなコアセルの形状を決定する形状決定手
   段と、 元となるコアセルを複数のサブブロックに分割する分割
   手段と、 サブブロックに含まれたスルー配線を削除する配線削除
   手段と、 スルー配線削除後の各サブブロックに含まれる配線の密
   度を算出する密度算出手段と、 算出された密度に基づいて接続の多い複数のセルよりな
   るグループを作成するグループ作成手段と、 作成されたグループとグループに含まないセルを、元の
   コアセルにおける相対位置関係にて新たなコアセルに仮
   配置した後、前記配線情報に基づくレイアウトを決定す
   るための制約に基づいて各セルを配置し、各セルに接続
   される配線データを作成する第１の配置配線手段と、 セル間配線の結線確認と前記配線情報に基づくスペック
   の確認を行い、全ての配線が結線され且つスペックを満
   足している場合には半導体装置のレイアウトデータを作
   成する確認手段と、 前記配置されたセルをトランジスタレベルにて配置を変
   更し、変更された配置に基づいた配線データを作成する
   第２の配置配線手段と、 前記配線情報に基づいて、制約を満足していないセルの
   トランジスタ形状を制約に応じて変更する形状変更手段
   と、 前記トランジスタ形状の変更に伴い変更されたセルの形
   状をコンパクションするコンパクション手段と、 前記コンパクション後のセルよりなる新たなコアセルの
   レイアウトデータを作成するデータ作成手段とを備えた
   レイアウトデータ作成装置。
8. 【請求項８】 請求項７に記載のレイアウトデータ作成
   方法において、 前記分割手段にて新たなコアセルの形状を決定した後、
   元のコアセルに含まれるセルをセルレベルにて配置する
   かトランジスタレベルにて配置するか判断する判断手段
   を備え、その判断結果に基づいて、セルレベルにて配置
   を行う場合には分割手段以降の各手段を実行させ、トラ
   ンジスタレベルにて配置する場合には前記第２の配置配
   線手段以降の各手段を実行させるようにしたレイアウト
   データ作成装置。
9. 【請求項９】 請求項１乃至４のうちのいずれか１に記
   載のステップに基づいてレイアウトデータを作成するプ
   ログラムを記憶した記憶媒体。