JPH06188312A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】従来の単にスタンダードセルを配置して結線す
る方式や、スタンダードセルをスティックス図で構成し
た方式よりも高い集積度を保ちつつ、製品の開発期間を
フルマニュアルより短くすることを目的とする。 【構成】スタンダードセル方式の半導体集積回路の製造
方法であって、所定論理を構成するスタンダードセルを
配置する工程と、スタンダードセル内において、スタン
ダードセルが持つ論理を構成するための複数のトランジ
スタ群を配置する工程と、隣接する該トランジスタ群の
一部を共用するように新たなトランジスタ群を形成する
工程と、新たなトランジスタ群に自動配置配線をする工
程とを有して構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に、半導体チップのレイアウト面積の最
適化処理技術（いわゆるコンパクタ）、または、同処理
技術を搭載する情報処理装置、あるいは、同処理技術に
よって製造された半導体集積回路に関する。

【０００２】背景説明 一般に、半導体チップ上のレイアウト面積はチップサイ
ズによってその大きさが決まり、より多くの機能を搭載
するためには、あるいは面積コストを下げるには、限ら
れた領域内にできるだけ沢山の素子やトランジスタ等を
詰め込むことが求められ、これを実現するための効率的
なレイアウト技術が要求される。

【０００３】

【従来の技術】従来、ＣＡＤ（computer aided desig
n）を利用した露光データ（フォトマスク）のレイアウ
ト設計には大きく分けて以下の２つの方法がある。スタンダードセル設計 この方法（以下、第１の方法）は、論理回路図で使われ
る論理部品（ＮＡＮＤ回路、ＮＯＲ回路またはインバー
タ回路等）や順序部品（フリップフロップ、ラッチ、カ
ウンタ、加算器または乗算器等）を予めマスク設計して
これをスタンダードセルとして記憶装置に登録してお
き、実際のマスク設計時には、所要のスタンダードセル
を選択・配置した後、部品（セル）間を金属層で接続す
るようにしたものである。

【０００４】この方法は、自動化に適し、生産性に優れ
ている半面、色々な場合を想定してスタンダードセルを
単純に配置していくものであるため、冗長性を持ちやす
く集積度が上がらないという欠点がある。また、スタン
ダードセルをスティック図と呼ばれるシンボリックなデ
ータのみで構成しておき、それらを配置・配線した後
に、隣り合う同一電位の領域同士を計算機処理によって
共有させることにより、集積度を上げようという試みも
なされている（例えば、特開平４−１８６８６５号公報
参照）が、隣接するスタンダードセルのコンタクトや拡
散領域のうち同一電位の領域のみを部分的に共有するも
のであるため、冗長性を完全に無くし、集積度を極限ま
で引き上げるという点では満足のゆくものでない。

【０００５】フルマニュアル設計 この方法（以下、第２の方法）は、ＣＡＤ等の設計ツー
ル上で、論理回路や素子および配線等の回路要素を１つ
１つ手書きするもので、フルマニュアル設計と呼ばれて
いる方法である。この方法は、設計の自由度が高く、各
々の回路要素を最適な位置に置くことができると共に、
スタンダードセルの共有部分（素子の一部と他の素子等
との共有部分）を自在に設定することもできるので、限
られた領域内にできるだけ沢山の素子やトランジスタ等
を詰め込むといった冒頭の設計ニーズに十分に応えるこ
とのできるものである。

【０００６】しかしながら、この方法は、設計者の経験
や能力に頼るところが相当に大きく、熟練技術者の存在
が必要不可欠であり、誰でも簡単に使用できるというも
のではない。しかも、人手による作業であるから、効率
（生産性）がきわめて悪く、短納期を実現できないとい
う欠点もある。

【０００７】

【発明が解決しようとする課題】従って、第１の方法で
は、論理回路単位（スタンダードセル）で隣り合うセル
の一部（コンタクト）を共有するだけであるから、無駄
領域を可能な限り排除し、レイアウト面積のより一層の
効率的な最適化処理を実現するといった点で不十分であ
る。

【０００８】また、第２の方法では、設計に多大な手間
がかかり、スタンダードセル設計に比べて設計開発に要
する時間が数倍〜数百倍にも達し、開発コストと開発時
間の点で実用に耐えないものである。 ［目的］そこで、本発明の目的は、フルマニュアル設計
のメリット（設計の自由度）を損なわずに露光データを
自動生成して短納期を実現すること、及び、単にスタン
ダードセルを配置して結線する方式やスタンダードセル
をスティック図で構成した方式よりも集積度を向上でき
る新規な技術の提供にある。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、スタンダードセル設計の半導体集積回路の製造方法
であって、所定論理を構成するスタンダードセルを配置
する工程と、前記スタンダードセル内において、前記ス
タンダードセルが持つ論理を構成するための複数のプリ
ミティブ群を配置する工程と、隣接するプリミティブ群
の一部を共有して新たなプリミティブ群を形成する工程
と、該新たなプリミティブ群に自動配置配線をする工程
とを有することを特徴とするものである。

【００１０】または、上記新たなプリミティブ群を形成
する際は、隣合うプリミティブ群のコンタクトまたは拡
散領域を共有するように形成してもよく、新たなプリミ
ティブ群は、元になるプリミティブ群を回転、反転また
は機能が等価な別のプリミティブ群と置換したものであ
ってもよい。請求項５記載の発明は、所定論理を持つス
タンダードセルの情報を記憶するスタンダードセル記憶
手段と、スタンダードセルが持つ所定論理を構成するた
めの複数のプリミティブ群の情報を記憶するプリミティ
ブ記憶手段と、スタンダードセルの配置情報を記憶する
配置情報記憶手段と、隣接するプリミティブ群の一部を
共有して新たなプリミティブ群を形成するするためのプ
ログラムを記憶する処理手順記憶手段と、配置情報記憶
手段から読み出されたスタンダードセルの配置情報に基
づいてスタンダードセル記憶手段から読み出されたスタ
ンダードセルを配置し、各スタンダードセルにプリミテ
ィブ記憶手段から読み出された複数のプリミティブ群の
情報を割当て、処理手順記憶手段から読み出されたプロ
グラムにより、隣接するプリミティブ群の一部を共有し
て新たなプリミティブ群を作成する処理手段と、を有す
ることを特徴とする情報処理装置である。

【００１１】情報処理装置は、新たなプリミティブ群の
形状情報及び配置情報を記憶する手段と、複数の新たな
プリミティブ群に対する結線情報を記憶する結線記憶手
段とを有し、処理手段は、さらに新たなプリミティブ群
の形状情報、配置情報及び結線情報から露光データを作
成するものであってもよい。請求項６記載の発明は、プ
リミティブレベルまたはオブジェクトレベルで表現され
た複数の設計データを、Ｎチャネル型のＭＯＳトランジ
スタを含むＮ型の設計データ群とＰチャネル型のＭＯＳ
トランジスタを含むＰ型の設計データ群とに区分する第
１のステップと、前記Ｎ型のデータ群とＰ型のデータ群
とをそれぞれ異なる矩形領域で囲んでグループ化する第
２のステップと、前記２つの矩形領域が重ならないよう
に前記グループの位置関係を調節する第３のステップ
と、前記グループの間に直線状の仮想線を設定する第４
のステップと、前記グループを解散し、且つ、定められ
た設計規則を遵守しつつ前記設計データのそれぞれを仮
想線に近づける第５のステップと、を含むことを特徴と
するものである。

【００１２】

【作用】請求項１〜５記載の発明では、スタンダードセ
ルを構成する最小単位の要素、詳細には、少なくとも１
個のＭＯＳトランジスタを含み、それ以上に細分化でき
ない最小の構成要素（プリミティブまたはオブジェクト
と言う）ごとに自動レイアウトされ、フルマニュアル設
計に匹敵する程の十分な最適化効果が得られる。しか
も、スタンダードセル設計におけるネットリストを利用
して、セルの自動配置処理や自動配線処理が行われるた
め、開発コストや開発期間の増加が抑えられる。また、
請求項６記載の発明では、プリミティブまたはオブジェ
クトの高さが不揃いな場合であっても、より効率的で適
正な配置レイアウトが可能になる。

【００１３】したがって、本発明では、フルマニュアル
設計と同程度の集積度を保ちつつ、スタンダードセル設
計に匹敵する短期開発が可能となり、短納期・低コスト
品種に適用して有用なレイアウト技術を提供できる。

【００１４】

【実施例】請求項１〜５に係る発明の一実施例 図１〜図１４は請求項１〜５に係る半導体集積回路の製
造方法の一実施例を示す図である。図１は、本発明が採
用する半導体チップの設計方式の概念的階層関係を示す
図であり、上位にある設計方式は、それよりも下位にあ
るいくつかの設計方式によって選択的に実現されること
を表している。

【００１５】半導体チップの設計では、最終的にポリゴ
ン図形、すなわちマスクデータを作成するのに必要なト
ランジスタの拡散領域やゲート、配線およびコンタクト
等の図形データを作成し、それを露光データに変換する
という一連の手順を踏む。半導体チップを設計するため
のアプローチとしては、図１に示すように、 ポリゴ
ン図形を直接に組み合せてチップの一部または全部を設
計する方式、 トランジスタやコンデンサおよび抵抗
などの各素子のポリゴン図形をあらかじめアレイ上に配
置しておき、金属配線のみを変更することにより、個々
のチップを実現する方式（ゲートアレー方式）、 論
理回路で多用される基本的な論理部品（ＮＡＮＤ回路、
ＮＯＲ回路、コンバータ回路等）や順序部品（フリップ
フロップ、ラッチ、カウンタ、加算器、乗算器等）をス
タンダードセル（※１、※２）として予め登録してお
き、それらを配置した後、部品間を金属層で接続するこ
とにより、個々のチップを実現する方式（スタンダード
セル設計）、「但し、※１は、スタンダードセルがポリ
ゴン図形の組み合わせからなるもの、※２は、スタンダ
ードセルがシンボリック形式で表現されているものであ
る。」 チップ全体をシンボル化して登録しておき、
これをスティック図と呼ばれる形式で配置・配線処理を
行う方式（シンボリック方式）、がある。

【００１６】本実施例は、上記の各アプローチ〜に
加え、以下の２つの新規なアプローチを提案するもので
ある。 スタンダードセルを構成する最小単位の要
素、詳細には、少なくとも１個のＭＯＳトランジスタを
含み、それ以上に細分化できない最小の構成要素（一般
にプリミティブまたはオブジェクトと言う）よりなる階
層を設け、このプリミティブを用いてポリゴン図形を作
成する方式、 プリミティブをシンボル化して登録し
ておき、スティック図の形式で配置・配線を行う方式、
の２つである。

【００１７】図２は、本実施例のハードウエア構成図で
ある。図２において、101 は後述の露光データ設計プロ
グラムを実行するためのＣＰＵ（central processing u
nit ）、102 は同プログラムや演算データを一時的に保
持するためのメモリ、103 は処理結果を表示するための
ディスプレイ装置、104 はコマンドやパラメータを入力
するための入力装置（例えばキーボード）、105 はディ
スプレイ上における座標を入力するための補助入力装置
（例えばマウスやトラックボールあるいはステック）で
ある。

【００１８】106 〜118 は概念的に示すプログラムファ
イル又はデータファイル（以下ファイル）であり、106
は「露光データプログラム」用のファイル、107 は「プ
リミティブデータ」用のファイル、108 は「セル物理デ
ータ」用のファイル、109 は「セル論理データ」用のフ
ァイル、110 は「ネットリスト」用のファイル、111は
「配置結果データ」用のファイル、112 は「展開後配置
データ」用のファイル、113 は「展開後ネットリスト」
用のファイル、114 は「最適化結果データ」用のファイ
ル、115 は「配線結果データ」用のファイル、116 は
「コンパクション結果データ」用のファイル、117 は
「露光データ」用のファイル、118 は「設計ルールデー
タ」用のファイルである。これらのファイルは、磁気デ
ィスク等の記憶媒体内に格納されており、ＣＰＵ101 か
らのアクセスによって随時に読み書きできるようになっ
ている。なお、図中符号Ｔを付したファイルは、一時的
に使用されるファイル、いわゆるテンポラリファイルで
ある。

【００１９】ここに、「プリミティブデータ」は、スタ
ンダードセルを構成する最小単位の回路要素（少なくと
も１個のトランジスタを含みそれ以下に分割できない最
小の回路要素で一般にプリミティブまたはオブジェクト
と呼ばれているもの；以下、単にプリミティブと言う）
の物理情報、「セル物理データ」はスタンダードセルの
物理的な外形とそのスタンダードセルを構成するプリミ
ティブ同士の相対位置関係の情報、「セル論理データ」
はスタンダードセルを構成するプリミティブ同士の接続
関係を示したネットリスト情報（各論理回路の種類およ
び各論理回路間の入出力の接続関係を示す情報）、「ネ
ットリスト」は配置及び配線をしようとする機能回路や
チップに使用される各スタンダードセルの種類及び各ス
タンダードセルの入出力の接続関係を示す情報、「配置
結果データ」はスタンダードセルの配置済みの情報、
「展開後配置データ」は配置結果の展開後の情報、「展
開後ネットリスト」はネットリストの展開後の情報、
「最適化結果データ」は展開後配置データを最適化した
情報、「配線結果データ」は最適化結果データに配線処
理を施した結果の情報、「コンパクション結果データ」
は配線結果データにコンパクション処理（マスク設計ル
ールに従ってスタンダードセル、プリミティブ、トラン
ジスタおよび配線間の距離を最小化する処理）を施した
結果の情報、「露光データ」は配線結果データまたはコ
ンパクション結果データを露光装置に入力できる形式に
変換した情報、「設計ルールデータ」はコンパクション
処理時にプログラムが参照するプロセス技術毎の設計ル
ール（デザインルール）を納めた情報である。

【００２０】なお、メモリ102 の容量は、露光データ設
計プログラムを含む複数のプログラムおよび必要なデー
タを同時に展開できる程度の十分な大きさを備えている
ことが望ましい。図３は、本実施例の露光データ設計の
フローチャートである。以下、このプログラムに従って
処理を説明すると、まず、ステップ201 で、配置及び配
線対象の機能回路（またはチップ）のネットリストをフ
ァイル110 からメモリ102 に読み込み、次いで、ステッ
プ202 で、必要なスタンダードセルの物理情報をファイ
ル108 からメモリ102 に読み込むとともに、読み込んだ
ネットリストに従って、スタンダードセルの自動配置処
理、具体的には、各スタンダードセル同士の入出力の接
続関係からスタンダードセル同士を配線接続し易いよう
に自動的に配置する処理を実行し、その結果を配置結果
データとしてファイル111に書き込む。

【００２１】次に、ステップ203 で、配置結果データと
スタンダードセルの物理情報とをそれぞれファイル111
および108 からメモリ102 に読み込み、配置結果データ
を物理情報に従って階層展開し、その結果を展開後配置
データとしてファイル112 に書き込む。次に、ステップ
204 で、スタンダードセルを構成しているプリミティブ
同士の接続情報をファイル109 からメモリ102 に読み込
み、既に読み込んでいるネットリスト中のスタンダード
セルを、そのスタンダードセルを構成しているプリミテ
ィブ同士の接続情報に従って階層展開し、展開後ネット
リストとしてファイル113 に格納する。

【００２２】次に、ステップ205 で、スタンダードセル
を構成する最小単位の回路要素レベル（以下、プリミテ
ィブレベル）に展開された配置情報（展開後配置デー
タ）をファイル112 からメモリ102 に読み込み、プリミ
ティブを回転・反転または置換（等価な機能を持つプリ
ミティブに置き換える動作）等の処理を行った後、コン
タクトや拡散領域の共有化可能な部分を残らず共有化し
て最適化処理を実行し、その結果を最適化結果データと
してファイル114 に一時格納する。

【００２３】次に、ステップ206 で、最適化されたプリ
ミティブレベルのデータ（最適化結果データ）をファイ
ル114 からメモリ102 に読み込むと共に、プリミティブ
レベルに展開されたネットリスト（展開後ネットリス
ト）をファイル113 からメモリ102 に読み込み、プリミ
ティブレベルに展開されたネットリストに従って自動配
線を実行し、その結果を配線結果データとしてファイル
115 に一時格納する。

【００２４】次に、ステップ207 で、プリミティブレベ
ルの配線結果データをファイル115から、また、プロセ
ス技術に応じたマスク設計ルールをファイル118 からメ
モリ102 に読み込み、読み込んだマスク設計ルールに従
ってコンパクションを実行し、その結果をコンパクショ
ン結果データとしてファイル116 に一時格納する。最後
に、ステップ208 で、配線結果データまたはコンパクシ
ョン結果データをファイル115 またはファイル116 から
メモリ102 に読み込み、読み込んだデータを露光データ
に変換してファイル117 に格納し、以上の一連の処理を
完了する。

【００２５】なお、ステップ207 の処理（コンパクショ
ン）は、ステップ206 の配線をステップ209 で評価して
それ以上コンパクションを行う必要がなければ省略する
ことができる。また、スタンダードセルの配置をせず
に、直接プリミティブを配置することも可能である。す
なわち、ステップ201 の後で、ステップ210 （ステップ
204 と同等の処理）を実行し、その後、ステップ211
で、配置されるべきプリミティブの物理情報をファイル
107 からメモリ102 に読み込み、展開後ネットリスト
（ステップ210 で展開されたネットリスト）に従ってプ
リミティブの自動配置を行い、その結果を展開後配置デ
ータとしてファイル112 に一時格納した後、ステップ20
5 の最適化処理を実行してもよい。

【００２６】次に、図４を参照しながら、プリミティブ
の具体例を説明する。図４は、半導体チップ上における
スタンダードセルの配置例である。半導体チップ401 の
周縁部には、ＰＡＤ（パッド）を含む複数のＩ／Ｏセル
411 が配置されており、周縁部に囲まれた内部領域に
は、所要の論理回路を構成するための複数のスタンダー
ドセル421 の列が配置されている。

【００２７】図５は、Ｉ／Ｏセル411やスタンダードセ
ル421 に相当するセルＤ34の概念構成図である。このセ
ルＤ34内には、いくつかのプリミティブ（便宜的に符号
ＰＵＰ−２、ＳＵＰ−２、ＳＤＮ−２及びＰＤＮ−２で
表す）が形成されている。これらのプリミティブは、Ｃ
ＡＤ等の設計ツールによって、それ以上に細分化される
ことのない最小単位の回路要素として取り扱われるもの
で、広義にはオブジェクトと呼ばれるものでもある。一
般に、プリミティブは、縦方向及び横方向への伸縮が可
能で、さらに、回転やミラー反転をさせることもでき
る。

【００２８】図６（ａ）〜（ｇ）は、プリミティブ（Ｐ
ＵＰ−２、ＳＵＰ−２、ＳＤＮ−２またはＰＤＮ−２）
のいくつかの例を示す図である。これらの図において、
701はポリシリコンからなるＭＯＳトランジスタのゲー
ト、702 はＭＯＳトランジスタのソース拡散領域（また
はドレイン拡散領域）、703 はソース拡散領域（または
ドレイン拡散領域）702 とメタル配線層とを接続するた
めのコンタクトホールである。

【００２９】プリミティブは、数種類存在する。例え
ば、図６（ａ）のように、ソース拡散領域に共有のコン
タクトホールを持つと共に、各ドレイン領域にコンタク
トホールを持つ２個のＮまたはＰチャネル型ＭＯＳトラ
ンジスタからなるプリミティブ711や、図６（ｂ）のよ
うに、シリーズに接続されると共に、一端の拡散領域に
コンタクトホールを持つ２個のＮまたはＰチャネル型Ｍ
ＯＳトランジスタからなるプリミティブ712 や、図６
（ｃ）のように、シリーズに接続されると共に、両端の
拡散領域にコンタクトホールを持つ２個のＮまたはＰチ
ャネル型ＭＯＳトランジスタからなるプリミティブ713
や、図６（ｄ）のように、ソース及びドレイン領域にコ
ンタクトホールを持つＮまたはＰチャネル型ＭＯＳトラ
ンジスタからなるプリミティブ714 や、図６（ｅ）のよ
うに、コンタクトホールを持つソース領域を共有すると
共に、一方のドレイン領域にコンタクトホールを持つ２
個のＮまたはＰチャネル型ＭＯＳトランジスタからなる
プリミティブ722 や、図６（ｆ）のように、シリーズに
接続されると共に、両端にコンタクトホールを持つ３個
のＮまたはＰチャネル型ＭＯＳトランジスタからなるプ
リミティブ723 や、図６（ｇ）のように、プリミティブ
711 のポリシリコンのゲートが折れ曲がっている２個の
ＮまたはＰチャネル型ＭＯＳトランジスタからなるプリ
ミティブ724 等である。

【００３０】ここで、プリミティブ711 とプリミティブ
722、または、プリミティブ712 とプリミティブ713
は、それぞれ同じ機能を有しており、そのようなプリミ
ティブ同士は、図３のステップ205 において置換が可能
である。また、図７に示すように、ポリゴン図形の代り
にシンボリックを使ってプリミティブを表現することも
可能である。例えば、シンボリック表現されたプリミテ
ィブ741 は、図６のプリミティブ712 と同等であり、ま
た、シンボリック表現されたプリミティブ742 は、図６
のプリミティブ711 と同等である。なお、図７におい
て、731 はシンボリック配線を接続するための複数のポ
ート、732 はシンボリックで表現された複数のＮまたは
Ｐチャネル型のＭＯＳトランジスタを表している。

【００３１】プリミティブをシンボリックデータで表現
する利点は、シンボリックデータは、通常、露光データ
に変換される直前にテクノロジファイルと呼ばれる設計
ルールに従って幅付け及びコンパクションされるため、
プリミティブをシンボリックで表現しておけば、プロセ
ステクノロジが変更された場合でもセル自体を変更せず
に、テクノロジファイルの変更だけで済むからである。

【００３２】次に、図８を参照しながら、プリミティブ
を用いた半導体集積回路の設計例を説明する。図８は、
対象となる論理回路の一例を示す図であり、図３のステ
ップ201 のネットリストを概念化したものである。ここ
での論理回路は、便宜的に、入力Ｃを受けるインバータ
ゲートのシンボル801 と、インバータゲートのシンボル
801 の出力と入力Ｄを受けるＮＯＲゲートのシンボル80
2 と、ＮＯＲゲートのシンボル802 の出力と入力Ａ，
Ｂ，Ｅを受けるＡＮＤ−ＮＯＲゲートのシンボル803 か
ら構成されているものとする。

【００３３】図９は、上記論理回路を図３のステップ20
2 によってセル配置した概念図である。スタンダードセ
ルは、図８の構成に対応して、インバータセル901 、Ｎ
ＯＲセル902 およびＡＮＤ−ＮＯＲセル903 が使用され
る。これらのセルの自動配置に要する時間は従来のスタ
ンダードセル設計と同等である。図１０（ａ）〜（ｃ）
は、例えば、ＡＮＤ−ＮＯＲセル903 を対象にしたプリ
ミティブを示す図である。図１０（ａ）は、ＡＮＤ−Ｎ
ＯＲセル903 の論理図上のシンボルである。このＡＮＤ
−ＮＯＲセル903 は、図１０（ｂ）に示すような階層構
造を有している。すなわち、最上層のスタンダードセル
611 （Ｄ34）は、その下層のプリミティブ（例えば、Ｓ
ＤＮ−２、ＰＤＮ−２、ＰＵＰ−２及びＳＵＰＩ−２）
を備えている。

【００３４】ここに、612 はプリミティブＳＤＮ−２の
階層データを、613 はプリミティブＰＤＮ−２の階層デ
ータを、614 はプリミティブＰＵＰ−２の階層データ
を、また、615 はプリミティブＳＵＰＩ−２の階層デー
タを表している。これらのプリミティブＰＵＰ−２、Ｓ
ＵＰＩ−２、ＳＤＮ−２またはＰＤＮ−２は、具体的に
は、それぞれ、図１０（ｃ）に示すように、Ｎチャネル
ＭＯＳトランジスタを含むプリミティブ622 、623 （以
下、Ｎチャネルプリミティブ群と言う；符号Ｎｃｈ）
と、ＰチャネルＭＯＳトランジスタを含むプリミティブ
624、625 （以下、Ｐチャネルプリミティブ群と言う；
符号Ｐｃｈ）とに分けられる。

【００３５】図１１は、図９の配置情報を図３のステッ
プ203 によってプリミティブレベルに展開した状態の概
念図を示している。セル1001はインバータセル901 を、
セル1002はＮＯＲセル902 を、セル1003はＡＮＤ−ＮＯ
Ｒセル903 をプリミティブレベルに展開したものであ
る。この図において、上段に位置するプリミティブはＰ
チャネルプリミティブ群であり、下段に位置するプリミ
ティブはＮチャネルプリミティブ群である。なお、この
展開に要する所要時間は、総てのセルの自動配置に比べ
て1 ／100 〜1 ／10,000以下と非常に小さい。

【００３６】図１２は、図３のステップ205 によって最
適化されたプリミティブの配置例を示す図である。プリ
ミティブの最適化処理は、同一チャネルのプリミティブ
群同士、すなわち横方向（Ｘ方向）に配置されたＰチャ
ネルプリミティブ群同士、Ｎチャネルプリミティブ群同
士で行われる。図１２（ａ）において、Ｐチャネルプリ
ミティブ群（Ｐｃｈ）側では、隣接するプリミティブ11
04と1105の拡散領域1109、1110内のコンタクト1107、11
08は、その位置がＸ方向で同じであるため、共有化が可
能である。したがって、最適化した後の新たなプリミテ
ィブ群としてのプリミティブ1111、1112は、図１２
（ｂ）に示すように、その横方向（Ｘ方向）の無駄面積
を符号「イ」〜「ニ」の箇所において無くすことがで
き、それだけレイアウト面積を少なくすることができ
る。

【００３７】なお、Ｐチャネルプリミティブ群の最適化
においては、プリミティブ1105を図６（ｂ）のプリミテ
ィブ712 に置き換え、コンタクトがない拡散領域とプリ
ミティブ1104の拡散領域1109とを共有化して合成し、新
たなプリミティブ群としてのプリミティブ群を形成して
も構わない。また、Ｎチャネルプリミティブ群（Ｎｃ
ｈ）側では、図１１のＮチャネルプリミティブ群の各プ
リミティブを、図１２（ａ）に示すように、プリミティ
ブ1101にあってはＹ方向に対してミラー反転したプリミ
ティブを形成し、プリミティブ1102にあってはＸ方向に
対してミラー反転したプリミティブを形成するのが望ま
しい。こうすると、隣接するプリミティブ1101〜1103で
は、コンタクト1113と1114、または1115と1116の位置が
Ｘ方向で同じとなるため、プリミティブ1101と1102の向
い合ったソース領域1117と1118または1119と1120を共有
化できるようになる。その結果、図１２（ｂ）に示す新
たなプリミティブ群としての最適化を完了したプリミテ
ィブ群1111を形成できる。

【００３８】なお、プリミティブ1101 と1102をそれぞ
れ反転させたことにより、最適化に要する所要時間も、
セルの自動配置の総時間に比べて、1 ／10〜1 ／100 と
非常に小さい。図１３は、図１２で最適化されたプリミ
ティブの配置情報に配線処理を施した例である。このと
き基になる接続情報は、図３のステップ204 により作成
されている。図中、1301は、高電位電源（ｖｄｄ）用の
金属配線、1302は低電位電源（ｖｓｓ）用の金属配線、
1303〜1306はそれ以外の用途に用いる金属配線である。
これらの配線をレイアウトするための所用時間は、スタ
ンダードセル設計に比べ２〜３倍を要するが、セルの配
置配線全体に占める割合でいえば２〜３割増にとどま
る。また、予め、スタンダードセル内に金属配線をして
おく従来の方法に比べ、プリミティブに展開した後に配
線する本実施例では、スタンダードセル内の接続に要す
る金属配線がスタンダードセル間の接続用の金属配線の
邪魔になり難いというメリットがある。

【００３９】因みに、図１４（ａ）、（ｂ）は、予めス
タンダードセル内に金属配線をしておく従来方法による
レイアウト例であり、図１４（ｃ）は、本実施例のプリ
ミティブに展開した後に配線するレイアウト例である。
図１４において、1401、1411、1421は２入力ＮＯＲ回路
に入る一方の入力の金属配線、1402、1412、1422は２入
力ＮＯＲ回路に入る他方の入力の金属配線、1403、141
3、1423はＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタを繋ぐ出力の金属配線である。

【００４０】図１４（ａ）の場合は、スタンダードセル
内の接続である金属配線1403が、スタンダードセル間の
接続である金属配線1401や1402の邪魔にはなっていない
が、図１４（ｂ）の場合は、金属配線1413が金属配線14
11の経路上にあるため、金属配線1411は一度ＮＯＲ回路
の下方へ迂回しなくてはならない。これは、金属配線14
13が予めスタンダードセルの一部として固定してしまっ
ているためである。本実施例の図１４（ｃ）では、配線
1421、1422、1423が同時期にレイアウトされるため、配
線が迂回することなく、理想的な接続が可能となる。ま
た、その配線レイアウトは、従来のスタンダードセル設
計用のセル配置プログラムを利用することができるた
め、ＣＡＤツールの新規開発工数が少なくてすむ。

【００４１】以上、説明したように、本実施例では、ス
タンダードセルを構成するプリミティブ単位に最適化を
図るため、スタンダードセル同士を最適化するよりも無
駄面積を少なくでき、集積度を高めることができる。し
かも、プリミティブは、それ以上に細分化できない最小
単位の回路要素であるから、フルマニュアル設計に匹敵
する程度の最適化効果が得られる。

【００４２】また、スタンダードセル設計に使用する既
存のネットリストを、セル配置の自動配置処理や自動配
線処理に利用できるので、必要なデータの生成をプリミ
ティブの階層データのみに留めることができ、開発期間
の増加を最小限に抑えることができる。請求項６に係る発明の一実施例 図１５〜図２０は請求項６に係る半導体集積回路の製造
方法の一実施例を示す図である。

【００４３】本実施例は、高さの異なるプリミティブま
たはオブジェクト（以下、プリミティブで代表）の場合
でも、効率的なコンパクションを行うことを意図してな
されたものである。すなわち、図１５に示すように、便
宜的に示す６つのプリミティブ1500〜1505は、横方向
（Ｘ方向）のサイズは概ね揃っているが、高さ方向（Ｙ
方向）のサイズはバラバラである。なお、実線で示す範
囲は拡散領域であり、ハッチングの部分はゲート領域で
ある。１つのプリミティブは少なくとも１個のＭＯＳト
ランジスタを含んでいる（配線等を含むこともあるがこ
こでは言及しない）。上段の３つのプリミティブ1500〜
1502の拡散領域はＰ型であり、下段の３つのプリミティ
ブ1503〜1506の拡散領域は反対導電型のＮ型である。し
たがって、この例では、各３個のＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタの間隔をでき
るだけ詰めて最適化することになる。

【００４４】図１６（ａ）、（ｂ）は、本実施例を適用
しない場合の最適化例である。この例では、図１６
（ａ）で縦方向（Ｙ方向）の最適化を行った後、同図
（ｂ）で横方向（Ｘ方向）の最適化を行っている。最適
化、すなわちプリミティブの間隔を最小化する際には設
計ルールに従うが、特に、異なる導電型（Ｐ型、Ｎ型）
の拡散領域の間には、比較的大きな間隙を確保するルー
ルが適用されるから、縦方向を最適化した段階で、符号
「ヘ」、「ト」で示す縦方向の隙間が残り、また、横方
向を最適化した段階で符号「チ」で示す横方向の隙間が
残り、その結果、どうしても詰めることのできない領域
（無駄領域）が発生してしまう。

【００４５】図１７（ａ）、（ｂ）は、本実施例を適用
しない場合の他の最適化例である。この例では、上記と
は逆に、図１７（ａ）で横方向（Ｘ方向）の最適化を行
った後、同図（ｂ）で縦方向（Ｙ方向）の最適化を行っ
ているが、上記と同様に、異なる導電型（Ｐ型、Ｎ型）
の拡散領域の間には、比較的大きな間隙を確保しなけれ
ばならないから、横方向を最適化した段階で符号「リ」
で示す横方向の隙間が残り、この隙間「リ」は、縦方向
を最適化する段階でもそのまま残留する結果、やはり、
どうしても詰めることのできない領域（無駄領域）が発
生してしまう。

【００４６】そこで、本実施例では、以下の各ステップ
を順次に実行することにより、高さの異なるプリミティ
ブの場合の最適化問題を解決するようにしている。 （ａ） まず、一導電型（例えばＰ導電型）のプリミテ
ィブ（ここではＰチャネルトランジスタ）を、それぞれ
が接続されている高電圧電源母線の線分ごとにグループ
（以下、Ｐグループと言う）分けし、全てのＰ導電型の
プリミティブを含む最も小さな四角形を当該Ｐグループ
のグループ枠として設定する。Ｐ導電型のプリミティブ
は横方向（Ｘ方向）に並んでいるから、Ｐグループ枠は
横長となる。 （ｂ） 次に、反対導電型（例えばＮ導電型）のプリミ
ティブ（ここではＮチャネルトランジスタ）を、それぞ
れが接続されている低電圧電源母線の線分ごとにグルー
プ（以下、Ｎグループと言う）分けし、全てのＮ導電型
のプリミティブを含む最も小さな四角形を当該Ｎグルー
プのグループ枠として設定する。Ｐ導電型と同様に、Ｎ
導電型のプリミティブも横方向（Ｘ方向）に並んでいる
から、Ｎグループ枠も横長となる。 （ｃ） 次いで、全てのＰ及びＮグループの中から、対
向する位置関係にある異なる導電型のグループ対を抽出
する。グループ対は、ＰグループとＮグループを縦方向
（Ｙ方向）に並べた形になる。 （ｄ） 次に、それぞれのグループ対に対し、次の３つ
のルールを適用する。すなわち「もし、グループ枠が重
なり合っている場合は、グループ枠の一部が接するよう
になるまで、グループ同士の位置関係を調整する」、
「もし、グループ枠が接している場合は、その枠の接線
を以てそのグループ対の境界線（想定線）とする」、
「もし、グループ枠が重なり合わず、且つ、接してもい
なければ、対向するグループ枠の枠線の間（真ん中が望
ましい）に線分を想定し、その線分を以てそのグループ
対の境界線（想定線）とする」といった３つのルールを
適用する。したがって、このステップでは、全てのグル
ープ対の間に想定線が引かれ、想定線の方向は、グルー
プ枠の長手方向、すなわちＸ方向に一致する。 （ｅ） 次いで、グループ対を電源母線に対して垂直方
向（縦方向）にソーティングし、昇順または降順に順次
にグループ対を選び出してこれらの各グループ対に対
し、以下の処理を順次に実行する。 『処理１』まず、対象となるグループ対の全ての構成要
素（トランジスタ、配線及びコンタクト等）を分解し、
そのグループ対の想定線に順次に接近させてゆく。但
し、接近の順序は想定線に近い構成要素からであり、且
つ、接近の限界は設計ルールの定めに従うものとする。 『処理２』次に、想定線のどちらかの端点を選び、処理
１で分解した全ての構成要素を想定線に近いものから順
に設計ルールを満足させつつ平行移動（Ｘ方向移動）さ
せる。 （ｆ） 以上の処理を完了すると、最後に、全てのグル
ープと、グループに含まれなかった構成要素（例えば配
線やコンタクト等）とを座標系の原点に向かって順次に
接近させて最適化を完了する。但し、接近の順序は原点
に近いものからであり、且つ、接近の限界は設計ルール
の定めに従うものとする。

【００４７】図１８は、最適化を行った後のレイアウト
概念図であり、図１５〜図１７に対応するものである。
図１８において、Ｐｃｈ側の３つのプリミティブ1500〜
1502はＰグループに属し、Ｎｃｈ側の３つのプリミティ
ブ1503〜1505はＮグループに属する。1506はこれらの対
向するグループ間に引かれた想定線である。図示の全て
のプリミティブ1500〜1505は、何れも設計ルールを満た
して想定線1506に最接近しており、且つ、同一グループ
内のプリミティブ1500〜1502、1503〜1505も設計ルール
を満たして最接近している。すなわちＸ方向やＹ方向に
殆ど無駄領域の生じない理想的な最適化を実現してい
る。

【００４８】図１９、図２０は、電源配線や信号線等を
含むレイアウト概念図であり、図１９は最適化前、図２
０は最適化後の図である。図１９において、2101、2102
はＰチャネルＭＯＳトランジスタ、2103、2104はＮチャ
ネルＭＯＳトランジスタである。また、2105は高電圧電
源母線、2106は低電圧（接地）電源母線、2107は信号出
力線、2108はＮチャネルＭＯＳトランジスタ同士をシリ
ーズに接続する配線、2109、2110は縦方向のＭＯＳトラ
ンジスタのゲート同士を接続するポリシリコン配線、21
11は２個のＰチャネルＭＯＳトランジスタ2101、2102を
含むＰグループと２個のＮチャネルＭＯＳトランジスタ
2103、2104を含むＮグループとの間に引かれた想定線で
ある。

【００４９】想定線2111は、ＰグループとＮグループの
各グループ枠2112、2113の中間に設定されている。図で
は、グループ枠2112、2113同士が離れているため、その
中間に想定線2111を引くことができるが、グループ枠21
12、2113同士が重なっている場合には、グループ枠211
2、2113同士が接するまで一方のグループ枠をＸ方向に
移動させ、その後、想定線2111を設定するようにすれば
よい。

【００５０】想定線2111を設定した後は、まず、グルー
プを解散し、次いで、ＰチャネルＭＯＳトランジスタ21
01、2102及びＮチャネルＭＯＳトランジスタ2103、2104
を個別に想定線2111に接近させる（Ｙ方向移動）。接近
の順序は想定線2111に近い方からであり、また、接近の
限界は設計ルールの定めに従う。最後に、ＰチャネルＭ
ＯＳトランジスタ2101、2102及びＮチャネルＭＯＳトラ
ンジスタ2103、2104のＸ方向の間隔を設計ルールの定め
に従って詰めた後、座標原点へと各構成要素を接近させ
る。

【００５１】以上、説明したように、本実施例では、同
一導電型のプリミティブをグループ化するとともに、対
向する異なる導電型のグループ対の間に想定線を設定し
た後、該グループを解散し、プリミティブ単位で縦方向
（Ｙ方向）に移動させて想定線に最接近させるととも
に、プリミティブ単位で横方向（Ｘ方向）に移動させて
プリミティブ間隔を詰めるので、Ｘ−Ｙ何れの方向の無
駄面積も局限でき、プリミティブ（またはオブジェク
ト）の高さが不揃いな場合であっても、極めて集積化効
率の高いレイアウト技術を実現できる。

【００５２】

【発明の効果】請求項１〜５記載の発明によれば、スタ
ンダードセルを構成する最小単位の要素、詳細には、少
なくとも１個のＭＯＳトランジスタを含み、それ以上に
細分化できない最小の構成要素（プリミティブまたはオ
ブジェクト）ごとに自動レイアウトでき、フルマニュア
ル設計に匹敵する程の十分な最適化効果を得ることがで
きる。しかも、スタンダードセル設計におけるネットリ
ストを利用して、セルの自動配置処理や自動配線処理が
行われるため、開発コストや開発期間の増加を最小限に
抑えることができる。また、請求項６記載の発明によれ
ば、プリミティブまたはオブジェクトの高さが不揃いな
場合であっても、より効率的で適正な配置レイアウトが
可能になり、Ｘ−Ｙ何れの方向の無駄面積も局限でき、
極めて集積化効率の高いレイアウト技術を実現できる。

【００５３】したがって、本発明によれば、フルマニュ
アル設計と同程度の集積度を保ちつつ、スタンダードセ
ル設計に匹敵する短期開発が可能となり、短納期・低コ
スト品種に適用して有用なレイアウト技術を提供でき
る。

【図面の簡単な説明】

【図１】本発明の半導体チップの設計方式の概念的階層
関係を示す図である。

【図２】本発明のハードウエア構成図である。

【図３】本発明の露光データ設計フローチャートであ
る。

【図４】本発明のスタンダードセルの配置図である。

【図５】本発明のスタンダードセルとプリミティブの対
応関係図である。

【図６】本発明のプリミティブの配置図である。

【図７】本発明のプリミティブのシンボリック表現図で
ある。

【図８】本発明の論理回路の構成図である。

【図９】本発明のスタンダードセルの組み合せ配置図で
ある。

【図１０】本発明のＡＮＤ−ＮＯＲセルとプリミティブ
の対応関係図である。

【図１１】本発明のプリミティブの配置図である。

【図１２】本発明のプリミティブの最適化概念図であ
る。

【図１３】本発明のプリミティブの配線処理図である。

【図１４】本発明のプリミティブの結線図である。

【図１５】本発明のレイアウト前のプリミティブ配置図
である。

【図１６】無駄領域を示す概念図である。

【図１７】無駄領域を示す概念図である。

【図１８】本発明のコンパクション後のプリミティブ配
置図である。

【図１９】本発明の配線等を含むコンパクション前のプ
リミティブ配置図である。

【図２０】本発明の配線等を含むコンパクション後のプ
リミティブ配置図である。

【符号の説明】

401 ：半導体チップ 411 ：Ｉ／Ｏセル 421 ：スタンダードセル

Claims (6)

【特許請求の範囲】
1. 【請求項１】スタンダードセル方式の半導体集積回路の
   製造方法であって、 所定論理を構成するスタンダードセルを配置する工程
   と、 前記スタンダードセル内において、前記スタンダードセ
   ルが持つ論理を構成するための複数のプリミティブ群を
   配置する工程と、 隣接するプリミティブ群の一部を共有して新たなプリミ
   ティブ群を形成する工程と、 該新たなプリミティブ群に自動配置配線をする工程とを
   有することを特徴とする半導体集積回路の製造方法。
2. 【請求項２】前記新たなプリミティブ群を形成する際
   は、隣合うプリミティブ群のコンタクトまたは拡散領域
   を共有するように形成することを特徴とする請求項１記
   載の半導体集積回路の製造方法。
3. 【請求項３】前記新たなプリミティブ群を形成する際
   は、元になるプリミティブ群を回転または反転させたプ
   リミティブ群を形成し、あるいは、元になるプリミティ
   ブ群と機能が等価な別のプリミティブ群に置き換えた
   後、隣合うプリミティブ群のコンタクトまたは拡散領域
   を共有するように形成することを特徴とする請求項１記
   載の半導体集積回路の製造方法。
4. 【請求項４】複数の所定論理を持つスタンダードセルの
   情報を記憶するスタンダードセル記憶手段と、 前記スタンダードセルが持つ所定論理を構成するための
   複数のプリミティブ群の情報を記憶するプリミティブ記
   憶手段と、 前記スタンダードセルの配置情報を記憶する配置情報記
   憶手段と、 隣接するプリミティブ群の一部を共有して新たなプリミ
   ティブ群を形成するための処理手順を記憶する処理手順
   記憶手段と、 前記スタンダードセル記憶手段内のスタンダードセルの
   配置情報に基づいてスタンダードセル記憶手段から読み
   出した前記スタンダードセルを配置し、各該スタンダー
   ドセルにプリミティブ記憶手段から読み出した複数のプ
   リミティブ群の情報を割当て、処理手順記憶手段から読
   み出した処理手順により、隣接する該プリミティブ群の
   一部を共有して新たなプリミティブ群を作成する処理手
   段とを有することを特徴とする情報処理装置。
5. 【請求項５】前記新たなプリミティブ群の形状情報及び
   配置情報を記憶する手段と、 複数の前記新たなプリミティブ群に対する結線情報を記
   憶する結線記憶手段とを有し、 前記処理手段は、さらに前記新たなプリミティブ群の形
   状情報、配置情報及び結線情報から露光データを作成す
   ることを特徴とする請求項４記載の情報処理装置。
6. 【請求項６】プリミティブレベルまたはオブジェクトレ
   ベルで表現された複数の設計データを、Ｎチャネル型の
   ＭＯＳトランジスタを含むＮ型の設計データ群とＰチャ
   ネル型のＭＯＳトランジスタを含むＰ型の設計データ群
   とに区分する第１のステップと、 前記Ｎ型のデータ群とＰ型のデータ群とをそれぞれ異な
   る矩形領域で囲んでグループ化する第２のステップと、 前記２つの矩形領域が重ならないように前記グループの
   位置関係を調節する第３のステップと、 前記グループの間に直線状の仮想線を設定する第４のス
   テップと、 前記グループを解散し、且つ、定められた設計規則を遵
   守しつつ前記設計データのそれぞれを仮想線に近づける
   第５のステップと、 を含むことを特徴とする半導体集積回路の製造方法。