TWI780660B - 半導體結構、半導體元件與定義電路佈局的方法 - Google Patents

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Abstract

本揭露提供分開堆疊三倍高度單元及其產生佈局的方法。 分開堆疊三倍高度單元的結構包括在三個堆疊的列內形成的電路。電路包括具有第一組電子部件的第一級和具有第二組電子部件的第二級。 第一列包括在第一列的頂部內的第一組電子部件的第一電子部件。 第二組電子部件的第一電子部件在第一列的底部和第二列的頂部內。 第二組電子部件中的第二電子部件在第三列的頂部和第二列的底部內。第一組電子部件中的第二電子部件在第三列的底部內。

Description

半導體結構、半導體元件與定義電路佈局的方法
本發明實施例係有關於元件的佈局，且特別係有關於分開堆疊三倍高度單元（split stack triple height cell）。
電子設計自動化（Electronic Design Automation ，EDA）和相關工具使具有非常大量的組件（例如數千、數百萬、數十億或更多）的複雜積體電路的高效設計成為可能。如果不是不可能的話，用手指定所有這些組件的特性和位置（例如用於實現期望的邏輯的電晶體配置、電晶體的類型、信號繞線）將非常耗時且昂貴。現代EDA工具利用單元來達成不同抽象級別的電路設計。 EDA上下文中的單元是軟體中電子電路的物理元件佈局內之組件的抽象表示。可以使用單元來設計電路，然後可以使用與那些單元相關聯的較低層級的規格（例如電晶體設置、信號繞線）來實現那些電路。標準資料庫是用於設計電子電路，從而實現功率性能區域（power-performance-area，PPA）優化。
本發明實施例提供一種一種半導體結構。半導體結構包括一電路、一第一列、一第二列以及一第三列。電路包括具有一第一組電子部件的一第一級以及具有一第二組電子部件的一第二級。第一列包括位在第一列的一頂部的第一組電子部件的一第一電子部件。第二列堆疊在第一列的下方。第二組電子部件的一第二電子部件位在第一列的底部和第二列的頂部內，並且跨過第一列和第二列之間的邊界。第三列堆疊在第二列的下方。第二組電子部件的一第三電子部件位在第三列的頂部和第二列的底部內，並且跨過第二列和第三列之間的邊界。第一組電子部件的一第四電子部件是位在第三列的底部內。
再者，本發明實施例提供一種半導體元件。半導體元件包括一第一邏輯閘以及一第二邏輯閘。第一邏輯閘形成在一多列結構的一第一區以及一第四區內。第二邏輯閘形成在多列結構的一第二區以及一第三區內。第一區和一部分的第二區形成一第一列。第二區的另一部分和第三區的一部分形成一第二列。第三區的另一部分和第四區形成一第三列。第一列、第二列和第三列彼此堆疊在一起，形成多列結構。
再者，本發明實施例提供一種定義一電路佈局的方法，而電路佈局包括複數堆疊列。在一單元資料庫中定義包括第一P型井區和一第一N型井區的一第一列。單元資料庫包括具有堆疊列的一堆疊三倍高度單元。一第一電子部件的P型元件形成在第一N型井區內。在單元資料庫內定義位在第一列下方的一第二列，而第二列包括一第二P型井區和第二N型井區。一第二電子部件的N型元件形成在第一P型井區和第二P型井區內。在單元資料庫內定義位在第二列下方的一第三列，而第三列包括一第三P型井區和一第三N型井區。第二電子部件的P型元件形成在第二N型井區以及第三N型井區內，以及第一電子部件的N型元件形成在第三P型井區。使用一電子擺放工具，產生包括彼此堆疊的第一列、第二列和第三列的電路佈局。
以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
積體電路（IC）是由非常多的部件（例如電晶體、電阻器和電容器）組成的複雜網路，而這些部件使用製程技術的特徵相互連接以實現所需的功能。由於涉及的步驟數量和需要處理的設計資訊的數量，手動設計此類部件通常是不可行。電子設計自動化（Electronic design automation，EDA）工具可用於協助設計人員進行此程序。由於設計程序的規模和復雜性，可以使用分層（hierarchical）方法來設計積體電路，其中將設計分解為較小的部分，並將其組裝起來以形成完整的晶片。此程序亦有助於預先設計常用的子區塊，並在需要時重新使用它們。標準單元資料庫是這樣的基本部件（例如及閘（AND）、或閘（OR）、反及閘（NAND）、反或閘（NOR）、互斥或閘（XOR）、觸發器、鎖存器）的集合，其通常由某些EDA工具使用，以自動根據區塊的行為描述而產生佈局。每個設計都可以具有擷取設計所需的各種資訊的抽象表示，例如功能行為、電路描述、物理佈局、時序行為，而EDA工具會使用其中的許多資訊來輔助設計程序。
EDA工具可以使用與共同電路功能相關聯的標準單元資料庫。例如，標準單元可以是關聯的邏輯閘，例如及閘、或閘、互斥或閘、反閘、反及閘、反或閘或是互斥反或閘（XNOR），以及例如多工器、正反器、加法器或是計數器。可以安排這些標準單元來實現更複雜的積體電路（IC）功能。當設計具有特定功能的積體電路時，可以選擇標準單元。設計人員、EDA軟體和/或電子計算機輔助設計（ECAD）工具可以繪製積體電路的設計佈局，其包括所選的標準單元和/或非標準單元。設計佈局可以轉換為光罩。然後，當將由光罩限定的各種列（row）的圖樣轉印到基底上時，可以製造出半導體積體電路。更具體地，除了描述單元的功能操作之外，標準單元還可以包括用於實現該功能的部件的定義以及這些部件在物理積體電路中的設置。那些部件可以設置在單一平面中，或者在某些情況下，這些部件可以垂直地堆疊在多列上，以最小化積體電路面積。
數位積體電路是由例如AND、OR、NAND、NOR、EXOR等的基本邏輯閘的大型網路所組成。標準單元資料庫是在任何給定的製程技術中實現的這些類型的基本邏輯閘的集合。CAD工具用於根據所需功能的行為描述產生積體電路的佈局。這些CAD工具使用標準單元資料庫中的部件來實現所需的功能。標準單元資料庫中的單元可以是實現為單級（stage）或多級CMOS電路的基本邏輯閘，其中一個CMOS級的輸出是連接到下一個CMOS級的輸入，以實現更複雜的功能。每一CMOS級是由連接在一起的P型元件的網路和N型元件的網路所組成。每一CMOS級的佈局包括放置所有N型元件的一個P型井區和放置所有P型元件的一個N型井區。使用製程技術的互連層將這些元件互連以實現電路。要建造標準單元資料庫，要選擇一個合宜的單元高度，並以相同的高度或某些情況下以標準高度的整數倍來繪製資料庫中的所有單元。各單元的寬度根據需要而變化，以容納所有元件和互連。資料庫的標準高度會劃分為放置P型元件的頂部N型井部分和放置N型元件的底部P型井部分。通常，P型井部分和N型井部分是相等的。如先前所描述，標準單元可以由一或兩個級所組成，在某些情況下可以包括兩個以上的CMOS級。CMOS級的N和P型元件的寬度決定了它的驅動強度，或將穩定的信號驅動到所連接的下一個單元的能力。這些寬度還確定了它施加給驅動它的單元的電容負載。元件的寬度越大，則驅動強度會越大，而其輸入電容也越大。對於資料庫中的任何單元，希望具有大的驅動強度但低的輸入電容。對於任何給定的邏輯功能，標準單元資料庫通常由多個驅動強度單元組成。通常具有兩個CMOS級的單元會使用較小的元件來建立第一級，以最小化輸入接腳電容，而會使用較大的元件來建立第二級，以最大化其驅動強度。在一些實施例中，本揭露描述了用於這種兩級單元的新穎的佈局方案，其中在組成2個CMOS級的元件中能有效地放置在3個垂直堆疊的標準單元高度上。
積體電路功能可以在順序級中被執行，其中第一級的輸出是作為第二級的輸入。在某些情況下，可以將層級功能性垂直堆疊在標準單元的列中，以最大程度地利用電路面積（例如如本文中進一步描述的分開（split）堆疊三倍高度單元）。本文提供了包括分級電路（例如具有兩個或更多級）的系統和方法，而分級電路被實現以適合於三列（row）或更多列（例如分開堆疊三倍高度單元）。層級電路可以是用平面電晶體技術、鰭式場效電晶體（FinFet）製程技術等實現的電路。更具體地，多級電路的每一級的部件可以在元件佈局上分成至少三列。可以有策略地執行跨單元內的列和跨個別單元的多級積體電路的電路劃分，以實現設計目標。例如，一些實施例可以根據子電路的特性（例如子電路內的部件的物理尺寸）來劃分子電路或是跨過不同的單元。
第1A圖係顯示根據本揭露之各種實施例的以分級電路實施的示例性電子元件100的方塊圖。電子元件100以至少兩級（例如第一級和第二級）實施。在此示範例中，第一級的電路110的描述及其實施的物理部件比第二級的電路120小，因為第一級被設計為接收和產生的驅動強度小於第二級所處理更高的驅動強度。第1B圖係顯示根據本揭露的各種實施例的分開堆疊三倍高度單元150的方塊圖。第1A圖的電子元件在本文以分開堆疊三倍高度單元150內所實施，其中多級設計的每一級部件會被分成至少三列高的結構的多列。分開堆疊三倍高度單元150包括至少彼此堆疊的三列152、154、156（例如三重高度）。電路110、120的部件實施在堆疊的列152、154、156上。更具體地，電路110的部件可以分成列152、156。較大的電路120的部件可以分成堆疊在結構150的多個單元。例如，電路120可以實施在列154內以及一部分的列152與列156中。較小的電路110的部件可以跨越列152的頂部和列156的底部。
第2圖係顯示根據本揭露的各種實施例的兩級CMOS 200的功能，其中第一級電路110的輸出是連接到第二級電路120的輸入。每一級電路110和120包括P型元件（例如P型堆疊202、204）的網路和N型元件的網路（例如N型堆疊206、208）。相較於第二級電路120的P型堆疊204和N型堆疊208的尺寸，第一級電路110的P型堆疊202和N型堆疊206的尺寸更小，以便最小化輸入接腳電容並最大化驅動強度。在第2圖中，第一級電路110的較小框和第二級電路120的較大框是顯示相對尺寸。第1B圖係顯示根據本揭露的各實施例的第1A圖中的兩級通用示意圖的分開堆疊三倍高度單元配置。
返回第1B圖，每一列152、154、156是由P型和N型井區所組成，如第4圖中更詳細地描述。相對於頂部列（例如列152）和底部列（例如列156）翻轉中間列（例如列154），使得列152的P型井區鄰接於中間列（例如列154）的P型井區。第三列（例如列156）的N型井區鄰接於中間列（例如列154）的N型井區。這導致從頂部到底部，圖案的N型井區較小，然後是較大的P型井區，接著是較大的N型井區，然後是較小的P型井區。因此，列152的最頂部的N型井區和列154的最底部的P型井區分別容納較小寬度的P型元件和N型元件，以及中間的P型井區和N型井區（例如列152、154、 156）將分別容納較大寬度的N型元件和P型元件。第1B圖亦顯示在第2圖中三倍堆疊配置的CMOS示意圖中各種N型和P型元件的佈置。第一級電路110的P型堆疊202被放置在最頂部的較小的N型井區中，而第一級電路110的N型堆疊206被放置在最底部的較小的P型井區中。第二級電路120的N型堆疊208被放置在形成在第一列和第二列之間（例如列152、154）的較大的合併的P型井區中，以及第二級120的P型堆疊204被放置在形成在第二列和第三列之間（例如列154、156）的較大的合併的N型井區。
第3A圖係顯示根據本揭露的各種實施例所述的實施在分開堆疊三倍高度單元中的示範性兩級邏輯電路300。第3A圖描繪的兩級邏輯電路300包括具有第一反相器302和第二反相器304的緩衝器。緩衝器是一種輸出與輸入具有相同邏輯值的電子電路（例如如果將邏輯低“ 0”作為輸入提供給緩衝器，它將輸出邏輯低“ 0”）。儘管緩衝器輸出與接收的邏輯值相同，但是在所示示範例中，輸入到緩衝器的信號的驅動強度會被緩衝器放大。換句話說，來自所描述的緩衝器的輸出信號具有比輸入信號更大的驅動強度。更大的驅動強度用於使用原始輸入信號的邏輯狀態來驅動大型電路。
兩級邏輯電路300接收輸入信號I。第一反相器302將反相的信號A輸出到第二反相器304。第二反相器304電性串聯於第一反相器302。第二反相器304產生輸出信號O，其大體上等於第一反相器302的輸入信號I。在視覺上將第一反相器302圖示為比第二反相器304更小的元件。由於設計用於處理較低的驅動強度，因此第一反相器302的尺寸小於第二反相器304，因此需要更小的部件。第二反相器304在視覺上被顯示為較大的元件。與輸出信號O相關的驅動強度是大於輸入信號I的驅動強度。
第3B圖係顯示根據本揭露的各種實施例所述的第3A圖的兩級邏輯電路300的示例性兩級電晶體層級電路圖350。兩級電晶體層級電路圖350包括串聯耦接在一起的兩個互補式金屬氧化物半導體場效電晶體（CMOS）反相器360、370。CMOS反相器360由P型金屬氧化物半導體（PMOS）場效電晶體362和N型金屬氧化物半導體（NMOS）場效電晶體364形成。CMOS反相器370由PMOS電晶體372和NMOS電晶體374形成。由於每個電晶體的物理尺寸，CMOS反相器370可以產生比CMOS反相器360更高的驅動強度。CMOS反相器360、370可以實施在如第4圖所顯示的分開堆疊三倍高度單元。
第4圖係顯示根據本揭露的各種實施例所述的使用平面電晶體來實施位於分開堆疊三倍高度單元400之第3B圖的緩衝器的示範性元件佈局。為了說明的目的，PMOS電晶體362、372和NMOS電晶體364、374被顯示為平面電晶體。分開堆疊三倍高度單元400包括三個堆疊的列410、420、430。電源軌（rail）和接地軌位於界定每個單元的列邊界處。例如，列410是由電源軌405（例如VDD）和接地軌415（例如VSS）所界定。列 420由接地軌415（例如VSS）和電源軌425（例如VDD）所界定。列430由電源軌425（例如VDD）和接地軌435（例如VSS）所界定。電源軌和接地軌會提供電源至實施於列中的的部件。
每列具有一個P型井區和一個N型井區。例如，第一列410包括P型井區414和N型井區416。第二列420包括P型井區424和N型井區426。第三列430包括P型井區434和N型井區436。P型井區414和P型井區424彼此鄰接，並形成比P型井區434所覆蓋的區域更大的P型井區面積（例如大約為兩倍的尺寸）。相似地，N型井區426和N型井區436彼此鄰接，並形成比N型井區416所覆蓋的區域更大的N型井區面積（例如大約為兩倍的尺寸）。合併的P型井區（例如P型井區414和P型井區424）和合併的N型井區（例如N型井區426和N型井區436）各自都促進了整個區域在列410、420、430之間的面積的擴散。在列410、420、430之間的面積的使用促進了分開堆疊三倍高度單元400的更多面積的使用。換句話說，三倍堆疊單元高度結構有較小的面積未被使用。CMOS反相器360、370實施在列410、420、430內。更具體地，PMOS電晶體實施在N型井區內，而NMOS電晶體實施在P型井區內。因為CMOS反相器370的尺寸大於CMOS反相器360的尺寸，所以CMOS反相器370的部件可實施在較大的P型井區和N型井區中。換言之，NMOS電晶體374是實施在由P型井區414和P型井區424所形成的較大的P型井區內。PMOS電晶體372是實施在由N型井區426和N型井區436所形成的更大的N型井區內。多晶矽互連440會連接PMOS電晶體372與NMOS電晶體374，以形成CMOS反相器370。因為CMOS反相器360的尺寸小於CMOS反相器370的尺寸，所以CMOS反相器360可以分在列410和列430。PMOS電晶體362是實施在N型井區416中。NMOS電晶體364是實施在P型井區434中。
第5圖係顯示根據本揭露的各種實施例所述的使用鰭式場效電晶體（FinFet）來實施位於分開堆疊三倍高度單元500之第3B圖的緩衝器的示範性元件佈局。為了說明的目的，將PMOS電晶體362、372和NMOS電晶體364、374顯示為FinFet電晶體。分開堆疊三倍高度單元500包括列510、520、530。在第5圖的實施例中，CMOS反相器370實施在列510、520、530中。更具體地，具有五個P型鰭538且包括P型鰭542的PMOS電晶體372是實施在由列520的N型井區526和列530的N型井區536所形成的較大的N型井區中。在一些實施例中，P型鰭542可以是虛擬鰭片（dummy fin）。在其他實施例中，P型鰭542可以是主動鰭片。具有五個N型鰭528的NMOS電晶體374是實施在由列510的P型井區514和列520的P型井區524所形成的較大的P型井區中。在一些實施例中，N型鰭540可以是虛擬鰭片。在其他實施例中，N型鰭540可以是主動鰭片。多晶矽互連550形成NMOS電晶體374和PMOS電晶體372的閘極，以形成CMOS反相器370。多晶矽互連550亦將NMOS電晶體374和PMOS電晶體372的閘極連接在一起，如第3B圖所顯示。
CMOS反相器360橫跨列510的頂部和列530的底部。更具體地說，具有兩個P型鰭518的PMOS電晶體362實施在列510的N型井區516內（例如列510的頂部）。具有兩個N型鰭534的NMOS反相器364實施在列550的P型井區537內（例如列530的底部）。根據第3B圖的電路圖，使用互連層沿著電源軌和元件之間的其他連接可完成佈局。
第6A圖係顯示根據本揭露的各種實施例所述的可在分開堆疊三倍高度單元中實施的及閘600的另一示範性的兩級電晶體層級示意圖。及閘是邏輯門。當及閘的兩個輸入皆為高邏輯位準時，及閘會輸出高邏輯位準，以及當兩個輸入中的任何一個為低邏輯位準時，及閘會輸出低邏輯位準。及閘600包括兩級：反及閘610和反相器620。反及閘610包括PMOS電晶體612、614和NMOS電晶體616、618。反及閘是邏輯閘。當兩個輸入皆為高邏輯位準時，反及閘會輸出低邏輯位準，而當兩個輸入中的任何一個為低邏輯位準時，反及閘會輸出高邏輯位準。反相器620包括PMOS電晶體622和NMOS電晶體624。反相器620是使用比反及閘610更大的元件來建造的。
第6B圖係顯示根據本揭露的各種實施例所述的實施在分開堆疊三倍高度單元650的第6A圖的及閘600的示範性佈局。分開堆疊三倍高度單元650包括堆疊的三列660、670、680。為了說明，PMOS電晶體612、614、622和NMOS電晶體616、618、624被顯示為FinFet電晶體。列660包括P型井區662和N型井區663。列670包括P型井區672和N型井區673。列680包括P型井區682和N型井區683。因為反及閘610使用比反相器620較少的鰭片，所以反及閘610可以分開在列660的頂部和列680的底部。更具體地說，具有兩個P型鰭664的PMOS電晶體612和具有兩個P型鰭665的PMOS電晶體614皆實施在N型井區663中。具有N型鰭684的NMOS電晶體616和具有N型鰭686的NMOS電晶體618皆實施在P型井區682中。因為反相器620比反及閘610使用更多數量的鰭片，所以PMOS電晶體622和NMOS電晶體624被實施在更大的N型井區和P型井區的面積。更具體地，具有鰭片674的NMOS電晶體624是實施在藉由鄰接P型井區662和P型井區672而產生的較大P型井區內的兩個支腳（leg）或行692、694。在一些實施例中，N型鰭676可以是虛擬鰭片。在其他實施例中，N型鰭676可以是主動鰭片。具有P型鰭687的PMOS電晶體622是實施在藉由鄰接N型井區673和N型井區683而產生的較大的N型井區內的兩支腳或行692、694。在一些實施例中，P型鰭688可以是虛擬鰭片。在其他實施例中，P型鰭688可以是主動鰭片。
合併的P型井區區域（例如P型井區662和P型井區672）和合併的N型井區（例如N型井區673和N型井區783）各自沿著列660、670、680之間的交叉區域促進主動擴散。使用列660、670、680之間的交叉區域進行主動擴散會導致三倍高度結構中每一支腳的擴散寬度會增加。這繼而導致對於相同的單元面積，單元的驅動強度會增加。在三倍堆疊單元高度結構600內使用更多的面積亦使得該結構內較少數量的支腳能夠實現給定的驅動強度。使用較少數量的支腳，可減少連接不同支腳所需的佈線，從而減少了互連的寄生。由於較少的寄生，單元的性能和功率可改善。這也導致了單元內較小的繞線阻塞，而提高信號的可繞線性。接腳也分佈在三列660、670、680上，進而增加接腳的可繞線性。
第7圖係顯示根據本揭露的各種實施例所述的用於決定標準單元資料庫中的每個單元是否為實施分開堆疊三倍高度單元的好候選者的方法的示例性流程圖700。為了易於理解，參照先前所描述的結構來描述第7圖，應當理解，該方法也適用於許多其他結構。為了產生分開堆疊單元高度結構，例如第3、4和6B圖所顯示，決定在單一標準單元高度內每一支腳可實施的P型鰭或N型鰭的最大數量（例如步驟702）。例如，考慮列660，在支腳或行692中可實施的P型鰭或N型鰭的最大數量在該列內是兩個（例如兩個P型鰭664和兩個N型鰭674）。相似地，在支腳或行694內的列660的最大鰭片數量也為兩個（例如兩個P型鰭片665和兩個N型鰭片674）。然後，決定用於合併擴散的每一支腳的最大鰭片數量（例如步驟704）。鰭片數量將包括每列中各支腳的兩鰭片，以及在列的交點處的附加鰭片。這些鰭片數量說明了相鄰列的相似井區之間的鰭片。例如，列660的P型井區662鄰接於列670的P型井區672，而每一P型井區可容納兩個鰭片。另外，鰭片676可以放置在列660、670的交點處。在此實施例中，支腳或行694的最大鰭片數量為五。該單元首先被實施為標準單一高度單元，以及其功率性能區域（PPA）被評估（例如步驟706）。接著，確定該單元是否是層級CMOS閘（例如步驟708）。如果該單元是單級CMOS閘，則不考慮將該單元用於分開堆疊三倍高度實施，並且將分析移至標準單元資料庫中的下一個單元（例如步驟726），並從步驟706開始重複該過程。如果該單元由兩CMOS級所組成，則第一級元件的P型鰭（例如PMOS電晶體362的P型鰭518或是PMOS電晶體612的P型鰭664和PMOS電晶體614的P型鰭665）會實施在三倍堆疊單元高度結構的第一列的頂部（例如列510的N型井區516或列660的N型井區663）（步驟710）。如果所需要的P型鰭片的數量超過一列中各支腳的最大鰭片數量，則PMOS元件可能需要實施於多個支腳。接著，將第一級元件的N型鰭（例如NMOS電晶體364的N型鰭534或是NMOS電晶體616的N型鰭684和NMOS電晶體618的N型鰭686）實施在第三列（例如列530的P型井區537或是列680的P型井區682）（例如步驟712）。基於用於合併擴散的各支腳的鰭片的最大數量（例如步驟714），第二級元件的N型鰭（例如NMOS電晶體374的N型鰭528或是NMOS電晶體624的N型鰭674）是實施在第一列和第二列（例如列510和列520或是列660和列670）之間鄰接的P型井區的較大P型井區（例如P型井區514和P型井區524或是P型井區662和P型井區672）。使用示範性三倍堆疊單元高度結構650，實施在各支腳（例如支腳692或支腳694）的N型鰭674的數量為五個（例如在P型井區662中的兩個N型鰭、在P型井區672的兩個N型鰭以及在P型井區662和P型井區672之間的一個N型鰭676）。基於用於合併擴散的各支腳的鰭片的最大數量（例如步驟716），第二級元件的P型鰭（例如PMOS電晶體372的P型鰭538或是PMOS電晶體622的P型鰭687）是實施在第二列和第三列（例如列520和列530或是列670和列680）之間鄰接的N型井區的較大N型井區（例如N型井區526和N型井區536或是N型井區673和N型井區683）。一旦將各種電晶體和鰭片放置在佈局內，藉由根據電路示意圖建立所有互連來完成佈局（例如步驟718）。使用所產生的元件佈局透過模擬來執行PPA分析（例如步驟720）。然後決定PPA分析是否比步驟706期間的輸出更好（例如步驟722）。如果PPA分析比在步驟706期間的輸出更好，則將單元加入至單元資料庫中，例如第8-9圖所描述的（步驟724），並選擇下一個單元進行分析（例如步驟726）。另一方面，如果PPA分析不優於步驟706期間的輸出，則不會將單元加入到資料庫中，並且從單元資料庫中選擇下一個單元（例如步驟726）。
第8圖係顯示根據本揭露各種實施例所述的產生分開堆疊三倍高度單元的元件佈局的計算機實施的方法的示例性流程圖800。為了易於理解，參照先前所描述的結構來描述第8圖，應當理解，該方法也適用於許多其他結構。定義包括多個堆疊的列（例如列410、420、430；列510、520、530；列660、670、680）的電路佈局的計算機實施的方法（例如分開堆疊三倍高度單元400、分開堆疊三倍高度單元500、分開堆疊三倍高度單元650）包括多個步驟。例如單元儲存庫910的單元資料庫包括分開堆疊三倍高度單元（例如分開堆疊三倍高度單元400、分開堆疊三倍高度單元500、分開堆疊三倍高度單元650）。將包括第一P型井區（例如414、514、 662）和第一N型井區（例如416、516、 663）的第一列（例如列410、列510、列660）定義在例如單元儲存庫910的單元資料庫（例如在步驟810）。在第一N型井區（例如N型井區416、N型井區516、N型井區663）中形成第一電子部件（例如CMOS反相器360、反及閘610）的P型元件（例如PMOS電晶體362、PMOS電晶體612或是PMOS電晶體614）。在單元資料庫（例如單元儲存庫910）內定義位於例如列410、列510或列660的第一列下方的第二列（例如列420；列520；列670）（例如步驟820）。第二列（例如列420；列520；列670）包括第二P型井區（例如P型井區424；P型井區524；P型井區672）和第二N型井區（例如N型井區426；N型井區526；N型井區673）。在第一P型井區（例如P型井區414；P型井區514；P型井區662）和第二P型井區（例如P型井區424；P型井區524；P型井區672）內形成第二電子部件（例如CMOS反相器370；反相器620）的N型元件（例如NMOS電晶體374；NMOS電晶體624）。在例如單元儲存庫910的單元資料庫內定義位於第二列（例如列420；列520；列670）下方的第三列（例如列430；列530；列680）。第三列（例如列430；列530；列680）包括第三P型井區（例如P型井區434；P型井區537；P型井區682）和第三N型井區（例如N型井區436；N型井區536；N型井區683）。在第二N型井區（例如N型井區426；N型井區526；N型井區673）和第三N型井區（例如N型井區436； N型井區536；N型井區683）中形成第二電子部件（例如CMOS反相器370；反相器620）的P型元件（例如PMOS電晶體372；PMOS電晶體622）。在第三P型井區（例如P型井區434；P型井區537；P型井區682）內形成第一電子部件（例如CMOS反相器360；NAND閘610）的N型元件（例如NMOS電晶體364；NMOS電晶體616或NMOS電晶體618。例如分開堆疊三倍高度單元400、分開堆疊三倍高度單元650或分開堆疊三倍高度單元650的電路佈局包括彼此堆疊的第一列（例如列410；列510；列660）、第二列（例如列420；列520；列670）以及第三列（例如列430；列530；列680）。
第9圖係顯示根據本揭露的各種實施例所述的電子電路設計引擎的方塊圖。電子電路設計引擎902促進了在物理積體電路的製造中所使用的生產積體電路設計904的開發。電子電路設計引擎902接收或促進積體電路設計906的初始產生，而該積體電路設計906可以開發（例如經過多個迭代修訂）並儲存在非臨時性電路設計儲存庫908中，例如可經由與使用者介面或是自動腳本的執行。例如，電子電路設計引擎902可應要求以電腦檔案的形式存取或接收積體電路設計906、對積體電路設計906執行操作，然後輸出設計的修改形式（例如作為用於儲存在電路設計儲存庫908中的積體電路設計906文件，或是作為用於製造的生產積體電路設計904（例如以EDA檔案、網路連線表（netlist）的形式）。積體電路設計906可以由多個部件（例如電阻器、電容器、電晶體邏輯閘、資料信號線）組成，其中一些或全部是採取單元的形式。積體電路設計906可以採取多種形式，例如以暫存器轉移層（register-transfer level，RTL）表示或更具體的硬件規格（例如網路連線表）的設計的行為模型。電子電路設計引擎902響應於一或多個單元儲存庫（例如單元儲存庫910），而該單元儲存庫能儲存與可以用作積體電路設計904、906的產生中的建立區塊的單元相關聯的資料。這些單元包括可採用多種形式並表示多種功能（例如一或多個邏輯閘的操作）的標準單元，例如實施邏輯閘的兩個或更多級的分開三倍堆疊單元高度結構。
電子電路設計引擎可以提供各種不同的電路設計功能。第10圖係顯示根據本揭露各種實施例所述的電路設計引擎的模組的方塊圖。電子電路設計引擎902經由檔案或指令接收積體電路設計906，而該指令是指示通過例如電路設計使用者介面1002的機制所輸入的積體電路設計906的內容。使用者介面1002可以顯示描述積體電路的圖形或文字並提供用於建立和操縱設計的指令。電路設計使用者介面1002可以用於，例如，將單元擺放在積體電路設計中。例如，電路分析和修改引擎1004可以自動或半自動推薦優化的單元配置，如第1A-6B圖所描述。電子電路設計引擎902還響應於單元儲存庫910，而該單元儲存庫910會儲存單元資料記錄，如在912處所描繪的高度變化，其可能不是標準單一單元列高度的倍數，並且放置參考邊緣位於N型井區和P型井區的相交處。電路設計使用者介面1002可以提供用於從儲存庫910存取標準單元並將其整合到積體電路設計906中的控制。在積體電路設計906完成之後，可以從電子電路設計引擎902輸出該設計。用於儲存在非暫時性電腦可讀媒體中或是用於製造積體電路的生產積體電路設計904。另外，電路合成器1006可以自動地編譯和將積體電路設計906最佳化。
第11圖是描述用於實施本文中所描述的各種方面的示範計算裝置架構的方塊圖1100。匯流排1104可作為使硬體的其它所說明部件互連的資訊高速公路。標記為中央處理單元（CPU）的處理系統1108（例如在已知電腦或多個電腦的一或多個電腦處理器/資料處理器）可執行運行程序所需的計算和邏輯運算。非暫態處理器可讀儲存媒體，例如唯讀記憶體（ROM）1112和隨機存取記憶器（RAM）1116，可與處理系統1008進行通訊並且可包括用於這裡所指定的操作的一或多個編程指令。可選地，程序指令可儲存在非暫態電腦可讀取儲存媒體上，例如磁碟、光碟、可記錄記憶器裝置、快閃記憶體或其它物理儲存媒體。
在一個示範例中，磁碟控制器1148可利用系統匯流排1104與一或多個可選磁碟驅動器對接。這些磁碟驅動器可為外部或內部CD-ROM、CD-R、CD-RW或DVD或固態硬碟，例如1152，或是外部或內部硬碟1156。如先前所指出，這些各種磁碟驅動器1152、1156和磁碟控制器是可選的裝置。系統匯流排1104亦可包括至少一個通訊埠1120以允許與外部裝置的通訊，而該外部裝置物理性地連接到計算系統或是通過有線或無線網路外部可用。在一些情況下，通訊埠1120包括或另外包括網路介面。
為了提供與使用者的互動，可在計算裝置上實施本文中所描述的主題，所述計算裝置具有用於向使用者顯示從匯流排1104得到的資訊的顯示器1140（例如陰極射線管（CRT）或LCD（液晶顯示器）監視器）以及使用者可藉以向電腦提供輸入的輸入裝置1132，例如鍵盤1136和/或指向裝置（例如滑鼠或是軌跡球）和/或觸控螢幕。也可使用其它種類的輸入裝置1132來提供與使用者的交互；例如，提供給使用者的反饋可為任何形式的感官反饋（例如視覺反饋、借助於麥克風的聽覺反饋或觸覺反饋）；以及來自使用者的輸入可以任何形式接收，包含聲音、語言或觸覺輸入。輸入裝置1132和鍵盤1136可耦接到輸入裝置介面1128且經由匯流排1104借助於輸入裝置介面1128傳達資訊。其它計算裝置，例如專用伺服器，可省略顯示器1140和顯示控制器1114、輸入裝置1132、鍵盤1136和輸入裝置介面1128中的一或多個。
另外，可通過包括可由裝置處理子系統執行的程式指令的程式碼在許多不同類型的處理裝置上實施本文中所描述的方法及和系統。軟體程式指令可包含原始碼、目標代碼、機器代碼或任何其它儲存資料，其經操作以使得處理系統執行本文中所描述的方法和操作且可以任何合適語言提供，例如C、C++、JAVA、Perl、 Python、 Tcls例如任何其它合適的程式設計語言。然而，還可使用其它實施方案，例如經配置以進行本文中所描述的方法和系統的韌體或甚至適當設計的硬體。
系統和方法資料（例如締合、映射、資料登錄、資料輸出、中間資料結果、最終資料結果等）可儲存和實施於一或多個不同類型的電腦實施資料記憶體中，例如不同類型的儲存裝置和程式構建體（例如RAM、ROM、快閃記憶體、平面檔案、資料庫、程式資料結構、程式變數、IF-THEN（或類似類型）表述構建體等）。應注意，資料結構可描述用於在資料庫、程式、記憶體或由電腦程式使用的其它電腦可讀媒體中組織和儲存資料的格式。
本文中所描述的電腦組件、軟體模組、函數、資料儲存裝置和資料結構可彼此直接或間接連接以便允許資料由於其操作所需而流動。還應注意，模組或處理器包含（但不限於）執行軟體操作的代碼單元，且可例如實施作為代碼的子常式單元，或作為代碼的軟體功能單元，或作為物件（如在物件導向的範式表中），或作為小程式，或實施於電腦指令碼語言中，或作為另一類型的電腦代碼。軟體元件或功能性可取決於迫切情況而位於單個電腦上或跨越多個電腦分佈。
如本文所述的各種程序的使用可以提供許多優點。例如，主題的使用使得能夠在改善的功率和信號可路由性的範圍內改善多層級電子元件的性能。另外，基於分級部件的尺寸，在分開堆疊三倍高度單元的多列中的元件電晶體的劃分會佔用較小的表面積。
本揭露提供一種半導體結構。半導體結構包括一電路、一第一列、一第二列以及一第三列。電路包括具有一第一組電子部件的一第一級以及具有一第二組電子部件的一第二級。第一列包括位在第一列的一頂部的第一組電子部件的一第一電子部件。第二列堆疊在第一列的下方。第二組電子部件的一第二電子部件位在第一列的底部和第二列的頂部內，並且跨過第一列和第二列之間的邊界。第三列堆疊在第二列的下方。第二組電子部件的一第三電子部件位在第三列的頂部和第二列的底部內，並且跨過第二列和第三列之間的邊界。第一組電子部件的一第四電子部件是位在第三列的底部內。
在一些實施例中，第一級和第二級是耦接在一起的邏輯閘，以及第一級的輸出是第二級的輸入，且第一級的物理尺寸是小於第二級的物理尺寸。
在一些實施例中，半導體結構包括更包括一多晶矽互連，跨過第一列的底部、第二列的頂部和底部以及第三列的頂部。多晶矽互連將第二級的第二組電子部件耦接在一起。
在一些實施例中，每一第一級和第二級包括至少一反相器、一及閘、一反及閘或是一或閘。
在一些實施例中，第一組電子部件或是第二組電子部件包括平面電晶體。
在一些實施例中，半導體結構更包括一第一電源軌和一第一接地軌以及一第二電源軌和一第二接地軌。第一電源軌和第一接地軌在第一列的頂部和底部外的邊界處圍繞第一列。第一接地軌位於第一列和第二列之間的邊界處。第二電源軌和第二接地軌第三列的頂部和底部外的邊界處圍繞第三列。第二電源軌位於第二列和第三列之間的邊界處。
在一些實施例中，第一組電子部件或是第二組電子部件包括具有多個鰭片的鰭式場效電晶體。第一級的鰭片數量是小於第二級的鰭片數量。
在一些實施例中，半導體裝置更包括第一組電子部件的一第五電子部件以及一第六電子部件。第五電子部件位在第一列中。第一組電子部件的第一電子部件是定向在第一列的一第一支腳，而第一組電子部件的第五電子部件是定向在第一列的一第二支腳。第六電子部件位在第三列中。第一組電子部件的第四電子部件是定向在第三列的一第三支腳，而第一組電子部件的第六電子部件是定向在第三列的一第四支腳。
在一些實施例中，第二組電子部件的第二電子部件分開跨過一第一支腳和一第二支腳。
在一些實施例中，每一第一支腳和第二支腳的一主動鰭片是位在第一列和第二列之間的邊界上，並對齊於第一接地軌。
在一些實施例中，第二組電子部件的第三電子部件分開跨過一第一支腳和一第二支腳。
在一些實施例中，每一第一支腳和第二支腳的一主動鰭片是位在第二列和第三列之間的邊界上，並對齊於第二電源軌。
本揭露提供一種半導體元件。半導體元件包括一第一邏輯閘以及一第二邏輯閘。第一邏輯閘形成在一多列結構的一第一區以及一第四區內。第二邏輯閘形成在多列結構的一第二區以及一第三區內。第一區和一部分的第二區形成一第一列。第二區的另一部分和第三區的一部分形成一第二列。第三區的另一部分和第四區形成一第三列。第一列、第二列和第三列彼此堆疊在一起，形成多列結構。
在一些實施例中，第二區大於第一區，以及第三區是第四區的兩倍尺寸。
在一些實施例中，第一邏輯閘的物理尺寸小於第二邏輯閘的物理尺寸。
在一些實施例中，半導體元件更包括一多晶矽互連，跨過第二區以及第三區。多晶矽互連將第二邏輯閘的電子部件耦接在一起。
在一些實施例中，每一第一邏輯閘和第二邏輯閘包括至少一反相器、一及閘、一反及閘或是一或閘。
在一些實施例中，第一邏輯閘或是第二邏輯閘包括平面電晶體。
在一些實施例中，邏輯閘或是第二邏輯閘包括鰭式場效電晶體。
本揭露提供一種定義一電路佈局的方法，而電路佈局包括複數堆疊列。在一單元資料庫中定義包括第一P型井區和一第一N型井區的一第一列。單元資料庫包括具有堆疊列的一堆疊三倍高度單元。一第一電子部件的P型元件形成在第一N型井區內。在單元資料庫內定義位在第一列下方的一第二列，而第二列包括一第二P型井區和第二N型井區。一第二電子部件的N型元件形成在第一P型井區和第二P型井區內。在單元資料庫內定義位在第二列下方的一第三列，而第三列包括一第三P型井區和一第三N型井區。第二電子部件的P型元件形成在第二N型井區以及第三N型井區內，以及第一電子部件的N型元件形成在第三P型井區。使用一電子擺放工具，產生包括彼此堆疊的第一列、第二列和第三列的電路佈局。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:電子元件 110, 120:電路 150:分開堆疊三倍高度單元 152, 154, 156, 410, 420, 430, 510, 520, 530, 660, 670, 680:列 200:兩級CMOS 202, 204:P型堆疊 206, 208:N型堆疊 300:兩級邏輯電路 302:第一反相器 304:第二反相器 360, 370:CMOS反相器 362, 372, 612, 614, 622:PMOS電晶體 364, 374, 616, 618, 624:NMOS電晶體 400, 500, 650:分開堆疊三倍高度單元 414, 424, 434, 514, 524, 537, 662, 672, 682:P型井區 416, 426, 436, 516, 526, 536, 663, 673, 683:N型井區 405, 425:電源軌 415, 435:接地軌 440, 550:多晶矽互連 518, 538, 542, 664, 665, 687, 688:P型鰭 528, 534, 540, 674, 676, 684, 686:N型鰭 600:及閘 610:反及閘 620:反相器 692, 694:支腳 700, 800:流程圖 702-724, 810-840:步驟 902:電子電路設計引擎 904:生產積體電路設計 906:積體電路設計 908:電路設計儲存庫 910:單元儲存庫 912:具有層級元件的單元 1002:電路設計使用者介面 1004:電路分析和修改引擎 1006:電路合成器 1100:計算裝置架構 1104:匯流排 1108:處理系統 1112:唯讀記憶體 1114:顯示控制器 1116:隨機存取記憶器 1120:通訊埠 1128:輸入裝置介面 1132:輸入裝置 1136:鍵盤 1140:顯示器 1148:磁碟控制器 1152:CD-ROM 1156:硬體驅動器 A:信號 I, I1, I2:輸入信號 O, O1, O2:輸出信號
第1A圖係顯示根據本揭露之各種實施例的以分級電路實施的示例性電子元件的方塊圖。 第1B圖係顯示根據本揭露的各種實施例的分開堆疊三倍高度單元的方塊圖。 第2圖係顯示根據本揭露的各種實施例的兩級CMOS功能。 第3A圖係顯示根據本揭露的各種實施例所述的實施在分開堆疊三倍高度單元中的示範性兩級邏輯電路。 第3B圖係顯示根據本揭露的各種實施例所述的第3A圖的兩級邏輯電路的示例性兩級電晶體層級電路圖。 第4圖係顯示根據本揭露的各種實施例所述的使用平面電晶體來實施位於分開堆疊三倍高度單元之第3B圖的緩衝器的示範性元件佈局。 第5圖係顯示根據本揭露的各種實施例所述的使用鰭式場效電晶體來實施位於分開堆疊三倍高度單元之第3B圖的緩衝器的示範性元件佈局。 第6A圖係顯示根據本揭露的各種實施例所述的可在分開堆疊三倍高度單元中實施的及閘的另一示範性的兩級電晶體層級示意圖。 第6B圖係顯示根據本揭露的各種實施例所述的實施在分開堆疊三倍高度單元的第6A圖的及閘的示範性佈局。 第7圖係顯示根據本揭露的各種實施例所述的用於產生具有分開堆疊三倍高度單元的標準單元資料庫的方法的示例性流程圖。 第8圖係顯示根據本揭露各種實施例所述的產生分開堆疊三倍高度單元的元件佈局的計算機實施的方法的示例性流程圖。 第9圖係顯示根據本揭露的各種實施例所述的電子電路設計引擎的方塊圖。 第10圖係顯示根據本揭露各種實施例所述的電路設計引擎的模組的方塊圖。 第11圖是描述用於實施本文中所描述的各種方面的示範計算裝置架構的方塊圖。
150:分開堆疊三倍高度單元
152,154,156:列

Claims (10)

  1. 一種半導體結構，包括：一電路，包括具有一第一組電子部件的一第一級以及具有一第二組電子部件的一第二級；一第一列，包括位在上述第一列的一頂部的上述第一組電子部件的一第一電子部件；一第二列，堆疊在上述第一列的下方，其中上述第二組電子部件的一第二電子部件位在上述第一列的底部和上述第二列的頂部內，並且跨過上述第一列和上述第二列之間的邊界；以及一第三列，堆疊在上述第二列的下方，其中上述第二組電子部件的一第三電子部件位在上述第三列的頂部和上述第二列的底部內，並且跨過上述第二列和上述第三列之間的邊界，其中上述第一組電子部件的一第四電子部件是位在上述第三列的底部內。
  2. 如請求項1所述之半導體結構，其中上述第一級和上述第二級是耦接在一起的邏輯閘，以及上述第一級的輸出是上述第二級的輸入，且上述第一級的物理尺寸是小於上述第二級的物理尺寸。
  3. 如請求項1或2所述之半導體結構，更包括：一第一電源軌和一第一接地軌，在上述第一列的頂部和底部外的邊界處圍繞上述第一列，其中上述第一接地軌位於上述第一列和上述第二列之間的邊界處；以及一第二電源軌和一第二接地軌，在上述第三列的頂部和底部外的邊界處圍繞上述第三列，其中上述第二電源軌位於上述第二列和上述第三列之間的邊界處。
  4. 如請求項1或2所述之半導體結構，其中上述第一組電子部件或是上述第二組電子部件包括具有多個鰭片的鰭式場效電晶體，以及其中上述第一級的鰭片數量是小於上述第二級的鰭片數量。
  5. 如請求項4所述之半導體結構，其中上述第二組電子部件的上述第二電子部件分開跨過一第一支腳和一第二支腳，其中每一上述第一支腳和上述第二支腳的一主動鰭片是位在上述第一列和上述第二列之間的邊界上，並對齊於上述第一接地軌。
  6. 如請求項4所述之半導體結構，其中上述第二組電子部件的上述第三電子部件分開跨過一第一支腳和一第二支腳，其中每一上述第一支腳和上述第二支腳的一主動鰭片是位在上述第二列和上述第三列之間的邊界上，並對齊於上述第二電源軌。
  7. 一種半導體元件，包括：一第一邏輯閘，形成在一多列結構的一第一區以及一第四區內；以及一第二邏輯閘，形成在上述多列結構的一第二區以及一第三區內，其中：上述第一區和一部分的上述第二區形成一第一列；上述第二區的另一部分和上述第三區的一部分形成一第二列；上述第三區的另一部分和上述第四區形成一第三列；以及上述第一列、上述第二列和上述第三列彼此堆疊在一起，形成上述多列結構，其中上述第一邏輯閘和上述第二邏輯閘具有不同的尺寸。
  8. 如請求項7所述之半導體元件，其中上述第二區大於上述第一區，以及上述第三區是上述第四區的兩倍尺寸。
  9. 如請求項7或8所述之半導體元件，其中上述第一邏輯閘的物理尺寸小於上述第二邏輯閘的物理尺寸。
  10. 一種定義一電路佈局的方法，其中上述電路佈局包括複數堆疊列，上述方法包括：在一單元資料庫中定義包括第一P型井區和一第一N型井區的一第一列，其中上述單元資料庫包括具有上述堆疊列的一堆疊三倍高度單元，其中一第一電子部件的P型元件形成在上述第一N型井區內；在上述單元資料庫內定義位在上述第一列下方的一第二列，而上述第二列包括一第二P型井區和第二N型井區，其中一第二電子部件的N型元件形成在上述第一P型井區和上述第二P型井區內；在上述單元資料庫內定義位在上述第二列下方的一第三列，而上述第三列包括一第三P型井區和一第三N型井區，其中上述第二電子部件的P型元件形成在上述第二N型井區以及上述第三N型井區內，以及上述第一電子部件的N型元件形成在上述第三P型井區；以及使用一電子擺放工具，產生包括彼此堆疊的上述第一列、上述第二列和上述第三列的上述電路佈局。
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