JP4798881B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置のレイアウトパターンに関するものであり、特に、機能回路群のレイアウトをチップ上の１方向に展開して構成する半導体集積回路装置のレイアウトパターンに関するものである。
【０００２】
【従来の技術】
従来より、半導体集積回路装置のダイサイズの高集積化の要求に応える１手法として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをペアとしたＣＭＯＳユニットを基本構成として複数の論理回路を備えた機能回路を、信号の流れに沿って１方向に配置して、複数の機能回路を並べて機能回路群とするレイアウト手法が採用されている。ゲートアレイ方式やスタンダードセル方式以外の、ダイナミックランダムアクセスメモリに代表される半導体メモリ等のいわゆるカスタム製品において採用されているレイアウト手法である。
【０００３】
ここで、以下の説明において使用されるＣＭＯＳユニット、あるいはユニットとは、ＰＭＯＳ／ＮＭＯＳトランジスタをペアとして適宜の構成で接続してなるもので、論理ゲートやトランスファゲート等の基本機能を構成する回路単位を称するものとする。また、ＰＭＯＳ／ＮＭＯＳトランジスタ単独でも、キャパシタ素子や抵抗素子等の基本回路機能を奏する態様で使用されるものについてはユニットとして分類する。ＰＭＯＳ／ＮＭＯＳトランジスタで構成されないものについては必ずしもユニットとして分類されないものもある。例えば、後述するトリミング用の配線層スイッチがこれにあたる。このスイッチは１つの基本回路素子を構成するために素子間の接続を決定するものである。スイッチにより接続された１群の素子全体が基本回路素子でありユニットを構成するものとなる。従って、個々の素子はユニットの定義には含まれない。また、キャパシタ素子や抵抗素子等もユニットには含まれない。配線領域中に埋め込ませて配置することができ、素子特性、レイアウト効率等への影響がないからである。
【０００４】
ゲートアレイ方式やスタンダードセル方式が、チップ上に２次元展開された特定の区画の中で、所定の配線グリッドのピッチに合わせて縦横に配線を施すことにより、結線処理の時間短縮を主眼としているのに対して、機能回路群を信号の流れに沿って１方向に配置するレイアウト手法では、限られた配線層を使用して限られた配置領域に如何に高集積にレイアウトするかを主眼としたレイアウト手法である。
【０００５】
図１８に示す概略レイアウト図は、メタル３層プロセスにおける半導体集積回路装置Ｃｈｉｐのレイアウト例である。図１８における半導体集積回路装置Ｃｈｉｐでは、Ｙ方向に展開された２つのメモリセル領域Ｍ１、Ｍ２を有している。メモリセル領域Ｍ１、Ｍ２の間には、Ｘ方向に展開された機能回路群ＦＮＢＬ１、ＦＮＢＬ２、乃至ＦＮＢＬｎが、各々、レイアウト幅ＢＷ１、ＢＷ２、乃至ＢＷｎでＹ方向に配列されている。そして、電源電圧パッドＶＣＰからは電源電圧配線ＶＣＣが、基準電圧パッドＶＳＰからは基準電圧配線ＶＳＳが、最上位のメタル層である第３メタル層Ｍ３Ｌにより機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎを横切って配線され、電源電圧ＶＣＣと基準電圧ＶＳＳを供給している。高集積化を図るため、各機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎは、各レイアウト幅ＢＷ１乃至ＢＷｎが最小になるようにレイアウトされている。
【０００６】
次に、機能回路群ＦＮＢＬ１の一部１００を拡大した概略レイアウト図を図１９に示す。機能回路群ＦＮＢＬ１の一部１００が論理回路ＣＩＲ１１０、ＣＩＲ１２０、ＣＩＲ１３０、ＣＩＲ１４０で構成されており、各々の論理回路ＣＩＲ１１０乃至ＣＩＲ１４０は、論理回路ＣＩＲ１１０に例示するようにＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とが対となってＣＭＯＳユニットを構成している。両タイプのＭＯＳトランジスタは接続配線ＬＶ１００で接続されて構成されている。この接続配線ＬＶ１００は最下層のメタル配線層である第１メタル配線層Ｍ１Ｌが使用されている。ここでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが１対１に接続されたインバータゲートやトランスファゲート等の場合をＣＭＯＳユニットとして例示しているが、これに限定されることはなくナンドゲート、ノアゲート等の各種論理ゲートやＭＯＳキャパシタ等の各種の論理ゲートや基本回路素子がＣＭＯＳユニットとして構成されている。また、ＰＭＯＳトランジスタの上層には第２メタル層Ｍ２Ｌにより機能回路群ＦＮＢＬ１に電源電圧ＶＣＣを供給するための電源電圧配線ＶＣＣ１００が配線されており、第３メタル層Ｍ３Ｌで配線されている電源電圧配線ＶＣＣとの交差部においてビア（ＶＩＡ）コンタクトＣｖｖにより相互に接続されている。同様に、ＮＭＯＳトランジスタの上層にも第２メタル層Ｍ２Ｌにより機能回路群ＦＮＢＬ１に基準電圧ＶＳＳを供給するための基準電圧配線ＶＳＳ１００が配線されており、図示されていない第３メタル層Ｍ３Ｌで配線されている基準電圧配線ＶＳＳとの交差部においてビア（ＶＩＡ）コンタクトＣｖｖにより相互に接続されている。更に、第２メタル層Ｍ２Ｌで配線されている電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間には、機能回路群ＦＮＢＬ１に必要とされる入出力線配線、及ＰＭＯＳ／ＮＭＯＳトランジスタペアＰ１とＮ１乃至Ｐ３とＮ３等のＣＭＯＳユニット間やＣＩＲ１１０乃至ＣＩＲ１４０等の論理回路間を接続される接続配線等の内部配線ＬＨ１００が必要に応じて配線されている。機能回路群ＦＮＢＬ１に必要とされる電流容量に応じた電源電圧配線ＶＣＣ１００及び基準電圧配線ＶＳＳ１００の幅と、機能回路群ＦＮＢＬ１における回路構成・レイアウト配置で決定される内部配線ＬＨ１００の数に従って、機能回路群ＦＮＢＬ１のブロック幅ＢＷ１が決定される。他の機能回路群ＦＮＢＬ２乃至ＦＮＢＬｎについても同様に決定される。
【０００７】
上記の説明では、メタル配線層として第１乃至第３メタル配線層Ｍ１Ｌ乃至Ｍ３Ｌを有している。これにＭＯＳトランジスタのゲート電極としてポリシリコン（以下、ＰｏｌｙＳｉ）層が加わり４層の配線構造を有している。この４層構造を実現する製造プロセスとしては様々なプロセスが考えられるが、そのプロセス例を図２０に示す。図２０のうち、プロセスＡでは、各層間の直接接続が可能な構造を有している。即ち、第３メタル配線層Ｍ３Ｌと第２メタル配線層Ｍ２Ｌとの間はＶＩＡコンタクトＣｖｖで接続され、第２メタル配線層Ｍ２Ｌと第１メタル配線層Ｍ１Ｌとの間はＶＩＡコンタクトＣｖで接続され、第１メタル配線層Ｍ１ＬとＰｏｌｉＳｉ層との間はコンタクトＣｐで接続される。これに対してプロセスＢでは、ＰｏｌｙＳｉ層は直上の第１メタル配線層Ｍ１Ｌとはオーミックコンタクトを取ることができないため、第２メタル配線層Ｍ２Ｌとの間でコンタクトＣｐｐにより接続をとる構造を有している。従って、機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎのレイアウト設計においては、これらのプロセス要因を適宜考慮してレイアウトを実施する必要がある。
【０００８】
図２１、２２には、製造プロセスの違いによる内部配線ＬＨ１００の違いを示している。図２１はプロセスＡを使用した場合の概略レイアウト図であり、図２２はプロセスＢを使用した場合の概略レイアウト図である。共に、電源電圧配線ＶＣＣ１００は第２メタル層Ｍ２Ｌで配線され、その直下にはＰＭＯＳトランジスタが配置されており、基準電圧配線ＶＳＳ１００も第２メタル層Ｍ２Ｌで配線され、その直下にはＮＭＯＳトランジスタが配置されている。そして、ＰＭＯＳ／ＮＭＯＳトランジスタ間は、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットを構成している。第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとは直交して配線されている。図２１では、ＰｏｌｙＳｉ層と第１メタル層Ｍ１ＬとがコンタクトＣｐにより直接接続できるため両者の接続に第２メタル層Ｍ２Ｌを使用する必要はない。従って、内部配線ＬＨ１００の配線領域幅は、１本分のＣＭＯＳユニット間の内部配線領域ＩＬ１００と、３本分の隣接する論理回路等との入出力配線領域ＩＯＬ１００とにより決定されている。これに対して、図２２に示すプロセスＢを使用した場合のレイアウト図では、ＰｏｌｙＳｉ層は第１メタル層Ｍ１Ｌと直接接続ができず、第２メタル層Ｍ２Ｌとの間でコンタクトＣｐｐを介して接続する。そのため、第１メタル層Ｍ１ＬからＰｏｌｙＳｉ層に接続するために中間に第２メタル層Ｍ２Ｌを介する必要がある。従って、内部配線ＬＨ１００の配線領域幅は、１本分のＣＭＯＳユニット間の内部配線領域ＩＬ１００に２本分のＰｏｌｙＳｉ層への内部配線領域ＩＬ１００が加わり、３本分の隣接する論理回路等との入出力配線領域ＩＯＬ１００と合わせて決定されている。
【０００９】
ここで、図２３に示す機能回路ＦＮＢの具体例を示す。この機能回路ＦＮＢは、４つの論理回路ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４で構成されている。各論理回路ＣＩＲ１乃至ＣＩＲ４は、インバータゲートＩｎ（ｎ＝１、２、・・）、ナンドゲートＤｎ（ｎ＝１、２、・・）、ノアゲートＲｎ（ｎ＝１、２、・・）、ナンド論理とノア論理との複合ゲートＮＤ、ＮＲ、トランスファゲートＴｎ（ｎ＝１、２、・・）、そしてキャパシタ素子ＣＰｎ（ｎ＝１、２、・・）を構成するＮＭＯＳトランジスタで構成されたキャパシタ要素ＮＣｎ（ｎ＝１、２、・・）とＰＭＯＳトランジスタで構成されたキャパシタ要素ＰＣｎ（ｎ＝１、２、・・）、トリミング用の配線層スイッチＳＷ１、ＳＷ２、及びＮ型拡散抵抗ＲＳｎ（ｎ＝１、２、・・）等で構成されている。
【００１０】
図２４は、図２３の機能回路ＦＮＢを図２０、２２に示すプロセスＢに従いレイアウトした場合のレイアウトパターン図例である。レイアウトパターン図上の左より順番に、論理回路ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４が配置されている。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図２５乃至図２８に示す。
【００１１】
図２４のレイアウトパターン図では、Ｎ型のウェル領域ＮＷ１００内にＰＭＯＳトランジスタを配置し、Ｎ型のウェル領域ＮＷ１００以外の領域をＰ型のウェル領域ＰＷ１００として、その領域内にＰＭＯＳトランジスタに対向してＮＭＯＳトランジスタを配置した構成となっている。ＰＭＯＳトランジスタ上には、第２メタル層Ｍ２Ｌで構成された電源電圧配線ＶＣＣ１００が配線され、ＰＭＯＳトランジスタに電源電圧ＶＣＣを供給している。また、ＮＭＯＳトランジスタ上には、同じく第２メタル層Ｍ２Ｌで構成された基準電圧配線ＶＳＳ１００が配線され、ＮＭＯＳトランジスタに基準電圧ＶＳＳを供給している。電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間には、各論理回路ＣＩＲ１乃至ＣＩＲ４及び機能回路ＦＮＢ内部で使用する内部接続配線の接続のための２つの内部配線領域ＩＬ１００と、それに挟まれて機能回路ＦＮＢの外部への入出力配線の供給のための入出力配線領域ＩＯＬ１００が配置されている。
【００１２】
また、図２５乃至図２８に各々示すように、Ｎ型のウェル領域ＮＷ１００は電源電圧ＶＣＣにバイアスされている。第２メタル層で構成されている電源電圧配線ＶＣＣ１００は、コンタクトＣｖ１０１により第１メタル層Ｍ１Ｌを介してコンタクトＣｄ１０１によりＮ型のウェル領域ＮＷ１００に接続されている。また、Ｐ型のウェル領域ＰＷ１００は基準電圧ＶＳＳにバイアスされている。第２メタル層Ｍ２Ｌで構成されている基準電圧配線ＶＳＳ１００は、コンタクトＣｖ１０１により第１メタル層Ｍ１Ｌを介してコンタクトＣｄ１０１によりＰ型のウェル領域ＰＷ１００に接続されている。
【００１３】
ＰＭＯＳトランジスタは、Ｐ型拡散層ＰＳＤ１００をＰｏｌｙＳｉ層で構成されたゲート電極でソース領域とドレイン領域とに分割されて構成されている。ソース領域への電源電圧ＶＣＣの供給は、第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１００からコンタクトＣｖ１０１により第１メタル層Ｍ１Ｌに接続され更にＣｄ１０２を介して行われる。同様に、ＮＭＯＳトランジスタは、Ｎ型拡散層ＮＳＤ１００をＰｏｌｙＳｉ層で構成されたゲート電極でソース領域とドレイン領域とに分割されて構成されている。ソース領域への基準電圧ＶＳＳの供給は、第２メタル層Ｍ２Ｌの基準電圧配線ＶＳＳ１００からコンタクトＣｖ１０１により第１メタル層Ｍ１Ｌに接続され更にＣｄ１０２を介して行われる。また、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン領域間の接続は、第１メタル層Ｍ１Ｌを使用してコンタクトＣｄ１０３を介して行われる。
【００１４】
以下、図２３に示す機能回路ＦＮＢを構成する論理回路ＣＩＲ１乃至ＣＩＲ４の中からレイアウトパターン図における代表的な部分について図２５乃至図２８の説明をする。
【００１５】
先ず、論理回路ＣＩＲ１のＣＭＯＳユニットＤ１乃至Ｉ４の回路構成について図２５における対応するレイアウトパターン図を説明する。入力配線Ａ、Ｂ、Ｃは、第１メタル層Ｍ１Ｌにより、第２メタル層Ｍ２Ｌと交差してＰＭＯＳ／ＮＭＯＳトランジスタ列を貫くように配線されている。入力配線Ａ、Ｂ、Ｃが機能回路ＦＮＢのＰＭＯＳ／ＮＭＯＳトランジスタの何れの側からでも入力することができるように配慮されたレイアウトとなっている。この入力配線Ａ、Ｂ、Ｃは、コンタクトＣｖ１０２により第２メタル層Ｍ２Ｌに接続され、更にコンタクトＣｐｐ１０１を介してＣＭＯＳユニットであるナンドゲートＤ１の各ゲート端子に接続されている。ナンドゲートＤ１を構成するＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間の接続は、コンタクトＣｄ１０３を介して第１メタル層Ｍ１Ｌに接続することにより行われる。各トランジスタのソース端子は、ウェル領域ＰＷ、ＮＷへの接続と同様に、コンタクトＣｄ１０２から第１メタル層Ｍ１Ｌを介してコンタクトＣｖ１０１を経て第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１００／基準電圧配線ＶＳＳ１００に接続されている。
【００１６】
ナンドゲートＤ１からの出力配線は第１メタル層Ｍ１Ｌにより引き出されるが、コンタクトＣｖ１０３を介して第２メタル層Ｍ２Ｌに接続された後、コンタクトＣｐｐ１０２を介してインバータゲートＩ１の入力であるゲート端子に接続されている。インバータゲートＩ１を構成する各トランジスタのソース端子はナンドゲートＤ１と同様に接続されている。また、ドレイン端子間もナンドゲートＤ１と同様に、コンタクトＣｄ１０４により第１メタル層Ｍ１Ｌを介して接続されて出力配線を構成している。後続のインバータゲートＩ２乃至Ｉ４も同様に接続されている。インバータゲートＩ４の出力配線は、機能回路ＦＮＢの出力配線ＯＵＴ１となる。従って、出力配線を構成する第１メタル層Ｍ１ＬからコンタクトＣｖ１０４を介して、入出力配線領域ＩＯＬ１００内の第２メタル層Ｍ２Ｌに接続されて機能回路ＦＮＢの外部に出力されている。その他のＣＭＯＳユニットのうちノアゲートや複合論理等の論理ゲートについては、同様の配線構造により接続されているのでここでの説明は省略する。
【００１７】
次に、論理回路ＣＩＲ２のＣＭＯＳユニットであるスイッチユニットＳＷ１について図２６における対応するレイアウトパターン図を説明する。スイッチユニットＳＷ１とは、両端部ａ、ｂ間を接続するか接続しないかを配線層マスクの切り替えにより切り替えられる構成を指す。品種毎に回路構成や回路パラメータを変更する場合に使用する構成である。この部分を図２６のレイアウトパターン図で確認する。このスイッチユニットＳＷ１は、レイアウト設計時に、両端部ａ、ｂを本来の配線層とは異なる配線層番号で結線しておき、配線層マスクを作成する際に、この異なる配線層番号のデータを合成するか否かでマスク上の接続状態を切り替えるものである。図２６では、両端部ａ、ｂ間の接続は、第２メタル層Ｍ２Ｌで行われている。
【００１８】
更に、論理回路ＣＩＲ３のＣＭＯＳユニットであるキャパシタユニットＣＰ１、及び拡散抵抗ユニットＲＳ１について図２７における対応するレイアウトパターン図を説明する。キャパシタユニットＣＰ１は、ＰＭＯＳトランジスタで構成されるＰＭＯＳキャパシタユニットＰＣ１乃至ＰＣ３と、ＮＭＯＳトランジスタで構成されるＮＭＯＳキャパシタユニットＮＣ１乃至ＮＣ３と、更にトリミング用スイッチユニットＳＷ２とにより構成されている。この部分を図２７のレイアウトパターン図で確認する。ＰＭＯＳキャパシタユニットＰＣ１では、ＰＭＯＳトランジスタのソース／ドレイン端子が電源電圧配線ＶＣＣ１００に接続されており、ゲート端子との間にＭＯＳ容量を構成している。ＮＭＯＳキャパシタユニットＮＣ１でも同様に、ＮＭＯＳキャパシタユニットＮＣ１では、ＮＭＯＳトランジスタのソース／ドレイン端子が基準電圧配線ＶＳＳ１００に接続されており、ゲート端子との間にＭＯＳ容量を構成している。また、各トランジスタのゲート端子は、トリミング用のスイッチユニットＳＷ２によりキャパシタとして寄与するゲート端子の面積を切り替えられるように設定されている。
【００１９】
また、拡散抵抗ユニットＲＳ１は、図２７では、Ｎ型の拡散層を使用して構成されている。インバータゲートＩ１２の出力配線との接続点ｃからキャパシタユニットＣＰ１への接続点ｄに至る間に屈曲して構成されている。
【００２０】
機能回路ＦＮＢでは、７本の出力配線ＯＵＴ１乃至ＯＵＴ７が存在しており、図２４乃至図２８から明らかなように、電源電圧配線ＶＣＣ１００直下のＰＭＯＳトランジスタ列と基準電圧配線ＶＳＳ１００直下のＮＭＯＳトランジスタ列とに挟まれたレイアウトパターン図の中央部分に第２メタル層Ｍ２Ｌにより配線されて入出力配線領域ＩＯＬ１００の配線領域を決定している。そして、その両側には、機能回路ＦＮＢ内の接続配線が配線されており内部配線領域ＩＬ１００を構成している。また、電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との配線幅は、機能回路ＦＮＢを構成する回路構成に必要とされる電源容量で決定される。以上により、入出力配線領域ＩＯＬ１００、内部配線領域ＩＬ１００、電源電圧配線ＶＣＣ１００、及び基準電圧配線ＶＳＳ１００の各領域幅、あるいは配線幅により機能回路ＦＮＢのレイアウトパターン図における各種配線の配置幅が決定されている。具体的には、レイアウト箇所により各々異なる内部配線領域ＩＬ１００の最大部分でレイアウト幅が決定されることとなる。本例では、論理回路ＣＩＲ２のＲ２乃至Ｒ５の部分で最も多くの内部配線が接続されており、配線幅を決定している。従って、機能回路ＦＮＢのレイアウトパターン図は、この部分の配線ができるように内部配線ＬＨ１００の配線領域幅を設ける必要がある。他の論理回路ＣＩＲ１、ＣＩＲ３、ＣＩＲ４に対しては、この幅は必要ではないが、論理回路ＣＩＲ１乃至ＣＩＲ４を１方向に配置するためには、電源電圧配線ＶＣＣ１００及び基準電圧配線ＶＳＳ１００の配線位置を一致させる必要があり、特に内部配線用の幅が必要ではない論理回路ＣＩＲ１、ＣＩＲ３、ＣＩＲ４に対しても、論理回路ＣＩＲ２で必要とされる最大幅を確保することが必要となる。
【００２１】
【発明が解決しようとする課題】
上記に説明したように、機能回路ＦＮＢのレイアウトパターン図では、各論理回路ＣＩＲ１乃至ＣＩＲ４内あるいは論理回路ＣＩＲ１乃至ＣＩＲ４間で接続される内部接続配線の本数が最大となる領域で、内部接続配線のレイアウトが可能となるように内部配線領域ＩＬ１００を設定する必要がある。従って、この領域以外の部分では、内部接続配線の本数が少ない場合でも上記の内部配線領域ＩＬ１００が確保されていることとなる。必要な内部接続配線を配置した後の残りの部分は空白領域となってしまう。半導体集積回路装置の動向に鑑みれば、今後益々、機能回路ＦＮＢは高機能化・大規模化することは明らかであり、これに伴い内部接続配線数も増加することとなる。また、回路の大規模化・複雑化によりレイアウトパターンにおいて多段配置している機能回路群もその接続段数が増大することとなる。そのため、１列の機能回路群には多種多様な論理回路が多数配置されることとなる。多数の内部接続配線を必要とする論理回路と内部接続配線の少ない論理回路とが混在することとなり、大きな内部配線領域ＩＬ１００を設定することが必要である一方で、内部配線領域ＩＬ１００内に大きな未配線領域を発生させることにもなる。そのため、機能回路群のレイアウトパターンにおいて電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間の領域のレイアウト効率を向上させることができない。半導体集積回路装置の高集積化を実現できない虞があり問題である。
【００２２】
また、機能回路が高機能化・大規模化すること、更にこの機能回路を１列に多段に配置する機能回路群のレイアウトパターンを行うに伴い、レイアウトパターン中に多数の内部接続配線を必要とする領域が存在すると共に、機能回路群への入出力配線数も増大する。そのため幅の広い内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを設定する必要がある。結果として、内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを挟んで対抗するＰＭＯＳ／ＮＭＯＳトランジスタ間の配置距離が長くなり、接続配線の寄生抵抗や寄生容量等の寄生素子成分が大きくなる。ＰＭＯＳ／ＮＭＯＳトランジスタは相互に接続して論理ゲート等のＣＭＯＳユニットを構成するので、ＣＭＯＳユニット中にこのような寄生素子成分が付加されることとなる。そのため、信号波形に遅延等が付加されて信号波形の特性が悪化してしまう虞があり問題である。具体的には、ＰＭＯＳ／ＮＭＯＳトランジスタ間の動作時間にずれを生じトランジスタの切り替わりタイミングにおいて貫通電流が発生してしまう虞がある。
【００２３】
また、内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００との幅が広くなることにより、Ｎ型のウェル領域ＮＷ１００及びＰ型のウェル領域ＰＷ１００の面積も増大する。ここで、両ウェルへの電圧バイアスをするためのコンタクトＣｄ１０１等の配置頻度は、上記配線領域が広くなるに応じて増加するレイアウトではない。むしろ内部接続配線や入出力配線の増加に伴いコンタクトＣｄ１０１等の配置領域の確保が難しくなり相対的に減少する傾向になる。そのため、ウェルＮＷ１００、ＰＷ１００を確実にバイアスすることができなくなる虞がありウェル電位が不安定となって、ラッチアップ耐性の低下や、ＰＭＯＳ／ＮＭＯＳトランジスタにおけるバックバイアス効果の変動による特性変化を引き起こす可能性があり、半導体集積回路装置の安定動作を阻害する虞があり問題である。
【００２４】
また、レイアウト設計の開始時においては、論理回路の配線接続関係とレイアウト上での配置順序、更に機能回路群の配置順序等を考慮して内部接続配線や入出力配線の本数や重なり状態を想定する。これに基づき１段の機能回路群における電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間隔を概略見積もってチップ上の電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網レイアウトを行う。しかしながら、レイアウト設計の初期段階でこれらの見積りを正確に行い内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを算出することは困難である。特に機能回路の高機能化・大規模化が進展した場合には不可能となる虞もあり問題である。
【００２５】
また、レイアウト設計における電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網が決定した後に、回路変更があって内部接続配線や入出力配線等の追加が必要になる場合がある。この場合には追加された配線の配置領域を確保しなければならないことから、再度、内部接続配線や入出力配線の本数や重なり状態を想定して電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間隔を見積もり直すことが必要となる。開発期間の短縮化が要求されている半導体集積回路装置の設計ワークにおいては、レイアウト設計と回路設計とが並行して進められる場合もあり、上記の回路変更に伴うレイアウト設計のやり直しは、短期間開発の要請を満足させることができなくなる虞があり問題である。
【００２６】
更に、半導体集積回路装置の製造プロセスは、デバイス特性の修正、製造条件の変更等に伴う要因によって多層配線の配線構造等が変更される場合がある。図２０乃至図２２に示すようなＰｏｌｙＳｉ層へのオーミックコンタクトをとることができるメタル配線層の違いに伴う接続関係の変更等である。この場合、プロセスＡでリリースされている半導体集積回路装置をプロセスＢでも実現する必要があるが、プロセスＡでは、第１メタル層Ｍ１Ｌから直接ＰｏｌｉＳｉ層に接続されていたのに対して、プロセスＢでは、第２メタル層Ｍ２Ｌを介して接続しなければならず、第２メタル層Ｍ２Ｌを配線する領域を新たに確保する必要がある。プロセスＡのレイアウトライブラリからプロセスＢのレイアウトライブラリを起版するに際して、電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網を変更しなければならず新たなレイアウトライブラリの作成に多大な時間を必要とする虞があり問題である。
【００２７】
本発明は前記従来技術の問題点を解消するためになされたものであり、半導体集積回路装置の機能回路群をチップ上の１方向に展開するレイアウトパターンにおいて、レイアウト効率を高めると共に、素子特性の悪化を防止することができる半導体集積回路装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置は、中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の基本回路ユニットで構成される論理回路ユニットと、複数の論理回路ユニットで構成される機能回路ユニットとを備え、機能回路ユニットを適宜に多段配置する半導体集積回路装置において、第１領域の１方向を挟む一方の側にあってＰＭＯＳトランジスタが配置されるＰＭＯＳトランジスタ配置領域と、第１領域の１方向を挟む他方の側にあってＮＭＯＳトランジスタが配置されるＮＭＯＳトランジスタ配置領域と、ＰＭＯＳトランジスタ配置領域又はＮＭＯＳトランジスタ配置領域の少なくとも何れか一方を挟んで、第１領域に対向する側にある第２領域とを備え、第１領域には機能回路ユニットを貫く入出力配線が配置され、ＰＭＯＳ及びＮＭＯＳトランジスタ配置領域の少なくとも一部分は第１及び第２電源配線下に配置されると共に、基本回路ユニット間もしくは論理回路ユニット間を接続する配線のうち、機能回路ユニット内で終端するユニット間接続配線を、第１及び第２電源配線を構成する配線層と同層あるいは下層の配線層で構成する際、第２領域に配置することを特徴とする。
【００２９】
請求項１の半導体集積回路装置では、中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線に沿って適宜に多段配置される機能回路ユニットで、機能回路ユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタは、各々、第１領域の１方向を挟む一方の側にあるＰＭＯＳトランジスタ配置領域及び第１領域の１方向を挟む他方の側にあるＮＭＯＳトランジスタ配置領域に配置され、その少なくとも一部分は、第１及び第２電源配線下に配置されている。また、ＰＭＯＳトランジスタ配置領域又はＮＭＯＳトランジスタ配置領域の少なくとも何れか一方を挟んで、第１領域に対向する側に第２領域を備えている。機能回路ユニット内で配線される基本回路ユニット間もしくは論理回路ユニット間の接続配線は、第１及び第２電源配線を構成する配線層と同層あるいは下層の配線層で構成されて第２領域に配置される。また、第１領域には機能回路ユニットを貫く入出力配線が配置される。
【００３０】
これにより、第１領域には、ユニット間接続配線は配置されないので基本回路ユニット間に適宜に接続されることによる配線レイアウトパターンの空白部分は存在しない。また、第１領域を機能回路ユニットを貫いて配線される入出力配線領域として利用することもできる。従って、第１領域におけるレイアウト効率を向上させることができ、半導体集積回路装置の高集積化を実現することができる。
また、機能回路ユニットをレイアウトする際のレイアウトパターン幅の変動要因であるユニット間接続配線を第１及び第２電源配線の外側に配置することができ、第１領域を入出力配線領域のみに利用することができる。ここで、入出力配線領域は、レイアウト設計の初期段階で回路図から容易に見積もることができるので、第１及び第２電源配線の位置を精度よく見積もることができ、レイアウト設計の途中での再見積りをする必要はなくなる。また、第１及び第２電源配線の位置決定後の回路変更にはユニット間接続配線で対応することができ、第１及び第２電源配線の位置を変更する必要はない。従って、レイアウト設計工数の短縮を図ることができ好都合である。
【００３１】
また、請求項２に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、第１電源配線の下層には、同配線に沿って、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタを囲むＮ型のウェル領域が配置され、第２電源配線の下層には、同配線に沿って、ＮＭＯＳトランジスタと、ＮＭＯＳトランジスタを囲むＰ型のウェル領域が配置されていることが好ましい。
【００３２】
これにより、第１領域は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェル領域についてデバイス仕様等から定められる間隔や、この領域に配置されることのある入出力配線領域内の入出力配線本数で定められる距離の何れか長いほうで決定され、ユニット間配線を確保する必要がないため、短い領域でレイアウトすることができる。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する配線層の配線長を短くすることができ、この配線による寄生抵抗や寄生容量等を最小限に低減して、ＰＭＯＳ／ＮＭＯＳトランジスタを接続して構成する基本回路ユニットにおいて信号の伝播遅延に伴う貫通電流等の特性劣化を防止することができる。
【００３３】
また、ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域の面積を小さくすることができるので、Ｎ／Ｐ型のウェル領域をバイアスするための第１及び第２電源配線との接続を頻繁に行うことなく確実にバイアスすることができる。従って、ラッチアップ耐性を維持することができると共に、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアス効果を一定に保つことができトランジスタの特性劣化を防止することができる。
【００３４】
【００３５】
【００３６】
【００３７】
また、請求項３に係る半導体集積回路装置は、請求項１又は２に記載の半導体集積回路装置において、ユニット間接続配線は、第１電源配線側の第２領域に配置され、ＰＭＯＳトランジスタは、第１電源配線領域に包含されていることを特徴とする。また、請求項４に係る半導体集積回路装置は、請求項１又は２に記載の半導体集積回路装置において、ユニット間接続配線は、第２電源配線側の第２領域に配置され、ＮＭＯＳトランジスタは、第２電源配線領域に包含されていることを特徴とする。
【００３８】
請求項３の半導体集積回路装置では、ＰＭＯＳトランジスタが、第１電源配線領域に包含されて配置されており、ユニット間接続配線が、ＰＭＯＳトランジスタの配置領域の外方領域である第１電源配線側の第２領域に配置されている。また、請求項４の半導体集積回路装置では、ＮＭＯＳトランジスタが、第２電源配線領域に包含されて配置されており、ユニット間接続配線が、ＮＭＯＳトランジスタの配置領域の外方領域である第２電源配線側の第２領域に配置されている。
【００３９】
これにより、ユニット間接続配線が第１電源配線、あるいは第２電源配線の何れかの側にのみ存在する場合には、ユニット間接続配線が存在しない第２電源配線、あるいは第１電源配線側を、拡散抵抗等の他の素子領域や入出力配線領域として割り当てることが可能であり、半導体集積回路装置の高集積化に寄与するところ大である。
【００４０】
また、ユニット間接続配線を、第１電源配線、及び第２電源配線の双方に配置させて構成することもできる。ユニット間接続配線をＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの双方に直接接続でき好都合である。
【００４１】
また、ユニット間接続配線が配置されている第１電源配線、あるいは第２電源配線側に配置されているＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタが、第１電源配線、あるいは第２電源配線下に包含されているので、ユニット間接続配線が配置されている領域に飛び出すことはなく、ユニット間接続配線を圧迫することはない。従って、ユニット間接続配線のレイアウト効率を向上させることができる。
【００４２】
また、請求項５に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、ＰＭＯＳトランジスタは、ユニット間接続配線の配置領域側の端部を、第１電源配線におけるユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする。また、請求項６に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、ＮＭＯＳトランジスタは、ユニット間接続配線の配置領域側の端部を、第２電源配線におけるユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする。
【００４３】
請求項５の半導体集積回路装置では、ＰＭＯＳトランジスタと第１電源配線とのユニット間接続配線の配置領域側の端部が一致して配置されている。また、請求項６の半導体集積回路装置では、ＮＭＯＳトランジスタと第２電源配線とのユニット間接続配線の配置領域側の端部が一致して配置されている。
【００４４】
これにより、ＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタが、ユニット間接続配線が配置されている領域に飛び出すことはなく、ユニット間接続配線を配置する領域を圧迫しないので、レイアウト効率を向上させることができる。また、ＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタと、ユニット間接続配線との距離を最短距離にすることができ、ユニット間接続配線を構成する配線層における寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００４５】
また、上記のＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタに加え、これらのトランジスタとの間で基本回路ブロックを構成するＮＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタについて、第２、あるいは第１電源配線とユニット間接続配線の配置領域側の端部を一致させて配置することもできる。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続距離を短くすることができ、接続配線を構成する配線層における寄生抵抗や寄生容量を最小限に抑制して、基本回路ユニットの動作特性の悪化を防止することができる。
【００４６】
また、請求項７に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、基本回路ユニットとしてナンドゲートをレイアウトする際、ユニット間接続配線が第１電源配線側の第２領域に配置される場合には、ＰＭＯＳトランジスタのゲート本数と、ＮＭＯＳトランジスタのゲート本数とが同数であり、ユニット間接続配線が第２電源配線側の第２領域に配置される場合には、ＰＭＯＳトランジスタのゲート本数に比して、ＮＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする。
【００４７】
請求項７の半導体集積回路装置では、ナンドゲートをレイアウトする際、ユニット間接続配線が、第１電源配線側あるいは第２電源配線側の何れに配置されているかで、レイアウトにおけるゲート本数が異なっている。即ち、ユニット間接続配線が、第１電源配線側に配置されている場合には、ゲート本数は同数となり、第２電源配線側に配置されている場合には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数に比して同数以上となる。
【００４８】
これにより、ナンドゲートでは、ＮＭＯＳトランジスタのゲート幅がＰＭＯＳトランジスタのゲート幅を下回ることはないので、予め設定された第１及び第２電源配線の幅に配置する際には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数を下回ることはない。従って、第１電源配線側にユニット間接続配線が存在する場合には、ＮＭＯＳトランジスタのゲート本数とＰＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００４９】
また、第２電源配線側にユニット間接続配線が存在する場合には、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５０】
従って、接続配線の折れ曲がりに伴うコンタクトを介した複数の配線層間での接続や、折れ曲がり部分における配線層同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００５１】
また、請求項８に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、基本回路ユニットとしてノアゲートをレイアウトする際、ユニット間接続配線が第１電源配線側の第２領域に配置される場合には、ＮＭＯＳトランジスタのゲート本数に比して、ＰＭＯＳトランジスタのゲート本数が同数以上であり、ユニット間接続配線が第２電源配線側の第２領域に配置される場合には、ＮＭＯＳトランジスタのゲート本数と、ＰＭＯＳトランジスタのゲート本数とが同数であることを特徴とする。
【００５２】
請求項８の半導体集積回路装置では、ノアゲートをレイアウトする際、ユニット間接続配線が、第１電源配線側あるいは第２電源配線側の何れに配置されているかで、レイアウトにおけるゲート本数が異なっている。即ち、ユニット間接続配線が、第１電源配線側に配置されている場合には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数に比して同数以上となり、第２電源配線側に配置されている場合には、ゲート本数は同数となる。
【００５３】
これにより、ノアゲートでは、ＰＭＯＳトランジスタのゲート幅がＮＭＯＳトランジスタのゲート幅を下回ることはないので、予め設定された第１及び第２電源配線の幅に配置する際には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、第２電源配線側にユニット間接続配線が存在する場合には、ＰＭＯＳトランジスタのゲート本数とＮＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５４】
また、第１電源配線側にユニット間接続配線が存在する場合には、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５５】
従って、接続配線の折れ曲がりに伴うコンタクトを介した複数の配線層での接続や、折れ曲がり部分における配線層同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００５６】
また、請求項９に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、必要に応じて多段配置された２組の機能回路ユニット群を、ユニット間接続配線の配置領域とは反対側の端部を対向させてミラー配置してなることを特徴とする。
【００５７】
請求項９の半導体集積回路装置では、ユニット間接続配線が配置されていない端部を境界にして、２組の機能回路ユニット群がミラー反転した態様で対向配置されている。
【００５８】
これにより、ミラー反転部においては、ユニット間接続配線は配置されないので、素子間の耐圧等のデバイス要因から決定される間隔、及び機能回路への入出力配線を配置する場合には配線幅の距離等を考慮することにより決定される必要最小限の間隔を設定して機能回路ユニット群間の位置関係を決定できるので、レイアウト効率を高め高集積化を図るのに好都合である。
【００５９】
また、Ｐ型のウェル領域のマージやウェルへのバイアス印加用の拡散領域の共通化も、レイアウト効率を向上に寄与するものであり、高集積化を図るのに好都合である。
【００６０】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した第１乃至第７実施形態を図１乃至図１７に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の概略レイアウト図である。図２は、第２実施形態の概略レイアウト図である。図３は、第３実施形態の概略レイアウト図である。図４は、第４実施形態の概略レイアウト図である。図５は、ユニット間配線領域とナンドゲートのレイアウト配置との関係を示す説明図である（第５実施形態）。図６は、ユニット間配線領域とノアゲートのレイアウト配置との関係を示す説明図である（第６実施形態）。図７は、第７実施形態の概略レイアウト図である。図８は、図２３の機能回路を第１及び第３実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。図９は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。図１０は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。図１１は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。図１２は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。図１３は、図２３の機能回路を第４実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。図１４は、第４実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。図１５は、第４実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。図１６は、第４実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。図１７は、第４実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【００６１】
図１に示す第１実施形態の概略レイアウト図は、プロセスＢを使用する場合のレイアウト図である。図２２の概略レイアウト図における内部配線領域ＩＬ１００に代えて、機能回路内の論理回路ＣＩＲ１１、ＣＩＲ１２を構成するＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４間、あるいは論理回路ＣＩＲ１１、ＣＩＲ１２間の接続配線１１、１２Ａ、１３、１４を、電源電圧配線ＶＣＣ１と基準電圧配線ＶＳＳ１に挟まれた領域以外の領域である第２領域Ｂ１Ｐ及びＢ１Ｎ内で、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１を越えた外側に配置してユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを構成している。
【００６２】
ＰＭＯＳトランジスタＰ１１乃至Ｐ１４がＮ型のウェル領域ＮＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１が覆っている構成、及びＮＭＯＳトランジスタＮ１１乃至Ｎ１４がＰ型のウェル領域ＰＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの基準電圧配線ＶＳＳ１が覆っている構成は、図２２、及び図２４乃至図２８に示す従来技術のレイアウトパターン図と同様である。
【００６３】
機能回路への入出力配線は、第２領域Ｂ１Ｐ、Ｂ１Ｎに挟まれた第２領域Ａ１に配置されており入出力配線領域ＩＯＬ１となっている。Ｎ／Ｐ型のウェル領域ＮＷ１／ＰＷ１へのバイアス印加は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎの外側に配置されているオーミックコンタクト用拡散領域ＮＷＤ１、ＰＷＤ１に対して、第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１からコンタクトＣｖを介して第１メタル層Ｍ１Ｌに接続された後、第１メタル層Ｍ１ＬからコンタクトＣｄを介して行われる。
【００６４】
ここで、第１実施形態では、プロセスＢを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第２メタル層Ｍ２Ｌから行うこととなる。電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１も第２メタル層Ｍ２Ｌであるため、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎは第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されている。また、ユニット間配線１２Ａに代えて、入出力配線領域ＩＯＬ１内の配線１２Ｂを使用する場合が図示されている。これは、ＣＭＯＳユニットＰ１２とＮ１２、Ｐ１３とＮ１３間の信号が機能回路の入出力信号となっている場合に、この信号のための配線を入出力配線領域ＩＯＬ１に配置した場合に対応する。
【００６５】
図１のレイアウトパターン図では、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎが第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されており、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されている。入出力配線領域ＩＯＬ１に配置される入出力配線は、機能回路のレイアウトパターンを貫く配線であり、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。
【００６６】
また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＭ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる幅の何れか長いほうで定められるが、第１領域Ａ１には従来技術と異なりユニット間配線領域がないため幅が短くレイアウトされている。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長は短くなる。またＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積は小さくなる。
【００６７】
ＣＭＯＳユニットＰ１１とＮ１１乃至Ｐ１４とＮ１４間、あるいは論理回路ＣＩＲ１１、ＣＩＲ１２間の接続配線１１、１２Ａ、１３、１４に変更がある場合には、第２領域Ｂ１Ｐ、Ｂ１Ｎにおけるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応する。
【００６８】
第１実施形態の概略レイアウト図によれば、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されており、この入出力配線領域ＩＯＬ１に配置される入出力配線は機能回路のレイアウトパターンを貫く配線であるので、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。従って、第１領域Ａ１におけるレイアウト効率を向上させることができ、半導体集積回路装置の高集積化を実現することがでできる。
【００６９】
また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＷ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる距離の何れか長いほうで定められ、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを確保する必要がないため、従来技術に比して幅を短くレイアウトすることができる。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長を短くすることができ、この配線による寄生抵抗や寄生容量等を最小限に低減して、ＰＭＯＳ／ＮＭＯＳトランジスタを接続して構成するＣＭＯＳユニットにおいて信号の伝播遅延に伴う貫通電流等の特性悪化を防止することができる。
【００７０】
また、ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積を小さくすることができるので、Ｎ／Ｐ型のウェル領域ＮＷ１／ＰＷ１をバイアスするための電源電圧配線ＶＣＣ１あるいは基準電圧配線ＶＳＳ１とのコンタクトを頻繁に設置することなく確実にバイアスすることができる。従って、ラッチアップ耐性を維持することができると共に、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアス効果を一定に保つことができトランジスタの特性悪化を防止することができる。
【００７１】
また、機能回路をレイアウトする際のレイアウトパターン幅の変動要因であるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置することができ、第１領域Ａ１を入出力配線領域ＩＯＬ１のみとすることができる。ここで、入出力配線領域ＩＯＬ１は、レイアウト設計の初期段階で回路図から容易に見積もることができるので、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を精度よく見積もることができ、レイアウト設計の途中での電源電圧配線ＶＣＣ１と基準電圧配線ＶＳＳ１との位置の再見積りをする必要はなくなる。また、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置決定後の回路変更に際しては、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応することができ、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を変更する必要はない。従って、レイアウト設計工数の短縮を図ることができ好都合である。
【００７２】
図２に示す第２実施形態の概略レイアウト図は、プロセスＡを使用する場合のレイアウト図である。図２１の概略レイアウト図における内部配線領域ＩＬ１００に代えて、機能回路内の論理回路ＣＩＲ２１、ＣＩＲ２２を構成するＣＭＯＳユニットＰ２１とＮ２１乃至Ｐ２４とＮ２４間、あるいは論理回路ＣＩＲ２１、ＣＩＲ２２間の接続配線２１、２２Ａ、２３、２４を、第２領域Ｂ２Ｐ内で電源電圧配線ＶＣＣ２を越えた外側に配置してユニット間配線領域ＩＬ２Ｐを構成している。第１実施形態に代えて、ユニット間配線領域ＩＬ２Ｐを電源電圧配線ＶＣＣ２側の第２領域Ｂ２Ｐにのみ配置している構成である。ここで、第２領域Ｂ２Ｐに代えて、基準電圧配線ＶＳＳ２側の第２領域Ｂ２Ｎに配置することができることは言うまでもない。
【００７３】
ＰＭＯＳトランジスタＰ２１乃至Ｐ２４と、Ｎ型のウェル領域ＮＷ２や電源電圧配線ＶＣＣ２との関係、及びＮＭＯＳトランジスタＮ２１乃至Ｎ２４と、Ｐ型のウェル領域ＰＷ２や基準電圧配線ＶＳＳ２との関係、更には、機能回路への入出力配線が第１領域Ａ２に配置されて入出力配線領域ＩＯＬ２を構成している点、Ｎ／Ｐ型のウェル領域ＮＷ２／ＰＷ２へのバイアス印加をユニット間配線領域ＩＬ２Ｐの外側に配置されているオーミックコンタクト用拡散領域ＮＷＤ２を介して行う点等については、第１実施形態のレイアウトパターンと同様である。ユニット間配線２２Ａと入出力配線領域ＩＯＬ２内の配線２２Ｂとの関係も第１実施形態と同様である。
【００７４】
ここで、第２実施形態では、プロセスＡを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第１メタル層Ｍ１Ｌから行うことができる。
【００７５】
第２実施形態のレイアウトパターンでは、ユニット間配線領域ＩＬ２Ｐが電源電圧配線ＶＣＣ２側のみに存在する点で、第１実施形態のレイアウトパターンとは異なっているが、基本的な作用については、第１実施形態と同様である。第２実施形態においては、第２領域Ｂ２Ｎには、ユニット間配線領域ＩＬ２Ｎがないため、ユニット間接続配線は存在しない。
【００７６】
第２実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ２Ｐが電源電圧配線ＶＣＣ２側のみに存在する点で、第１実施形態のレイアウトパターンとは異なっているが、基本的な効果については、第１実施形態と同様である。
【００７７】
また、第２実施形態では、第２領域Ｂ２Ｎにおける基準電圧配線ＶＳＳ２の外側にはユニット間配線領域ＩＬ２Ｎがなくユニット間接続配線が存在しないので、この領域を図示しない拡散抵抗等の他の素子領域として割り当てることが可能であり、半導体集積回路装置の高集積化に寄与するところ大である。
【００７８】
また、ユニット間配線領域ＩＬ２Ｐが配置されている電源電圧配線ＶＣＣ２側に配置されているＰＭＯＳトランジスタＰ２１乃至Ｐ２４が、電源電圧配線ＶＣＣ２下に包含されているので、ユニット間配線領域ＩＬ２Ｐに飛び出すことはなく、ユニット間配線領域ＩＬ２Ｐ内のユニット間接続配線を圧迫することはない。従って、ユニット間接続配線のレイアウト効率を向上させることができる。
【００７９】
第２実施形態では、ユニット間配線領域ＩＬ２Ｐを電源電圧配線ＶＣＣ２側にのみ配置する場合を例にとり説明したが、基準電圧配線ＶＳＳ２側にも合わせてユニット間配線領域ＩＬ２Ｎを構成してやることもできる。この場合、ユニット間配線領域ＩＬ２Ｐ、ＩＬ２ＮをＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの双方に直接接続でき好都合である。
【００８０】
図３に示す第３実施形態の概略レイアウト図は、図２に示す第２実施形態の概略レイアウト図を、プロセスＢに適用した場合を示しており、更に、第２実施形態におけるＰＭＯＳトランジスタＰ２１乃至Ｐ２４に代えて、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端に一致させた構成となっている。ユニット間配線領域ＩＬ２Ｐに関する第２実施形態の構成をプロセスＢに適用するため、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子間を第２メタル層Ｍ２Ｌで接続している。この際、本来の配線方向とは異なり第１メタル層Ｍ１Ｌと同じ方向に第２メタル層Ｍ２Ｌを配置している。この第２メタル層Ｍ２Ｌは第１領域Ａ３と交差するため、第１領域Ａ３には入出力配線領域ＩＯＬ３は形成されず、図示はしていないが基準電圧配線ＶＳＳ３の外側等に配置される構成をとる。尚、第３実施形態の構成に代えて、第２領域Ｂ３Ｐに入出力配線領域ＩＯＬ３を配置し、第２領域Ｂ３Ｎにユニット間配線領域ＩＬ３Ｎを配置するように構成することもできる。
【００８１】
ＰＭＯＳトランジスタＰ３１乃至Ｐ３４と、Ｎ型のウェル領域ＮＷ３との関係、及びＮＭＯＳトランジスタＮ３１乃至Ｎ３４と、Ｐ型のウェル領域ＰＷ３や基準電圧配線ＶＳＳ３との関係、更には、Ｎ／Ｐ型のウェル領域ＮＷ３／ＰＷ３へのバイアス印加をオーミックコンタクト用拡散領域ＮＷＤ３、ＰＷＤ３を介して行う点等については、第２実施形態のレイアウトパターンと同様である。
【００８２】
ここで、第３実施形態では、プロセスＢを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第２メタル層Ｍ２Ｌから行わなければならない。従って、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子を接続する第２メタル層Ｍ２Ｌが第１領域Ａ３を横切って第１メタル層Ｍ１Ｌと並走する構成となっている。
【００８３】
第３実施形態のレイアウトパターンでは、第１領域Ａ３には入出力配線領域ＩＯＬ３を設定せず、ユニット間配線領域ＩＬ３Ｐが電源電圧配線ＶＣＣ３側のみに存在することを利用して、入出力配線領域ＩＯＬ３を基準電圧配線ＶＳＳ３側に配置することができる点で第２実施形態のレイアウトパターンとは異なっているが、基本的な作用については、第２実施形態と同様である。
【００８４】
第３実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ３Ｐが電源電圧配線ＶＣＣ３側のみに存在し、基準電圧配線ＶＳＳ３側には入出力配線領域ＩＯＬ３が存在する点で、第２実施形態のレイアウトパターンとは異なっているが、基本的な効果については、第２実施形態と同様である。
【００８５】
更に、第３実施形態では、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端と一致させて配置しているので、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４が、ユニット間配線領域ＩＬ３Ｐに飛び出さずユニット間配線領域ＩＬ３Ｐを圧迫することなく、レイアウト効率を向上させることができる。ＰＭＯＳトランジスタＰ３１乃至Ｐ３４とユニット間配線領域ＩＬ３Ｐ内のユニット間接続配線との距離を最短距離にすることができ、ユニット間接続配線を構成する第１メタル層Ｍ１Ｌにおける寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００８６】
尚、第３実施形態においては、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端と一致させる場合について例示したが、これとは逆に、ＮＭＯＳトランジスタＮ３１乃至Ｎ３４の外端を基準電圧配線ＶＳＳ３の外端と一致させ、ユニット間配線領域ＩＬ３Ｎを基準電圧配線ＶＳＳ３側に配置した場合にも、ＮＭＯＳトランジスタに関し同様の作用・効果を奏することは言うまでもない。
【００８７】
図４に示す第４実施形態の概略レイアウト図は、図３に示す第３実施形態の概略レイアウト図に加えて、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端を電源電圧配線ＶＣＣ４の外端に一致させると共に、ＮＭＯＳトランジスタＮ４１乃至Ｎ４４の内端を基準電圧配線ＶＳＳ４の内端に一致させる構成である。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子間を第２メタル層Ｍ２Ｌで接続して、第１メタル層Ｍ１Ｌと同じ方向に並走させる構成については第３実施形態と同様である。従って、第１領域Ａ４に入出力配線領域ＩＯＬ４は形成されず、図示していない基準電圧配線ＶＳＳ４の外端側に配置される構成についても第３実施形態と同様である。尚、第２領域Ｂ４Ｐに入出力配線領域ＩＯＬ４を配置し、第２領域Ｂ４Ｎにユニット間配線領域ＩＬ４Ｎを配置するように構成することもできる。
【００８８】
ＰＭＯＳトランジスタＰ４１乃至Ｐ４４とＮ型のウェル領域ＮＷ４との関係、及びＮＭＯＳトランジスタＮ４１乃至Ｎ４４とＰ型のウェル領域ＰＷ４との関係、そして、Ｎ／Ｐ型のウェル領域ＮＷ４／ＰＷ４へのバイアス印加をオーミックコンタクト用拡散領域ＮＷＤ４、ＰＷＤ４を介して行う点等についても第３実施形態のレイアウトパターンと同様である。更に、プロセスＢを想定したレイアウトパターンとなっていることより、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子を接続する第２メタル層Ｍ２Ｌが第１領域Ａ４を横切って第１メタル層Ｍ１Ｌと並走する構成となっている点についても第３実施形態と同様である。
【００８９】
第４実施形態のレイアウトパターンでは、第３実施形態と同様に、第１領域Ａ４に入出力配線領域ＩＯＬ４を設定せず、ユニット間配線領域ＩＬ４Ｐが電源電圧配線ＶＣＣ４の外端側にのみ存在すると共に、入出力配線領域ＩＯＬ４を基準電圧配線ＶＳＳ４の外端側に配置させることができる点を含め基本的な作用については、第３実施形態と同様である。
【００９０】
第４実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ４Ｐが電源電圧配線ＶＣＣ４の外端側にのみ存在し、基準電圧配線ＶＳＳ４の外端側には入出力配線領域ＩＯＬ４が存在する点、及びＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端を電源電圧配線ＶＣＣ４の外端と一致させて配置している点で、第３実施形態のレイアウトパターンと同様であり、基本的な効果については第３実施形態と同様である。
【００９１】
更に、第４実施形態では、ＮＭＯＳトランジスタＮ４１乃至Ｎ４４の内端を基準電圧配線ＶＳＳ４の内端に一致させて配置しているので、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端が電源電圧配線ＶＣＣ４の外端に一致していることと合わせて、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４とＮＭＯＳトランジスタＮ４１乃至Ｎ４４との間隔を最短距離にすることができる。ＰＭＯＳ／ＮＭＯＳトランジスタを接続してＣＭＯＳユニットを構成する際の第１メタル層Ｍ１Ｌの接続配線における寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００９２】
尚、第４実施形態においては、ＰＭＯＳ／ＮＭＯＳトランジスタＰ４１乃至Ｐ４４／Ｎ４１乃至Ｎ４４の外／内端を、各々、電源電圧／基準電圧配線ＶＣＣ４／ＶＳＳ４の外／内端と一致させる場合について例示したが、これとは逆に、各々のトランジスタの内／外端を、電源電圧／基準電圧配線ＶＣＣ４／ＶＳＳ４の内／外端と一致させる場合にも同様の作用・効果を奏することは言うまでもない。
【００９３】
図５に示す第５実施形態は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎ乃至ＩＬ４ＰとＣＭＯＳユニットであるナンドゲートのレイアウト配置との関係を示している。図５には、ｎ入力ナンドゲートの回路図を示している。ナンドゲート回路図は、電源電圧配線ＶＣＣ５と出力端子ＯＵＴとの間で並列接続されるＰＭＯＳトランジスタＭＰ１乃至ＭＰｎ（ゲート幅はＷｐ）と、出力端子ＯＵＴと基準電圧配線ＶＳＳ５との間に直列接続されるＮＭＯＳトランジスタＭＮ１乃至ＭＮｎ（ゲート幅はＷｎ）とにより構成されている。半導体集積回路装置のＰ／Ｎ型導電体の多数キャリア（電子／正孔（ホール））の易動度の比が１対２であることより、ＰＭＯＳ／ＮＭＯＳトランジスタの電流駆動能力としてゲート幅の比を２対１として、出力ノードの立上りと立下がりの出力波形を同一とする一般的な回路設計がなされる。従って、図５では、
Ｗｐ：Ｗｎ／ｎ＝２：１
の関係が成立し、この式を整理すると、
Ｗｎ＝（ｎ／２）×Ｗｐ
ここでナンドゲートの入力端子数が２以上であることより（ｎ≧２）、
Ｗｎ≧Ｗｐ（等号は、ｎ＝２のとき）
の関係が導かれる。
【００９４】
４入力（ｎ＝４、Ｗｎ＝２Ｗｐ）の場合についてレイアウトした際のＰＭＯＳ／ＮＭＯＳトランジスタの概略レイアウト図を下段に示している。ＰＭＯＳトランジスタを基準として、ゲート端子を折り返さないでレイアウトする場合を考える。ＰＭＯＳトランジスタのゲート幅がＷの場合には、ＮＭＯＳトランジスタのゲート幅は２Ｗとなる（Ｗｎ＝２Ｗｐ＝２Ｗ）。２Ｗの幅が基準電圧配線ＶＳＳ５の幅以下であれば、ＮＭＯＳトランジスタはゲート端子を折り返さなくてよい。従って、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、ゲート本数が同数となり、ゲート、ソース、ドレインの各端子が対向するようにレイアウトすることができる。
【００９５】
これに対して、ＰＭＯＳトランジスタのゲート幅が２Ｗの場合には、ＮＭＯＳトランジスタのゲート幅は４Ｗとなる（Ｗｎ＝２Ｗｐ＝４Ｗ）。４Ｗの幅が基準電圧配線ＶＳＳ５幅以上であれば、ＮＭＯＳトランジスタはゲート端子を折り返さなくてはならない。図５では１回折り返したレイアウトを示している。この場合には、ＮＭＯＳトランジスタのゲート本数はＰＭＯＳトランジスタのゲート本数の倍となる。
【００９６】
第５実施形態によれば、ナンドゲートでは、各々のゲート幅は図５に示す関係式となりＮＭＯＳトランジスタのゲート幅がＰＭＯＳトランジスタのゲート幅を下回ることはないため、予め設定された電源電圧配線ＶＣＣ５及び基準電圧配線ＶＳＳ５の幅に配置する際には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、電源電圧配線ＶＣＣ５側にユニット間配線領域ＩＬ５Ｐが存在する場合には、ＮＭＯＳトランジスタのゲート本数とＰＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【００９７】
また、基準電圧配線ＶＳＳ５側にユニット間配線領域ＩＬ５Ｎが存在する場合には、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【００９８】
従って、接続配線の折れ曲がりに伴うコンタクトＣｖを介した第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとの接続や、折れ曲がり部分における第２メタル層Ｍ２Ｌ同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００９９】
図６に示す第６実施形態は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎ乃至ＩＬ４ＰとＣＭＯＳユニットであるノアゲートのレイアウト配置との関係を示している。図６では、ノアゲート回路図としてｍ入力のノアゲートを示している。ノアゲート回路図は、電源電圧配線ＶＣＣ６と出力端子ＯＵＴとの間で直列接続されたＰＭＯＳトランジスタＭＰ１乃至ＭＰｍ（ゲート幅はＷｐ）と、出力端子ＯＵＴと基準電圧配線ＶＳＳ６との間に並列接続されたＮＭＯＳトランジスタＭＮ１乃至ＭＮｍ（ゲート幅はＷｎ）とにより構成されている。第５実施形態の場合と同様に多数キャリアの易動度の比（１対２）からＰＭＯＳ／ＮＭＯＳトランジスタのゲート幅の比は２対１として、
Ｗｐ／ｍ：Ｗｎ＝２：１
の関係が成立し、この式を整理すると、
Ｗｐ＝２ｍ×Ｗｎ
ここでノアゲートの入力端子数が２以上であることより（ｍ≧２）、
Ｗｐ≧４Ｗｎ（等号は、ｍ＝２のとき）
の関係が導かれる。
【０１００】
２入力（ｍ＝２、Ｗｐ＝４Ｗｎ）の場合についてレイアウトした際のＰＭＯＳ／ＮＭＯＳトランジスタの概略レイアウト図を下段に示している。ＮＭＯＳトランジスタを基準として、ゲート端子を折り返さないでレイアウトする場合を考える。ＮＭＯＳトランジスタのゲート幅がＷの場合には、ＰＭＯＳトランジスタのゲート幅は４Ｗとなる（Ｗｐ＝４Ｗｎ＝４Ｗ）。４Ｗの幅が電源電圧配線ＶＣＣ６の幅以下であれば、ＰＭＯＳトランジスタはゲート端子を折り返さなくてよい。従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタはゲート本数が同数となり、ゲート、ソース、ドレインの各端子が対向するようにレイアウトすることができる。
【０１０１】
これに対して、４Ｗの幅が電源電圧配線ＶＣＣ６の幅以上であれば、ＰＭＯＳトランジスタはゲート端子を折り返さなくてはならない。図６では１回折り返したレイアウトを示している。この場合には、ＰＭＯＳトランジスタのゲート本数はＮＭＯＳトランジスタのゲート本数の倍となる。
【０１０２】
第６実施形態によれば、ノアゲートでは、各々のゲート幅は図６に示す関係式となりＰＭＯＳトランジスタのゲート幅がＮＭＯＳトランジスタのゲート幅を下回ることはないため、予め設定された電源電圧配線ＶＣＣ６及び基準電圧配線ＶＳＳ６の幅に配置する際には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、基準電圧配線ＶＳＳ６側にユニット間配線領域ＩＬ６Ｎが存在する場合には、ＰＭＯＳトランジスタのゲート本数とＮＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【０１０３】
また、電源電圧配線ＶＣＣ６側にユニット間配線領域ＩＬ６Ｐが存在する場合には、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【０１０４】
従って、接続配線の折れ曲がりに伴うコンタクトＣｖを介した第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとの接続や、折れ曲がり部分における第２メタル層Ｍ２Ｌ同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【０１０５】
図７に示す第７実施形態の概略レイアウト図は、図２に示す第２実施形態の概略レイアウト図を、基準電圧配線ＶＳＳ７の外側を基準にミラー反転して折り返し、ミラー反転した各々のＰ型のウェル領域を１つにマージして新たにＰ型のウェル領域ＰＷ７とすると共に、Ｐ型のウェル領域ＰＷ７へのバイアス印加をするためのオーミックコンタクト用拡散領域ＰＷＤ７を共通化した構成となっている。
【０１０６】
第７実施形態によれば、ミラー反転部である第３領域Ｃ７においては、ユニット間接続配線は配置されないので、素子間の耐圧等のデバイス要因から決定される間隔、及び機能回路への入出力配線を配置する場合には配線幅の距離等を考慮することにより決定される必要最小限の間隔を設定して、レイアウト間の位置関係を決定できるので、レイアウト効率を高め高集積化を図るのに好都合である。
【０１０７】
また、Ｐ型のウェル領域ＰＷ７のマージやバイアス印加用の拡散領域ＰＷＤ７の共通化も、レイアウト効率を向上に寄与するものであり、高集積化を図るのに好都合である。
【０１０８】
図８は、第１実施形態に示すように電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側にユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎを配置し、更に、第３実施形態に示すように、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端及びＮＭＯＳトランジスタＮ３１乃至Ｎ３４の外端を、ユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎに近づけるように、電源電圧配線ＶＣＣ３の外端及び基準電圧配線ＶＳＳ３の外端に一致させて配置した構成を有して、図２３の機能回路ＦＮＢをレイアウトしたレイアウトパターン図の具体例である。論理回路ＣＩＲ１乃至ＣＩＲ４の配置順序は図２４の従来技術と同じである。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図９乃至図１２に示す。図中、従来技術におけるレイアウトパターン図と同一の構成要素については同一の符号を付し説明を省略する。
【０１０９】
図８に示す第１及び第３実施形態の具体例では、ＰＭＯＳトランジスタとＮ型のウェル領域ＮＷとの関係、及びＮＭＯＳトランジスタとＰ型のウェル領域ＰＷとの関係、更には、機能回路への入出力配線が第１領域Ａに配置されて入出力配線領域ＩＯＬを構成している点については従来技術のレイアウトパターンと同様であるので、ここでの説明は省略する。また、本具体例では、従来技術の場合と同様に図２０に示すプロセスＢを適用して構成されているため、第１乃至第３メタル層Ｍ１Ｌ乃至Ｍ３Ｌ間を接続するコンタクトＣｖ、Ｃｖｖの構成、及びＰｏｌｉＳｉ層が第２メタル層Ｍ２Ｌとの間でコンタクトＣｐｐにより接続されている点に関しても従来技術のレイアウトパターンと同様であり、各配線層の配線方向についても従来技術と同じであり、ここでの説明は省略する。
【０１１０】
本具体例では、ＰＭＯＳトランジスタは、電源電圧配線ＶＣＣからはみ出すことなく外端を電源電圧配線ＶＣＣの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＰが配置されている。また、ＮＭＯＳトランジスタは、基準電圧配線ＶＳＳからはみ出すことなく外端を基準電圧配線ＶＳＳの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＮが配置されている。Ｎ／Ｐ型のウェル領域ＮＷ／ＰＷへのバイアス印加を行うための拡散領域ＮＷＤ、ＰＷＤは、各々、ユニット間配線領域ＩＬＰ、ＩＬＮの外側に配置されている。
【０１１１】
電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとに挟まれた第１領域Ａには、ユニット間配線領域ＩＬＰ、ＩＬＮは存在しておらず、機能回路のレイアウトパターンを貫く入出力配線ＯＵＴ１乃至ＯＵＴ７が配置されている入出力配線領域ＩＯＬのみが存在する。従って、第１領域Ａには配線用の領域が未配線のまま冗長な空白領域として残ることはなく、レイアウト効率が向上して高集積化を図ることができる。
【０１１２】
また、第１領域Ａに空白領域等の冗長な領域が存在しないので、ＰＭＯＳ／ＮＭＯＳトランジスタ間を最短距離で接続することができる。また、ＰＭＯＳトランジスタの外端を電源電圧配線ＶＣＣの外端に一致させ、ＮＭＯＳトランジスタの外端を基準電圧配線ＶＳＳの外端に一致させており、各々のユニット間配線領域ＩＬＰ、ＩＬＮまでの距離を最短距離にすることができる。接続配線に伴う寄生抵抗や寄生容量等の寄生素子成分を最小限に低減することができ、ＣＭＯＳユニットにおける信号遅延差等を生ぜず、ユニット特性を好適に維持することができる。具体的な効果としては、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン配線における寄生抵抗を低減する効果を有する。例えば、図９における論理回路ＣＩＲ１のインバータゲートＩ５では、従来技術のレイアウトパターンの場合に比して、１８シート分（シート抵抗とは、配線長／配線幅を表す）の配線長の減少効果が得られる。接続配線である第１メタル層Ｍ１Ｌのシート抵抗を３Ωと仮定すると、約６０Ωの抵抗低減効果が得られることとなる。インバーゲートＩ５の駆動負荷容量を寄生容量を含めて１ｐＦと仮定すると、時定数として約０．０６ｎｓの短縮効果が得られる。数１００ＭＨｚ以上で動作する半導体集積回路装置においては、この時定数短縮は、内部信号のタイミングスキューの抑制に大きな効果を有するものである。また、この時定数が加算されるクリティカルパスにおいては信号伝播遅延時間の短縮に直接に影響し動作速度の高速化には必須なものである。
【０１１３】
また、ウェル領域ＮＷ、ＰＷの面積も最小化することができ、ウェルバイアスの安定印加を可能として、ラッチアップ耐性の確保や、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアスの安定化による素子特性の安定化を実現することができる。
【０１１４】
また、ＰＭＯＳ／ＮＭＯＳトランジスタが電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳから飛び出さないので、各々のユニット間配線領域ＩＬＰ、ＩＬＮを圧迫することはなく、レイアウト効率を向上させることができる。
【０１１５】
本具体例では、電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳの外側に、それぞれユニット間配線領域ＩＬＰ、ＩＬＮを配置する構成について説明したが、これに限定されることはなく、電源電圧配線ＶＣＣあるいは基準電圧配線ＶＳＳの何れが一方の外側にのみユニット間配線領域ＩＬＰあるいはＩＬＮを配置する構成としてもよい。この場合、第１領域Ａには、第２メタル層Ｍ２Ｌの入出力配線を配置する入出力配線領域ＩＯＬに交差して、ＰＭＯＳ／ＮＭＯＳトランジスタ間を接続する接続配線が第１メタル層Ｍ１Ｌで配線されることとなる。従って、この場合の仕様プロセスは図２０におけるプロセスＢとなる。
【０１１６】
図１３は、第４実施形態の構成を有して、図２３の機能回路ＦＮＢをレイアウトしたレイアウトパターン図の具体例である。論理回路ＣＩＲ１乃至ＣＩＲ４の配置順序は図２４の従来技術と同じである。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図１４乃至図１７に示す。図中、従来技術におけるレイアウトパターン図と同一の構成要素については同一の符号を付し説明を省略する。
【０１１７】
図１３に示す第４実施形態の具体例では、ＰＭＯＳトランジスタとＮ型のウェル領域ＮＷとの関係、及びＮＭＯＳトランジスタとＰ型のウェル領域ＰＷとの関係については従来技術のレイアウトパターンと同様であるのでここでの説明は省略する。また、本具体例では、従来技術の場合と同様に図２０に示すプロセスＢを適用して構成されているため、第１乃至第３メタル層Ｍ１Ｌ乃至Ｍ３Ｌ、ＰｏｌｉＳｉ層の配線方向、及び各配線層間を接続するコンタクトＣｖ、Ｃｖｖ、Ｃｐｐの構成に関しても従来技術のレイアウトパターンと同様でありここでの説明は省略する。
【０１１８】
本具体例では、ＰＭＯＳトランジスタは、電源電圧配線ＶＣＣからはみ出すことなく外端を電源電圧配線ＶＣＣの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＰが配置されている。また、ＮＭＯＳトランジスタは、基準電圧配線ＶＳＳからはみ出すことなく内端を基準電圧配線ＶＳＳの内端に一致させて配置されており、基準電圧配線ＶＳＳの外端側に入出力配線領域ＩＯＬが配置されている。Ｎ型のウェル領域ＮＷへのバイアス印加を行うための拡散領域ＮＷＤはユニット間配線領域ＩＬＰの外側に配置されている。尚、Ｐ型のウェル領域ＰＷへのバイアス印加を行うための拡散領域ＰＷＤは基準電圧配線ＶＳＳと入出力配線領域ＩＯＬとの間に配置されている。
【０１１９】
電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとに挟まれた第１領域Ａには、ユニット間配線領域、入出力配線領域は共に存在しない。従って、第１領域Ａは、配線用の領域が未配線のまま冗長な空白領域として残ることがなく、更に領域幅がＰＭＯＳ／ＮＭＯＳトランジスタ間の耐圧仕様等のレイアウト仕様により決定されるため、必要最小限の幅に圧縮することができる。機能回路のレイアウト効率を高めることができ、高集積化を図ることができる。
【０１２０】
また、第１領域Ａの幅が必要最小限に圧縮されていることに加えＮＭＯＳトランジスタの内端が基準電圧配線ＶＳＳの内端に一致しているので、ＰＭＯＳ／ＮＭＯＳトランジスタ間を最短距離で接続することができる。また、ＰＭＯＳトランジスタの外端を電源電圧配線ＶＣＣの外端に一致させ、各々のユニット間配線領域ＩＬＰまでの距離を最短距離にすることができる。接続配線に伴う寄生抵抗や寄生容量等の寄生素子成分を最小限に低減することができ、ＣＭＯＳユニットにおける信号遅延差等を生ぜず、ユニット特性を好適に維持することができる。具体的な効果としてＰＭＯＳ／ＮＭＯＳトランジスタのドレイン配線における寄生抵抗の低減効果があることは、図８の具体例と同様である。
【０１２１】
また、ウェル領域ＮＷ、ＰＷの面積も最小化することができ、ウェルバイアスの安定印加を可能として、ラッチアップ耐性の確保や、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアスの安定化による素子特性の安定化を実現することができる。
【０１２２】
また、ＰＭＯＳ／ＮＭＯＳトランジスタが電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳから飛び出さないので、各々のユニット間配線領域ＩＬＰや入出力配線領域ＩＯＬを圧迫することはなく、レイアウト効率を向上させることができる。
【０１２３】
ここで、ユニット間配線領域ＩＬＰを電源電圧配線ＶＣＣの外側に配置する場合において、ナンドゲートの構成について、図１４の論理回路ＣＩＲ１におけるナンドゲートＤ１乃至Ｄ５、及び図１５の論理回路ＣＩＲ２におけるナンドゲートＤ６、Ｄ７を例にとり説明する。この場合には、ナンドゲートＤ１乃至Ｄ６を構成するＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数は同数とすることが好ましい。各々のトランジスタの各端子が１対１に対向するので、ユニット間配線領域ＩＬＰからの接続配線に冗長な迂回路を設けることなく１つの配線層で直線的に配線することができるからである。また、ナンドゲートＤ７に示すように、ＰＭＯＳトランジスタのゲート本数を、ＮＭＯＳトランジスタのゲート本数に比して多く設定してやる場合にも、接続配線に冗長性なく配線することができる。尚、ナンドゲートＤ７は、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート幅比が、４対１となる特殊な構成を有したナンドゲートである。
【０１２４】
また、ノアゲートの場合を、図１５の論理回路ＣＩＲ２におけるノアゲートＲ１、Ｒ４を例にとり説明する。ノアゲートＲ１の場合のように、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数に比して多くするか、あるいは、ノアゲートＲ４の場合のように、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数を同数にすることが好ましい。各々のトランジスタの各端子が１対１に対向するので、ユニット間配線領域ＩＬＰからの接続配線に冗長な迂回路を設けることなく、１つの配線層で直線的に配線することができるからである。
【０１２５】
本具体例とは反対に、基準電圧配線ＶＳＳの外側にユニット間配線領域ＩＬＮを配置する場合には、上記の関係を逆転させればよい。即ち、ナンドゲートについては、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数に比して多くするか、あるいは同数とし、ノアゲートについては、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数を同数とすることが好ましい。
【０１２６】
本具体例では、電源電圧配線ＶＣＣの外側にユニット間配線領域ＩＬＰを配置し、基準電圧配線ＶＳＳの外側に入出力配線領域ＩＯＬを配置する構成について説明したが、ユニット間配線領域ＩＬＰ、ＩＬＮと入出力配線領域ＩＯＬとを、電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとの外側に分けて配置する構成としてもよい。この場合、第１領域Ａは、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間を接続する第１メタル層Ｍ１Ｌのみが配線されることとなる。そして、ＰＭＯＳトランジスタのゲート端子へは電源電圧配線ＶＣＣ側のユニット間配線領域ＩＬＰから供給され、ＮＭＯＳトランジスタのゲート端子へは電源電圧配線ＶＳＳ側のユニット間配線領域ＩＬＮから供給されることとなる。
【０１２７】
また、ユニット間配線領域ＩＬＰと入出力配線領域ＩＯＬとを共に、電源電圧配線ＶＣＣ側、あるいは基準電圧配線ＶＳＳ側の何れか一方のみに配置する構成としてもよい。この場合、第１領域Ａは、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間を接続する第１メタル層Ｍ１Ｌのみが配線されることとなる。
【０１２８】
尚、本発明は前記第１乃至第７実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
ユニット間配線領域、入出力配線領域は、本実施形態において説明した配置領域以外にも、レイアウト効率を向上させ、構成要素の特性劣化を防止し、あるいはレイアウト設計の変更を容易化する配置であれば、第１領域乃至第３領域内の適宜の領域に配置することができる。
また、各実施形態においては、適宜、製造プロセスをプロセスＡ、Ｂとした場合のレイアウトパターンについて説明したが、相互にプロセスを変更して実施することも、更に別のプロセスにおいて実施することも可能である。
【０１２９】
（付記１） 中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ前記第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の前記基本回路ユニットで構成される論理回路ユニットと、複数の前記論理回路ユニットで構成される機能回路ユニットとを備え、前記機能回路ユニットを適宜に多段配置する半導体集積回路装置において、
前記ＰＭＯＳ及びＮＭＯＳトランジスタ構造の少なくとも一部分を前記第１及び第２電源配線下に配置すると共に、
前記基本回路ユニット間を接続する配線、もしくは前記論理回路ユニット間を接続する配線のうち前記機能回路ユニット内で終端するユニット間接続配線を、前記第１及び第２電源配線を構成する配線層と同層、あるいは下層の配線層で構成する際、前記第１領域以外の領域である第２領域に配置することを特徴とする半導体集積回路装置。
（付記２） 前記第１電源配線の下層には、前記第１電源配線に沿って、ＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタを囲むＮ型のウェル領域が配置され、前記第２電源配線の下層には、前記第２電源配線に沿って、ＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタを囲むＰ型のウェル領域が配置されていることを特徴とする付記１に記載の半導体集積回路装置。
（付記３） 前記ユニット間接続配線の配置領域は、前記第２領域のうち、ＰＭＯＳ及びＮＭＯＳトランジスタの配置領域の外方領域であることを特徴とする付記１又は２に記載の半導体集積回路装置。
（付記４） 前記ユニット間接続配線は、前記第１電源配線側の前記第２領域に配置され、前記ＰＭＯＳトランジスタは、前記第１電源配線領域に包含されていることを特徴とする付記３に記載の半導体集積回路装置。
（付記５） 前記ユニット間接続配線は、前記第２電源配線側の前記第２領域に配置され、前記ＮＭＯＳトランジスタは、前記第２電源配線領域に包含されていることを特徴とする付記３に記載の半導体集積回路装置。
（付記６） 前記ＰＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第１電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記４に記載の半導体集積回路装置。
（付記７） 前記ＮＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第２電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記４に記載の半導体集積回路装置。
（付記８） 前記ＮＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第２電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記５に記載の半導体集積回路装置。
（付記９） 前記ＰＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第１電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記５に記載の半導体集積回路装置。
（付記１０） 前記基本回路ユニットが第１ナンドゲートである場合、
前記第１ナンドゲートを構成するレイアウトパターンにおいて、前記ＰＭＯＳトランジスタのゲート本数と、前記ＮＭＯＳトランジスタのゲート本数とが同数であることを特徴とする付記４に記載の半導体集積回路装置。
（付記１１） 前記基本回路ユニットが第１ノアゲートである場合、
前記第１ノアゲートを構成するレイアウトパターンにおいて、前記ＮＭＯＳトランジスタのゲート本数に比して、前記ＰＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする付記４に記載の半導体集積回路装置。
（付記１２） 前記基本回路ユニットが第２ナンドゲートである場合、
前記第２ナンドゲートを構成するレイアウトパターンにおいて、前記ＰＭＯＳトランジスタのゲート本数に比して、前記ＮＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする付記５に記載の半導体集積回路装置。
（付記１３） 前記基本回路ユニットが第２ノアゲートである場合、
前記第２ノアゲートを構成するレイアウトパターンにおいて、前記ＮＭＯＳトランジスタのゲート本数と、前記ＰＭＯＳトランジスタのゲート本数とが同数であることを特徴とする付記５に記載の半導体集積回路装置。
（付記１４） 必要に応じて多段配置された２組の前記機能回路ユニット群を、前記ユニット間接続配線の配置領域とは反対側の端部を対向させてミラー配置してなることを特徴とする付記４又は５に記載の半導体集積回路装置。
（付記１５） ミラー配置された前記２組の前記機能回路ユニット群において、対向する同一導電型のトランジスタを囲むウェル領域は共有して設けられていることを特徴とする付記１４に記載の半導体集積回路装置。
（付記１６） 前記共有されたウェル領域へのバイアス印加用コンタクト領域は共有して設けられていることを特徴とする付記１５に記載の半導体集積回路装置。
【０１３０】
【発明の効果】
本発明によれば、半導体集積回路装置の機能回路群をチップ上の１方向に展開するレイアウトパターンにおいて、ＣＭＯＳユニット間、及び論理回路間の内部接続配線を、電源電圧配線と基準電圧配線との外側に配置することにより、電源電圧配線と基準電圧配線とに挟まれた領域を必要最小限の間隔に低減することができ接続配線等が配置されない余分な空白領域がなくなりレイアウト効率を高めて高集積化に寄与することができる
【０１３１】
また、電源電圧配線と基準電圧配線との間を必要最小限の間隔に低減することができるので、ＰＭＯＳ／ＮＭＯＳトランジスタを最短長で接続することができ接続配線の寄生素子成分を最小限に低減することができる。また、ウェル面積も必要最小限にすることができる。両トランジスタを接続して構成されるＣＭＯＳユニットの特性向上やラッチアップ耐性の悪化を防止することができる。
【０１３２】
更に、レイアウト設計の開始に際して、電源電圧配線と基準電圧配線との間隔を見積り易くなり、また、レイアウト設計による電源電圧配線と基準電圧配線との位置決定後の回路変更に伴う内部接続配線の追加に対しても、電源電圧配線と基準電圧配線との位置を変更することなく対応できるので、短期間設計を図ることができる。
【図面の簡単な説明】
【図１】 第１実施形態の概略レイアウト図である。
【図２】 第２実施形態の概略レイアウト図である。
【図３】 第３実施形態の概略レイアウト図である。
【図４】 第４実施形態の概略レイアウト図である。
【図５】 ユニット間配線領域とナンドゲートのレイアウト配置との関係を示す説明図である（第５実施形態）。
【図６】 ユニット間配線領域とノアゲートのレイアウト配置との関係を示す説明図である（第６実施形態）。
【図７】 第７実施形態の概略レイアウト図である。
【図８】 図２３の機能回路を第１及び第３実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図９】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図１０】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図１１】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図１２】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【図１３】 図２３の機能回路を第４実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図１４】 第４実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図１５】 第４実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図１６】 第４実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図１７】 第４実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【図１８】 半導体集積回路装置において機能回路群の配置関係を示す概略レイアウト図である。
【図１９】 従来技術における機能回路群の一部を拡大した概略レイアウト図である。
【図２０】 半導体集積回路装置における製造プロセス別の多層配線構造を示す説明図である。
【図２１】 プロセスＡを使用した場合の概略レイアウト図である。
【図２２】 プロセスＢを使用した場合の概略レイアウト図である。
【図２３】 機能回路の具体例を示す回路ブロック図である。
【図２４】 図２３の機能回路を従来技術でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図２５】 従来技術の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図２６】 従来技術の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図２７】 従来技術の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図２８】 従来技術の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【符号の説明】
Ａ１、Ａ２、Ａ３、Ａ４、Ａ７Ｐ、Ａ７Ｎ
第１領域
Ｂ１Ｐ、Ｂ１Ｎ、Ｂ２Ｐ、Ｂ２Ｎ、Ｂ３Ｐ、Ｂ３Ｎ、Ｂ４Ｐ、Ｂ４Ｎ、Ｂ７Ｐ、Ｂ７Ｎ
第２領域
Ｃ７ 第３領域
ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４、ＣＩＲ１１、ＣＩＲ１２、ＣＩＲ２１、ＣＩＲ２２、ＣＩＲ３１、ＣＩＲ３２、ＣＩＲ４１、ＣＩＲ４２
論理回路
Ｃｖｖ 第３メタル層と第２メタル層との間のＶＩＡコンタクト
Ｃｖ、Ｃｖ１０１、Ｃｖ１０２、Ｃｖ１０３、Ｃｖ１０４
第２メタル層と第１メタル層との間のＶＩＡコンタクト
Ｃｐｐ、Ｃｐｐ１０１、Ｃｐｐ１０２
第２メタル層とＰｏｌｙＳｉ層との間のコンタクト
Ｃｐ 第１メタル層とＰｏｌｙＳｉ層との間のコンタクト
Ｃｄ１０１、Ｃｄ１０２、Ｃｄ１０３、Ｃｄ１０４
第１メタル層と拡散層との間のコンタクト
ＦＮＢ 機能回路
ＦＮＢＬ１、ＦＮＢＬ２、ＦＮＢＬｎ
機能回路群
ＩＬＰ、ＩＬＮ、ＩＬ１Ｐ、ＩＬ１Ｎ、ＩＬ２Ｐ、ＩＬ３Ｐ、ＩＬ４Ｐ、ＩＬ１００
ユニット間配線領域
ＩＯＬ、ＩＯＬ１、ＩＯＬ２、ＩＯＬ１００
入出力配線領域
Ｍ１Ｌ 第１メタル層
Ｍ２Ｌ 第２メタル層
Ｍ３Ｌ 第３メタル層
ＮＷ、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ１００
Ｎ型のウェル
ＰＷ、ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４、ＰＷ７、ＰＷ１００
Ｐ型のウェル
ＶＣＣ、ＶＣＣ１、ＶＣＣ２、ＶＣＣ３、ＶＣＣ４、ＶＣＣ１００
電源電圧配線
ＶＳＳ、ＶＳＳ１、ＶＳＳ２、ＶＳＳ３、ＶＳＳ４、ＶＳＳ１００
基準電圧配線
【発明の属する技術分野】
本発明は、半導体集積回路装置のレイアウトパターンに関するものであり、特に、機能回路群のレイアウトをチップ上の１方向に展開して構成する半導体集積回路装置のレイアウトパターンに関するものである。
【０００２】
【従来の技術】
従来より、半導体集積回路装置のダイサイズの高集積化の要求に応える１手法として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをペアとしたＣＭＯＳユニットを基本構成として複数の論理回路を備えた機能回路を、信号の流れに沿って１方向に配置して、複数の機能回路を並べて機能回路群とするレイアウト手法が採用されている。ゲートアレイ方式やスタンダードセル方式以外の、ダイナミックランダムアクセスメモリに代表される半導体メモリ等のいわゆるカスタム製品において採用されているレイアウト手法である。
【０００３】
ここで、以下の説明において使用されるＣＭＯＳユニット、あるいはユニットとは、ＰＭＯＳ／ＮＭＯＳトランジスタをペアとして適宜の構成で接続してなるもので、論理ゲートやトランスファゲート等の基本機能を構成する回路単位を称するものとする。また、ＰＭＯＳ／ＮＭＯＳトランジスタ単独でも、キャパシタ素子や抵抗素子等の基本回路機能を奏する態様で使用されるものについてはユニットとして分類する。ＰＭＯＳ／ＮＭＯＳトランジスタで構成されないものについては必ずしもユニットとして分類されないものもある。例えば、後述するトリミング用の配線層スイッチがこれにあたる。このスイッチは１つの基本回路素子を構成するために素子間の接続を決定するものである。スイッチにより接続された１群の素子全体が基本回路素子でありユニットを構成するものとなる。従って、個々の素子はユニットの定義には含まれない。また、キャパシタ素子や抵抗素子等もユニットには含まれない。配線領域中に埋め込ませて配置することができ、素子特性、レイアウト効率等への影響がないからである。
【０００４】
ゲートアレイ方式やスタンダードセル方式が、チップ上に２次元展開された特定の区画の中で、所定の配線グリッドのピッチに合わせて縦横に配線を施すことにより、結線処理の時間短縮を主眼としているのに対して、機能回路群を信号の流れに沿って１方向に配置するレイアウト手法では、限られた配線層を使用して限られた配置領域に如何に高集積にレイアウトするかを主眼としたレイアウト手法である。
【０００５】
図１８に示す概略レイアウト図は、メタル３層プロセスにおける半導体集積回路装置Ｃｈｉｐのレイアウト例である。図１８における半導体集積回路装置Ｃｈｉｐでは、Ｙ方向に展開された２つのメモリセル領域Ｍ１、Ｍ２を有している。メモリセル領域Ｍ１、Ｍ２の間には、Ｘ方向に展開された機能回路群ＦＮＢＬ１、ＦＮＢＬ２、乃至ＦＮＢＬｎが、各々、レイアウト幅ＢＷ１、ＢＷ２、乃至ＢＷｎでＹ方向に配列されている。そして、電源電圧パッドＶＣＰからは電源電圧配線ＶＣＣが、基準電圧パッドＶＳＰからは基準電圧配線ＶＳＳが、最上位のメタル層である第３メタル層Ｍ３Ｌにより機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎを横切って配線され、電源電圧ＶＣＣと基準電圧ＶＳＳを供給している。高集積化を図るため、各機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎは、各レイアウト幅ＢＷ１乃至ＢＷｎが最小になるようにレイアウトされている。
【０００６】
次に、機能回路群ＦＮＢＬ１の一部１００を拡大した概略レイアウト図を図１９に示す。機能回路群ＦＮＢＬ１の一部１００が論理回路ＣＩＲ１１０、ＣＩＲ１２０、ＣＩＲ１３０、ＣＩＲ１４０で構成されており、各々の論理回路ＣＩＲ１１０乃至ＣＩＲ１４０は、論理回路ＣＩＲ１１０に例示するようにＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とが対となってＣＭＯＳユニットを構成している。両タイプのＭＯＳトランジスタは接続配線ＬＶ１００で接続されて構成されている。この接続配線ＬＶ１００は最下層のメタル配線層である第１メタル配線層Ｍ１Ｌが使用されている。ここでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが１対１に接続されたインバータゲートやトランスファゲート等の場合をＣＭＯＳユニットとして例示しているが、これに限定されることはなくナンドゲート、ノアゲート等の各種論理ゲートやＭＯＳキャパシタ等の各種の論理ゲートや基本回路素子がＣＭＯＳユニットとして構成されている。また、ＰＭＯＳトランジスタの上層には第２メタル層Ｍ２Ｌにより機能回路群ＦＮＢＬ１に電源電圧ＶＣＣを供給するための電源電圧配線ＶＣＣ１００が配線されており、第３メタル層Ｍ３Ｌで配線されている電源電圧配線ＶＣＣとの交差部においてビア（ＶＩＡ）コンタクトＣｖｖにより相互に接続されている。同様に、ＮＭＯＳトランジスタの上層にも第２メタル層Ｍ２Ｌにより機能回路群ＦＮＢＬ１に基準電圧ＶＳＳを供給するための基準電圧配線ＶＳＳ１００が配線されており、図示されていない第３メタル層Ｍ３Ｌで配線されている基準電圧配線ＶＳＳとの交差部においてビア（ＶＩＡ）コンタクトＣｖｖにより相互に接続されている。更に、第２メタル層Ｍ２Ｌで配線されている電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間には、機能回路群ＦＮＢＬ１に必要とされる入出力線配線、及ＰＭＯＳ／ＮＭＯＳトランジスタペアＰ１とＮ１乃至Ｐ３とＮ３等のＣＭＯＳユニット間やＣＩＲ１１０乃至ＣＩＲ１４０等の論理回路間を接続される接続配線等の内部配線ＬＨ１００が必要に応じて配線されている。機能回路群ＦＮＢＬ１に必要とされる電流容量に応じた電源電圧配線ＶＣＣ１００及び基準電圧配線ＶＳＳ１００の幅と、機能回路群ＦＮＢＬ１における回路構成・レイアウト配置で決定される内部配線ＬＨ１００の数に従って、機能回路群ＦＮＢＬ１のブロック幅ＢＷ１が決定される。他の機能回路群ＦＮＢＬ２乃至ＦＮＢＬｎについても同様に決定される。
【０００７】
上記の説明では、メタル配線層として第１乃至第３メタル配線層Ｍ１Ｌ乃至Ｍ３Ｌを有している。これにＭＯＳトランジスタのゲート電極としてポリシリコン（以下、ＰｏｌｙＳｉ）層が加わり４層の配線構造を有している。この４層構造を実現する製造プロセスとしては様々なプロセスが考えられるが、そのプロセス例を図２０に示す。図２０のうち、プロセスＡでは、各層間の直接接続が可能な構造を有している。即ち、第３メタル配線層Ｍ３Ｌと第２メタル配線層Ｍ２Ｌとの間はＶＩＡコンタクトＣｖｖで接続され、第２メタル配線層Ｍ２Ｌと第１メタル配線層Ｍ１Ｌとの間はＶＩＡコンタクトＣｖで接続され、第１メタル配線層Ｍ１ＬとＰｏｌｉＳｉ層との間はコンタクトＣｐで接続される。これに対してプロセスＢでは、ＰｏｌｙＳｉ層は直上の第１メタル配線層Ｍ１Ｌとはオーミックコンタクトを取ることができないため、第２メタル配線層Ｍ２Ｌとの間でコンタクトＣｐｐにより接続をとる構造を有している。従って、機能回路群ＦＮＢＬ１乃至ＦＮＢＬｎのレイアウト設計においては、これらのプロセス要因を適宜考慮してレイアウトを実施する必要がある。
【０００８】
図２１、２２には、製造プロセスの違いによる内部配線ＬＨ１００の違いを示している。図２１はプロセスＡを使用した場合の概略レイアウト図であり、図２２はプロセスＢを使用した場合の概略レイアウト図である。共に、電源電圧配線ＶＣＣ１００は第２メタル層Ｍ２Ｌで配線され、その直下にはＰＭＯＳトランジスタが配置されており、基準電圧配線ＶＳＳ１００も第２メタル層Ｍ２Ｌで配線され、その直下にはＮＭＯＳトランジスタが配置されている。そして、ＰＭＯＳ／ＮＭＯＳトランジスタ間は、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットを構成している。第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとは直交して配線されている。図２１では、ＰｏｌｙＳｉ層と第１メタル層Ｍ１ＬとがコンタクトＣｐにより直接接続できるため両者の接続に第２メタル層Ｍ２Ｌを使用する必要はない。従って、内部配線ＬＨ１００の配線領域幅は、１本分のＣＭＯＳユニット間の内部配線領域ＩＬ１００と、３本分の隣接する論理回路等との入出力配線領域ＩＯＬ１００とにより決定されている。これに対して、図２２に示すプロセスＢを使用した場合のレイアウト図では、ＰｏｌｙＳｉ層は第１メタル層Ｍ１Ｌと直接接続ができず、第２メタル層Ｍ２Ｌとの間でコンタクトＣｐｐを介して接続する。そのため、第１メタル層Ｍ１ＬからＰｏｌｙＳｉ層に接続するために中間に第２メタル層Ｍ２Ｌを介する必要がある。従って、内部配線ＬＨ１００の配線領域幅は、１本分のＣＭＯＳユニット間の内部配線領域ＩＬ１００に２本分のＰｏｌｙＳｉ層への内部配線領域ＩＬ１００が加わり、３本分の隣接する論理回路等との入出力配線領域ＩＯＬ１００と合わせて決定されている。
【０００９】
ここで、図２３に示す機能回路ＦＮＢの具体例を示す。この機能回路ＦＮＢは、４つの論理回路ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４で構成されている。各論理回路ＣＩＲ１乃至ＣＩＲ４は、インバータゲートＩｎ（ｎ＝１、２、・・）、ナンドゲートＤｎ（ｎ＝１、２、・・）、ノアゲートＲｎ（ｎ＝１、２、・・）、ナンド論理とノア論理との複合ゲートＮＤ、ＮＲ、トランスファゲートＴｎ（ｎ＝１、２、・・）、そしてキャパシタ素子ＣＰｎ（ｎ＝１、２、・・）を構成するＮＭＯＳトランジスタで構成されたキャパシタ要素ＮＣｎ（ｎ＝１、２、・・）とＰＭＯＳトランジスタで構成されたキャパシタ要素ＰＣｎ（ｎ＝１、２、・・）、トリミング用の配線層スイッチＳＷ１、ＳＷ２、及びＮ型拡散抵抗ＲＳｎ（ｎ＝１、２、・・）等で構成されている。
【００１０】
図２４は、図２３の機能回路ＦＮＢを図２０、２２に示すプロセスＢに従いレイアウトした場合のレイアウトパターン図例である。レイアウトパターン図上の左より順番に、論理回路ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４が配置されている。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図２５乃至図２８に示す。
【００１１】
図２４のレイアウトパターン図では、Ｎ型のウェル領域ＮＷ１００内にＰＭＯＳトランジスタを配置し、Ｎ型のウェル領域ＮＷ１００以外の領域をＰ型のウェル領域ＰＷ１００として、その領域内にＰＭＯＳトランジスタに対向してＮＭＯＳトランジスタを配置した構成となっている。ＰＭＯＳトランジスタ上には、第２メタル層Ｍ２Ｌで構成された電源電圧配線ＶＣＣ１００が配線され、ＰＭＯＳトランジスタに電源電圧ＶＣＣを供給している。また、ＮＭＯＳトランジスタ上には、同じく第２メタル層Ｍ２Ｌで構成された基準電圧配線ＶＳＳ１００が配線され、ＮＭＯＳトランジスタに基準電圧ＶＳＳを供給している。電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間には、各論理回路ＣＩＲ１乃至ＣＩＲ４及び機能回路ＦＮＢ内部で使用する内部接続配線の接続のための２つの内部配線領域ＩＬ１００と、それに挟まれて機能回路ＦＮＢの外部への入出力配線の供給のための入出力配線領域ＩＯＬ１００が配置されている。
【００１２】
また、図２５乃至図２８に各々示すように、Ｎ型のウェル領域ＮＷ１００は電源電圧ＶＣＣにバイアスされている。第２メタル層で構成されている電源電圧配線ＶＣＣ１００は、コンタクトＣｖ１０１により第１メタル層Ｍ１Ｌを介してコンタクトＣｄ１０１によりＮ型のウェル領域ＮＷ１００に接続されている。また、Ｐ型のウェル領域ＰＷ１００は基準電圧ＶＳＳにバイアスされている。第２メタル層Ｍ２Ｌで構成されている基準電圧配線ＶＳＳ１００は、コンタクトＣｖ１０１により第１メタル層Ｍ１Ｌを介してコンタクトＣｄ１０１によりＰ型のウェル領域ＰＷ１００に接続されている。
【００１３】
ＰＭＯＳトランジスタは、Ｐ型拡散層ＰＳＤ１００をＰｏｌｙＳｉ層で構成されたゲート電極でソース領域とドレイン領域とに分割されて構成されている。ソース領域への電源電圧ＶＣＣの供給は、第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１００からコンタクトＣｖ１０１により第１メタル層Ｍ１Ｌに接続され更にＣｄ１０２を介して行われる。同様に、ＮＭＯＳトランジスタは、Ｎ型拡散層ＮＳＤ１００をＰｏｌｙＳｉ層で構成されたゲート電極でソース領域とドレイン領域とに分割されて構成されている。ソース領域への基準電圧ＶＳＳの供給は、第２メタル層Ｍ２Ｌの基準電圧配線ＶＳＳ１００からコンタクトＣｖ１０１により第１メタル層Ｍ１Ｌに接続され更にＣｄ１０２を介して行われる。また、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン領域間の接続は、第１メタル層Ｍ１Ｌを使用してコンタクトＣｄ１０３を介して行われる。
【００１４】
以下、図２３に示す機能回路ＦＮＢを構成する論理回路ＣＩＲ１乃至ＣＩＲ４の中からレイアウトパターン図における代表的な部分について図２５乃至図２８の説明をする。
【００１５】
先ず、論理回路ＣＩＲ１のＣＭＯＳユニットＤ１乃至Ｉ４の回路構成について図２５における対応するレイアウトパターン図を説明する。入力配線Ａ、Ｂ、Ｃは、第１メタル層Ｍ１Ｌにより、第２メタル層Ｍ２Ｌと交差してＰＭＯＳ／ＮＭＯＳトランジスタ列を貫くように配線されている。入力配線Ａ、Ｂ、Ｃが機能回路ＦＮＢのＰＭＯＳ／ＮＭＯＳトランジスタの何れの側からでも入力することができるように配慮されたレイアウトとなっている。この入力配線Ａ、Ｂ、Ｃは、コンタクトＣｖ１０２により第２メタル層Ｍ２Ｌに接続され、更にコンタクトＣｐｐ１０１を介してＣＭＯＳユニットであるナンドゲートＤ１の各ゲート端子に接続されている。ナンドゲートＤ１を構成するＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間の接続は、コンタクトＣｄ１０３を介して第１メタル層Ｍ１Ｌに接続することにより行われる。各トランジスタのソース端子は、ウェル領域ＰＷ、ＮＷへの接続と同様に、コンタクトＣｄ１０２から第１メタル層Ｍ１Ｌを介してコンタクトＣｖ１０１を経て第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１００／基準電圧配線ＶＳＳ１００に接続されている。
【００１６】
ナンドゲートＤ１からの出力配線は第１メタル層Ｍ１Ｌにより引き出されるが、コンタクトＣｖ１０３を介して第２メタル層Ｍ２Ｌに接続された後、コンタクトＣｐｐ１０２を介してインバータゲートＩ１の入力であるゲート端子に接続されている。インバータゲートＩ１を構成する各トランジスタのソース端子はナンドゲートＤ１と同様に接続されている。また、ドレイン端子間もナンドゲートＤ１と同様に、コンタクトＣｄ１０４により第１メタル層Ｍ１Ｌを介して接続されて出力配線を構成している。後続のインバータゲートＩ２乃至Ｉ４も同様に接続されている。インバータゲートＩ４の出力配線は、機能回路ＦＮＢの出力配線ＯＵＴ１となる。従って、出力配線を構成する第１メタル層Ｍ１ＬからコンタクトＣｖ１０４を介して、入出力配線領域ＩＯＬ１００内の第２メタル層Ｍ２Ｌに接続されて機能回路ＦＮＢの外部に出力されている。その他のＣＭＯＳユニットのうちノアゲートや複合論理等の論理ゲートについては、同様の配線構造により接続されているのでここでの説明は省略する。
【００１７】
次に、論理回路ＣＩＲ２のＣＭＯＳユニットであるスイッチユニットＳＷ１について図２６における対応するレイアウトパターン図を説明する。スイッチユニットＳＷ１とは、両端部ａ、ｂ間を接続するか接続しないかを配線層マスクの切り替えにより切り替えられる構成を指す。品種毎に回路構成や回路パラメータを変更する場合に使用する構成である。この部分を図２６のレイアウトパターン図で確認する。このスイッチユニットＳＷ１は、レイアウト設計時に、両端部ａ、ｂを本来の配線層とは異なる配線層番号で結線しておき、配線層マスクを作成する際に、この異なる配線層番号のデータを合成するか否かでマスク上の接続状態を切り替えるものである。図２６では、両端部ａ、ｂ間の接続は、第２メタル層Ｍ２Ｌで行われている。
【００１８】
更に、論理回路ＣＩＲ３のＣＭＯＳユニットであるキャパシタユニットＣＰ１、及び拡散抵抗ユニットＲＳ１について図２７における対応するレイアウトパターン図を説明する。キャパシタユニットＣＰ１は、ＰＭＯＳトランジスタで構成されるＰＭＯＳキャパシタユニットＰＣ１乃至ＰＣ３と、ＮＭＯＳトランジスタで構成されるＮＭＯＳキャパシタユニットＮＣ１乃至ＮＣ３と、更にトリミング用スイッチユニットＳＷ２とにより構成されている。この部分を図２７のレイアウトパターン図で確認する。ＰＭＯＳキャパシタユニットＰＣ１では、ＰＭＯＳトランジスタのソース／ドレイン端子が電源電圧配線ＶＣＣ１００に接続されており、ゲート端子との間にＭＯＳ容量を構成している。ＮＭＯＳキャパシタユニットＮＣ１でも同様に、ＮＭＯＳキャパシタユニットＮＣ１では、ＮＭＯＳトランジスタのソース／ドレイン端子が基準電圧配線ＶＳＳ１００に接続されており、ゲート端子との間にＭＯＳ容量を構成している。また、各トランジスタのゲート端子は、トリミング用のスイッチユニットＳＷ２によりキャパシタとして寄与するゲート端子の面積を切り替えられるように設定されている。
【００１９】
また、拡散抵抗ユニットＲＳ１は、図２７では、Ｎ型の拡散層を使用して構成されている。インバータゲートＩ１２の出力配線との接続点ｃからキャパシタユニットＣＰ１への接続点ｄに至る間に屈曲して構成されている。
【００２０】
機能回路ＦＮＢでは、７本の出力配線ＯＵＴ１乃至ＯＵＴ７が存在しており、図２４乃至図２８から明らかなように、電源電圧配線ＶＣＣ１００直下のＰＭＯＳトランジスタ列と基準電圧配線ＶＳＳ１００直下のＮＭＯＳトランジスタ列とに挟まれたレイアウトパターン図の中央部分に第２メタル層Ｍ２Ｌにより配線されて入出力配線領域ＩＯＬ１００の配線領域を決定している。そして、その両側には、機能回路ＦＮＢ内の接続配線が配線されており内部配線領域ＩＬ１００を構成している。また、電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との配線幅は、機能回路ＦＮＢを構成する回路構成に必要とされる電源容量で決定される。以上により、入出力配線領域ＩＯＬ１００、内部配線領域ＩＬ１００、電源電圧配線ＶＣＣ１００、及び基準電圧配線ＶＳＳ１００の各領域幅、あるいは配線幅により機能回路ＦＮＢのレイアウトパターン図における各種配線の配置幅が決定されている。具体的には、レイアウト箇所により各々異なる内部配線領域ＩＬ１００の最大部分でレイアウト幅が決定されることとなる。本例では、論理回路ＣＩＲ２のＲ２乃至Ｒ５の部分で最も多くの内部配線が接続されており、配線幅を決定している。従って、機能回路ＦＮＢのレイアウトパターン図は、この部分の配線ができるように内部配線ＬＨ１００の配線領域幅を設ける必要がある。他の論理回路ＣＩＲ１、ＣＩＲ３、ＣＩＲ４に対しては、この幅は必要ではないが、論理回路ＣＩＲ１乃至ＣＩＲ４を１方向に配置するためには、電源電圧配線ＶＣＣ１００及び基準電圧配線ＶＳＳ１００の配線位置を一致させる必要があり、特に内部配線用の幅が必要ではない論理回路ＣＩＲ１、ＣＩＲ３、ＣＩＲ４に対しても、論理回路ＣＩＲ２で必要とされる最大幅を確保することが必要となる。
【００２１】
【発明が解決しようとする課題】
上記に説明したように、機能回路ＦＮＢのレイアウトパターン図では、各論理回路ＣＩＲ１乃至ＣＩＲ４内あるいは論理回路ＣＩＲ１乃至ＣＩＲ４間で接続される内部接続配線の本数が最大となる領域で、内部接続配線のレイアウトが可能となるように内部配線領域ＩＬ１００を設定する必要がある。従って、この領域以外の部分では、内部接続配線の本数が少ない場合でも上記の内部配線領域ＩＬ１００が確保されていることとなる。必要な内部接続配線を配置した後の残りの部分は空白領域となってしまう。半導体集積回路装置の動向に鑑みれば、今後益々、機能回路ＦＮＢは高機能化・大規模化することは明らかであり、これに伴い内部接続配線数も増加することとなる。また、回路の大規模化・複雑化によりレイアウトパターンにおいて多段配置している機能回路群もその接続段数が増大することとなる。そのため、１列の機能回路群には多種多様な論理回路が多数配置されることとなる。多数の内部接続配線を必要とする論理回路と内部接続配線の少ない論理回路とが混在することとなり、大きな内部配線領域ＩＬ１００を設定することが必要である一方で、内部配線領域ＩＬ１００内に大きな未配線領域を発生させることにもなる。そのため、機能回路群のレイアウトパターンにおいて電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間の領域のレイアウト効率を向上させることができない。半導体集積回路装置の高集積化を実現できない虞があり問題である。
【００２２】
また、機能回路が高機能化・大規模化すること、更にこの機能回路を１列に多段に配置する機能回路群のレイアウトパターンを行うに伴い、レイアウトパターン中に多数の内部接続配線を必要とする領域が存在すると共に、機能回路群への入出力配線数も増大する。そのため幅の広い内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを設定する必要がある。結果として、内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを挟んで対抗するＰＭＯＳ／ＮＭＯＳトランジスタ間の配置距離が長くなり、接続配線の寄生抵抗や寄生容量等の寄生素子成分が大きくなる。ＰＭＯＳ／ＮＭＯＳトランジスタは相互に接続して論理ゲート等のＣＭＯＳユニットを構成するので、ＣＭＯＳユニット中にこのような寄生素子成分が付加されることとなる。そのため、信号波形に遅延等が付加されて信号波形の特性が悪化してしまう虞があり問題である。具体的には、ＰＭＯＳ／ＮＭＯＳトランジスタ間の動作時間にずれを生じトランジスタの切り替わりタイミングにおいて貫通電流が発生してしまう虞がある。
【００２３】
また、内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００との幅が広くなることにより、Ｎ型のウェル領域ＮＷ１００及びＰ型のウェル領域ＰＷ１００の面積も増大する。ここで、両ウェルへの電圧バイアスをするためのコンタクトＣｄ１０１等の配置頻度は、上記配線領域が広くなるに応じて増加するレイアウトではない。むしろ内部接続配線や入出力配線の増加に伴いコンタクトＣｄ１０１等の配置領域の確保が難しくなり相対的に減少する傾向になる。そのため、ウェルＮＷ１００、ＰＷ１００を確実にバイアスすることができなくなる虞がありウェル電位が不安定となって、ラッチアップ耐性の低下や、ＰＭＯＳ／ＮＭＯＳトランジスタにおけるバックバイアス効果の変動による特性変化を引き起こす可能性があり、半導体集積回路装置の安定動作を阻害する虞があり問題である。
【００２４】
また、レイアウト設計の開始時においては、論理回路の配線接続関係とレイアウト上での配置順序、更に機能回路群の配置順序等を考慮して内部接続配線や入出力配線の本数や重なり状態を想定する。これに基づき１段の機能回路群における電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間隔を概略見積もってチップ上の電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網レイアウトを行う。しかしながら、レイアウト設計の初期段階でこれらの見積りを正確に行い内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００とを算出することは困難である。特に機能回路の高機能化・大規模化が進展した場合には不可能となる虞もあり問題である。
【００２５】
また、レイアウト設計における電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網が決定した後に、回路変更があって内部接続配線や入出力配線等の追加が必要になる場合がある。この場合には追加された配線の配置領域を確保しなければならないことから、再度、内部接続配線や入出力配線の本数や重なり状態を想定して電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間隔を見積もり直すことが必要となる。開発期間の短縮化が要求されている半導体集積回路装置の設計ワークにおいては、レイアウト設計と回路設計とが並行して進められる場合もあり、上記の回路変更に伴うレイアウト設計のやり直しは、短期間開発の要請を満足させることができなくなる虞があり問題である。
【００２６】
更に、半導体集積回路装置の製造プロセスは、デバイス特性の修正、製造条件の変更等に伴う要因によって多層配線の配線構造等が変更される場合がある。図２０乃至図２２に示すようなＰｏｌｙＳｉ層へのオーミックコンタクトをとることができるメタル配線層の違いに伴う接続関係の変更等である。この場合、プロセスＡでリリースされている半導体集積回路装置をプロセスＢでも実現する必要があるが、プロセスＡでは、第１メタル層Ｍ１Ｌから直接ＰｏｌｉＳｉ層に接続されていたのに対して、プロセスＢでは、第２メタル層Ｍ２Ｌを介して接続しなければならず、第２メタル層Ｍ２Ｌを配線する領域を新たに確保する必要がある。プロセスＡのレイアウトライブラリからプロセスＢのレイアウトライブラリを起版するに際して、電源電圧ＶＣＣ及び基準電圧ＶＳＳの配線網を変更しなければならず新たなレイアウトライブラリの作成に多大な時間を必要とする虞があり問題である。
【００２７】
本発明は前記従来技術の問題点を解消するためになされたものであり、半導体集積回路装置の機能回路群をチップ上の１方向に展開するレイアウトパターンにおいて、レイアウト効率を高めると共に、素子特性の悪化を防止することができる半導体集積回路装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置は、中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の基本回路ユニットで構成される論理回路ユニットと、複数の論理回路ユニットで構成される機能回路ユニットとを備え、機能回路ユニットを適宜に多段配置する半導体集積回路装置において、第１領域の１方向を挟む一方の側にあってＰＭＯＳトランジスタが配置されるＰＭＯＳトランジスタ配置領域と、第１領域の１方向を挟む他方の側にあってＮＭＯＳトランジスタが配置されるＮＭＯＳトランジスタ配置領域と、ＰＭＯＳトランジスタ配置領域又はＮＭＯＳトランジスタ配置領域の少なくとも何れか一方を挟んで、第１領域に対向する側にある第２領域とを備え、第１領域には機能回路ユニットを貫く入出力配線が配置され、ＰＭＯＳ及びＮＭＯＳトランジスタ配置領域の少なくとも一部分は第１及び第２電源配線下に配置されると共に、基本回路ユニット間もしくは論理回路ユニット間を接続する配線のうち、機能回路ユニット内で終端するユニット間接続配線を、第１及び第２電源配線を構成する配線層と同層あるいは下層の配線層で構成する際、第２領域に配置することを特徴とする。
【００２９】
請求項１の半導体集積回路装置では、中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線に沿って適宜に多段配置される機能回路ユニットで、機能回路ユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタは、各々、第１領域の１方向を挟む一方の側にあるＰＭＯＳトランジスタ配置領域及び第１領域の１方向を挟む他方の側にあるＮＭＯＳトランジスタ配置領域に配置され、その少なくとも一部分は、第１及び第２電源配線下に配置されている。また、ＰＭＯＳトランジスタ配置領域又はＮＭＯＳトランジスタ配置領域の少なくとも何れか一方を挟んで、第１領域に対向する側に第２領域を備えている。機能回路ユニット内で配線される基本回路ユニット間もしくは論理回路ユニット間の接続配線は、第１及び第２電源配線を構成する配線層と同層あるいは下層の配線層で構成されて第２領域に配置される。また、第１領域には機能回路ユニットを貫く入出力配線が配置される。
【００３０】
これにより、第１領域には、ユニット間接続配線は配置されないので基本回路ユニット間に適宜に接続されることによる配線レイアウトパターンの空白部分は存在しない。また、第１領域を機能回路ユニットを貫いて配線される入出力配線領域として利用することもできる。従って、第１領域におけるレイアウト効率を向上させることができ、半導体集積回路装置の高集積化を実現することができる。
また、機能回路ユニットをレイアウトする際のレイアウトパターン幅の変動要因であるユニット間接続配線を第１及び第２電源配線の外側に配置することができ、第１領域を入出力配線領域のみに利用することができる。ここで、入出力配線領域は、レイアウト設計の初期段階で回路図から容易に見積もることができるので、第１及び第２電源配線の位置を精度よく見積もることができ、レイアウト設計の途中での再見積りをする必要はなくなる。また、第１及び第２電源配線の位置決定後の回路変更にはユニット間接続配線で対応することができ、第１及び第２電源配線の位置を変更する必要はない。従って、レイアウト設計工数の短縮を図ることができ好都合である。
【００３１】
また、請求項２に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、第１電源配線の下層には、同配線に沿って、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタを囲むＮ型のウェル領域が配置され、第２電源配線の下層には、同配線に沿って、ＮＭＯＳトランジスタと、ＮＭＯＳトランジスタを囲むＰ型のウェル領域が配置されていることが好ましい。
【００３２】
これにより、第１領域は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェル領域についてデバイス仕様等から定められる間隔や、この領域に配置されることのある入出力配線領域内の入出力配線本数で定められる距離の何れか長いほうで決定され、ユニット間配線を確保する必要がないため、短い領域でレイアウトすることができる。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する配線層の配線長を短くすることができ、この配線による寄生抵抗や寄生容量等を最小限に低減して、ＰＭＯＳ／ＮＭＯＳトランジスタを接続して構成する基本回路ユニットにおいて信号の伝播遅延に伴う貫通電流等の特性劣化を防止することができる。
【００３３】
また、ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域の面積を小さくすることができるので、Ｎ／Ｐ型のウェル領域をバイアスするための第１及び第２電源配線との接続を頻繁に行うことなく確実にバイアスすることができる。従って、ラッチアップ耐性を維持することができると共に、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアス効果を一定に保つことができトランジスタの特性劣化を防止することができる。
【００３４】
【００３５】
【００３６】
【００３７】
また、請求項３に係る半導体集積回路装置は、請求項１又は２に記載の半導体集積回路装置において、ユニット間接続配線は、第１電源配線側の第２領域に配置され、ＰＭＯＳトランジスタは、第１電源配線領域に包含されていることを特徴とする。また、請求項４に係る半導体集積回路装置は、請求項１又は２に記載の半導体集積回路装置において、ユニット間接続配線は、第２電源配線側の第２領域に配置され、ＮＭＯＳトランジスタは、第２電源配線領域に包含されていることを特徴とする。
【００３８】
請求項３の半導体集積回路装置では、ＰＭＯＳトランジスタが、第１電源配線領域に包含されて配置されており、ユニット間接続配線が、ＰＭＯＳトランジスタの配置領域の外方領域である第１電源配線側の第２領域に配置されている。また、請求項４の半導体集積回路装置では、ＮＭＯＳトランジスタが、第２電源配線領域に包含されて配置されており、ユニット間接続配線が、ＮＭＯＳトランジスタの配置領域の外方領域である第２電源配線側の第２領域に配置されている。
【００３９】
これにより、ユニット間接続配線が第１電源配線、あるいは第２電源配線の何れかの側にのみ存在する場合には、ユニット間接続配線が存在しない第２電源配線、あるいは第１電源配線側を、拡散抵抗等の他の素子領域や入出力配線領域として割り当てることが可能であり、半導体集積回路装置の高集積化に寄与するところ大である。
【００４０】
また、ユニット間接続配線を、第１電源配線、及び第２電源配線の双方に配置させて構成することもできる。ユニット間接続配線をＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの双方に直接接続でき好都合である。
【００４１】
また、ユニット間接続配線が配置されている第１電源配線、あるいは第２電源配線側に配置されているＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタが、第１電源配線、あるいは第２電源配線下に包含されているので、ユニット間接続配線が配置されている領域に飛び出すことはなく、ユニット間接続配線を圧迫することはない。従って、ユニット間接続配線のレイアウト効率を向上させることができる。
【００４２】
また、請求項５に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、ＰＭＯＳトランジスタは、ユニット間接続配線の配置領域側の端部を、第１電源配線におけるユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする。また、請求項６に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、ＮＭＯＳトランジスタは、ユニット間接続配線の配置領域側の端部を、第２電源配線におけるユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする。
【００４３】
請求項５の半導体集積回路装置では、ＰＭＯＳトランジスタと第１電源配線とのユニット間接続配線の配置領域側の端部が一致して配置されている。また、請求項６の半導体集積回路装置では、ＮＭＯＳトランジスタと第２電源配線とのユニット間接続配線の配置領域側の端部が一致して配置されている。
【００４４】
これにより、ＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタが、ユニット間接続配線が配置されている領域に飛び出すことはなく、ユニット間接続配線を配置する領域を圧迫しないので、レイアウト効率を向上させることができる。また、ＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタと、ユニット間接続配線との距離を最短距離にすることができ、ユニット間接続配線を構成する配線層における寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００４５】
また、上記のＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタに加え、これらのトランジスタとの間で基本回路ブロックを構成するＮＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタについて、第２、あるいは第１電源配線とユニット間接続配線の配置領域側の端部を一致させて配置することもできる。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続距離を短くすることができ、接続配線を構成する配線層における寄生抵抗や寄生容量を最小限に抑制して、基本回路ユニットの動作特性の悪化を防止することができる。
【００４６】
また、請求項７に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、基本回路ユニットとしてナンドゲートをレイアウトする際、ユニット間接続配線が第１電源配線側の第２領域に配置される場合には、ＰＭＯＳトランジスタのゲート本数と、ＮＭＯＳトランジスタのゲート本数とが同数であり、ユニット間接続配線が第２電源配線側の第２領域に配置される場合には、ＰＭＯＳトランジスタのゲート本数に比して、ＮＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする。
【００４７】
請求項７の半導体集積回路装置では、ナンドゲートをレイアウトする際、ユニット間接続配線が、第１電源配線側あるいは第２電源配線側の何れに配置されているかで、レイアウトにおけるゲート本数が異なっている。即ち、ユニット間接続配線が、第１電源配線側に配置されている場合には、ゲート本数は同数となり、第２電源配線側に配置されている場合には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数に比して同数以上となる。
【００４８】
これにより、ナンドゲートでは、ＮＭＯＳトランジスタのゲート幅がＰＭＯＳトランジスタのゲート幅を下回ることはないので、予め設定された第１及び第２電源配線の幅に配置する際には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数を下回ることはない。従って、第１電源配線側にユニット間接続配線が存在する場合には、ＮＭＯＳトランジスタのゲート本数とＰＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００４９】
また、第２電源配線側にユニット間接続配線が存在する場合には、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５０】
従って、接続配線の折れ曲がりに伴うコンタクトを介した複数の配線層間での接続や、折れ曲がり部分における配線層同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００５１】
また、請求項８に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、基本回路ユニットとしてノアゲートをレイアウトする際、ユニット間接続配線が第１電源配線側の第２領域に配置される場合には、ＮＭＯＳトランジスタのゲート本数に比して、ＰＭＯＳトランジスタのゲート本数が同数以上であり、ユニット間接続配線が第２電源配線側の第２領域に配置される場合には、ＮＭＯＳトランジスタのゲート本数と、ＰＭＯＳトランジスタのゲート本数とが同数であることを特徴とする。
【００５２】
請求項８の半導体集積回路装置では、ノアゲートをレイアウトする際、ユニット間接続配線が、第１電源配線側あるいは第２電源配線側の何れに配置されているかで、レイアウトにおけるゲート本数が異なっている。即ち、ユニット間接続配線が、第１電源配線側に配置されている場合には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数に比して同数以上となり、第２電源配線側に配置されている場合には、ゲート本数は同数となる。
【００５３】
これにより、ノアゲートでは、ＰＭＯＳトランジスタのゲート幅がＮＭＯＳトランジスタのゲート幅を下回ることはないので、予め設定された第１及び第２電源配線の幅に配置する際には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、第２電源配線側にユニット間接続配線が存在する場合には、ＰＭＯＳトランジスタのゲート本数とＮＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５４】
また、第１電源配線側にユニット間接続配線が存在する場合には、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線に余分な引き回し領域を設けることなく原則的に折れ曲がりのない配線で接続することができる。
【００５５】
従って、接続配線の折れ曲がりに伴うコンタクトを介した複数の配線層での接続や、折れ曲がり部分における配線層同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００５６】
また、請求項９に係る半導体集積回路装置は、請求項３又は４に記載の半導体集積回路装置において、必要に応じて多段配置された２組の機能回路ユニット群を、ユニット間接続配線の配置領域とは反対側の端部を対向させてミラー配置してなることを特徴とする。
【００５７】
請求項９の半導体集積回路装置では、ユニット間接続配線が配置されていない端部を境界にして、２組の機能回路ユニット群がミラー反転した態様で対向配置されている。
【００５８】
これにより、ミラー反転部においては、ユニット間接続配線は配置されないので、素子間の耐圧等のデバイス要因から決定される間隔、及び機能回路への入出力配線を配置する場合には配線幅の距離等を考慮することにより決定される必要最小限の間隔を設定して機能回路ユニット群間の位置関係を決定できるので、レイアウト効率を高め高集積化を図るのに好都合である。
【００５９】
また、Ｐ型のウェル領域のマージやウェルへのバイアス印加用の拡散領域の共通化も、レイアウト効率を向上に寄与するものであり、高集積化を図るのに好都合である。
【００６０】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した第１乃至第７実施形態を図１乃至図１７に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の概略レイアウト図である。図２は、第２実施形態の概略レイアウト図である。図３は、第３実施形態の概略レイアウト図である。図４は、第４実施形態の概略レイアウト図である。図５は、ユニット間配線領域とナンドゲートのレイアウト配置との関係を示す説明図である（第５実施形態）。図６は、ユニット間配線領域とノアゲートのレイアウト配置との関係を示す説明図である（第６実施形態）。図７は、第７実施形態の概略レイアウト図である。図８は、図２３の機能回路を第１及び第３実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。図９は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。図１０は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。図１１は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。図１２は、第１及び第３実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。図１３は、図２３の機能回路を第４実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。図１４は、第４実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。図１５は、第４実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。図１６は、第４実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。図１７は、第４実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【００６１】
図１に示す第１実施形態の概略レイアウト図は、プロセスＢを使用する場合のレイアウト図である。図２２の概略レイアウト図における内部配線領域ＩＬ１００に代えて、機能回路内の論理回路ＣＩＲ１１、ＣＩＲ１２を構成するＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４間、あるいは論理回路ＣＩＲ１１、ＣＩＲ１２間の接続配線１１、１２Ａ、１３、１４を、電源電圧配線ＶＣＣ１と基準電圧配線ＶＳＳ１に挟まれた領域以外の領域である第２領域Ｂ１Ｐ及びＢ１Ｎ内で、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１を越えた外側に配置してユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを構成している。
【００６２】
ＰＭＯＳトランジスタＰ１１乃至Ｐ１４がＮ型のウェル領域ＮＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１が覆っている構成、及びＮＭＯＳトランジスタＮ１１乃至Ｎ１４がＰ型のウェル領域ＰＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの基準電圧配線ＶＳＳ１が覆っている構成は、図２２、及び図２４乃至図２８に示す従来技術のレイアウトパターン図と同様である。
【００６３】
機能回路への入出力配線は、第２領域Ｂ１Ｐ、Ｂ１Ｎに挟まれた第２領域Ａ１に配置されており入出力配線領域ＩＯＬ１となっている。Ｎ／Ｐ型のウェル領域ＮＷ１／ＰＷ１へのバイアス印加は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎの外側に配置されているオーミックコンタクト用拡散領域ＮＷＤ１、ＰＷＤ１に対して、第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１からコンタクトＣｖを介して第１メタル層Ｍ１Ｌに接続された後、第１メタル層Ｍ１ＬからコンタクトＣｄを介して行われる。
【００６４】
ここで、第１実施形態では、プロセスＢを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第２メタル層Ｍ２Ｌから行うこととなる。電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１も第２メタル層Ｍ２Ｌであるため、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎは第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されている。また、ユニット間配線１２Ａに代えて、入出力配線領域ＩＯＬ１内の配線１２Ｂを使用する場合が図示されている。これは、ＣＭＯＳユニットＰ１２とＮ１２、Ｐ１３とＮ１３間の信号が機能回路の入出力信号となっている場合に、この信号のための配線を入出力配線領域ＩＯＬ１に配置した場合に対応する。
【００６５】
図１のレイアウトパターン図では、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎが第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されており、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されている。入出力配線領域ＩＯＬ１に配置される入出力配線は、機能回路のレイアウトパターンを貫く配線であり、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。
【００６６】
また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＭ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる幅の何れか長いほうで定められるが、第１領域Ａ１には従来技術と異なりユニット間配線領域がないため幅が短くレイアウトされている。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長は短くなる。またＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積は小さくなる。
【００６７】
ＣＭＯＳユニットＰ１１とＮ１１乃至Ｐ１４とＮ１４間、あるいは論理回路ＣＩＲ１１、ＣＩＲ１２間の接続配線１１、１２Ａ、１３、１４に変更がある場合には、第２領域Ｂ１Ｐ、Ｂ１Ｎにおけるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応する。
【００６８】
第１実施形態の概略レイアウト図によれば、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されており、この入出力配線領域ＩＯＬ１に配置される入出力配線は機能回路のレイアウトパターンを貫く配線であるので、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。従って、第１領域Ａ１におけるレイアウト効率を向上させることができ、半導体集積回路装置の高集積化を実現することがでできる。
【００６９】
また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＷ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる距離の何れか長いほうで定められ、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを確保する必要がないため、従来技術に比して幅を短くレイアウトすることができる。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長を短くすることができ、この配線による寄生抵抗や寄生容量等を最小限に低減して、ＰＭＯＳ／ＮＭＯＳトランジスタを接続して構成するＣＭＯＳユニットにおいて信号の伝播遅延に伴う貫通電流等の特性悪化を防止することができる。
【００７０】
また、ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積を小さくすることができるので、Ｎ／Ｐ型のウェル領域ＮＷ１／ＰＷ１をバイアスするための電源電圧配線ＶＣＣ１あるいは基準電圧配線ＶＳＳ１とのコンタクトを頻繁に設置することなく確実にバイアスすることができる。従って、ラッチアップ耐性を維持することができると共に、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアス効果を一定に保つことができトランジスタの特性悪化を防止することができる。
【００７１】
また、機能回路をレイアウトする際のレイアウトパターン幅の変動要因であるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置することができ、第１領域Ａ１を入出力配線領域ＩＯＬ１のみとすることができる。ここで、入出力配線領域ＩＯＬ１は、レイアウト設計の初期段階で回路図から容易に見積もることができるので、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を精度よく見積もることができ、レイアウト設計の途中での電源電圧配線ＶＣＣ１と基準電圧配線ＶＳＳ１との位置の再見積りをする必要はなくなる。また、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置決定後の回路変更に際しては、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応することができ、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を変更する必要はない。従って、レイアウト設計工数の短縮を図ることができ好都合である。
【００７２】
図２に示す第２実施形態の概略レイアウト図は、プロセスＡを使用する場合のレイアウト図である。図２１の概略レイアウト図における内部配線領域ＩＬ１００に代えて、機能回路内の論理回路ＣＩＲ２１、ＣＩＲ２２を構成するＣＭＯＳユニットＰ２１とＮ２１乃至Ｐ２４とＮ２４間、あるいは論理回路ＣＩＲ２１、ＣＩＲ２２間の接続配線２１、２２Ａ、２３、２４を、第２領域Ｂ２Ｐ内で電源電圧配線ＶＣＣ２を越えた外側に配置してユニット間配線領域ＩＬ２Ｐを構成している。第１実施形態に代えて、ユニット間配線領域ＩＬ２Ｐを電源電圧配線ＶＣＣ２側の第２領域Ｂ２Ｐにのみ配置している構成である。ここで、第２領域Ｂ２Ｐに代えて、基準電圧配線ＶＳＳ２側の第２領域Ｂ２Ｎに配置することができることは言うまでもない。
【００７３】
ＰＭＯＳトランジスタＰ２１乃至Ｐ２４と、Ｎ型のウェル領域ＮＷ２や電源電圧配線ＶＣＣ２との関係、及びＮＭＯＳトランジスタＮ２１乃至Ｎ２４と、Ｐ型のウェル領域ＰＷ２や基準電圧配線ＶＳＳ２との関係、更には、機能回路への入出力配線が第１領域Ａ２に配置されて入出力配線領域ＩＯＬ２を構成している点、Ｎ／Ｐ型のウェル領域ＮＷ２／ＰＷ２へのバイアス印加をユニット間配線領域ＩＬ２Ｐの外側に配置されているオーミックコンタクト用拡散領域ＮＷＤ２を介して行う点等については、第１実施形態のレイアウトパターンと同様である。ユニット間配線２２Ａと入出力配線領域ＩＯＬ２内の配線２２Ｂとの関係も第１実施形態と同様である。
【００７４】
ここで、第２実施形態では、プロセスＡを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第１メタル層Ｍ１Ｌから行うことができる。
【００７５】
第２実施形態のレイアウトパターンでは、ユニット間配線領域ＩＬ２Ｐが電源電圧配線ＶＣＣ２側のみに存在する点で、第１実施形態のレイアウトパターンとは異なっているが、基本的な作用については、第１実施形態と同様である。第２実施形態においては、第２領域Ｂ２Ｎには、ユニット間配線領域ＩＬ２Ｎがないため、ユニット間接続配線は存在しない。
【００７６】
第２実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ２Ｐが電源電圧配線ＶＣＣ２側のみに存在する点で、第１実施形態のレイアウトパターンとは異なっているが、基本的な効果については、第１実施形態と同様である。
【００７７】
また、第２実施形態では、第２領域Ｂ２Ｎにおける基準電圧配線ＶＳＳ２の外側にはユニット間配線領域ＩＬ２Ｎがなくユニット間接続配線が存在しないので、この領域を図示しない拡散抵抗等の他の素子領域として割り当てることが可能であり、半導体集積回路装置の高集積化に寄与するところ大である。
【００７８】
また、ユニット間配線領域ＩＬ２Ｐが配置されている電源電圧配線ＶＣＣ２側に配置されているＰＭＯＳトランジスタＰ２１乃至Ｐ２４が、電源電圧配線ＶＣＣ２下に包含されているので、ユニット間配線領域ＩＬ２Ｐに飛び出すことはなく、ユニット間配線領域ＩＬ２Ｐ内のユニット間接続配線を圧迫することはない。従って、ユニット間接続配線のレイアウト効率を向上させることができる。
【００７９】
第２実施形態では、ユニット間配線領域ＩＬ２Ｐを電源電圧配線ＶＣＣ２側にのみ配置する場合を例にとり説明したが、基準電圧配線ＶＳＳ２側にも合わせてユニット間配線領域ＩＬ２Ｎを構成してやることもできる。この場合、ユニット間配線領域ＩＬ２Ｐ、ＩＬ２ＮをＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの双方に直接接続でき好都合である。
【００８０】
図３に示す第３実施形態の概略レイアウト図は、図２に示す第２実施形態の概略レイアウト図を、プロセスＢに適用した場合を示しており、更に、第２実施形態におけるＰＭＯＳトランジスタＰ２１乃至Ｐ２４に代えて、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端に一致させた構成となっている。ユニット間配線領域ＩＬ２Ｐに関する第２実施形態の構成をプロセスＢに適用するため、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子間を第２メタル層Ｍ２Ｌで接続している。この際、本来の配線方向とは異なり第１メタル層Ｍ１Ｌと同じ方向に第２メタル層Ｍ２Ｌを配置している。この第２メタル層Ｍ２Ｌは第１領域Ａ３と交差するため、第１領域Ａ３には入出力配線領域ＩＯＬ３は形成されず、図示はしていないが基準電圧配線ＶＳＳ３の外側等に配置される構成をとる。尚、第３実施形態の構成に代えて、第２領域Ｂ３Ｐに入出力配線領域ＩＯＬ３を配置し、第２領域Ｂ３Ｎにユニット間配線領域ＩＬ３Ｎを配置するように構成することもできる。
【００８１】
ＰＭＯＳトランジスタＰ３１乃至Ｐ３４と、Ｎ型のウェル領域ＮＷ３との関係、及びＮＭＯＳトランジスタＮ３１乃至Ｎ３４と、Ｐ型のウェル領域ＰＷ３や基準電圧配線ＶＳＳ３との関係、更には、Ｎ／Ｐ型のウェル領域ＮＷ３／ＰＷ３へのバイアス印加をオーミックコンタクト用拡散領域ＮＷＤ３、ＰＷＤ３を介して行う点等については、第２実施形態のレイアウトパターンと同様である。
【００８２】
ここで、第３実施形態では、プロセスＢを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第２メタル層Ｍ２Ｌから行わなければならない。従って、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子を接続する第２メタル層Ｍ２Ｌが第１領域Ａ３を横切って第１メタル層Ｍ１Ｌと並走する構成となっている。
【００８３】
第３実施形態のレイアウトパターンでは、第１領域Ａ３には入出力配線領域ＩＯＬ３を設定せず、ユニット間配線領域ＩＬ３Ｐが電源電圧配線ＶＣＣ３側のみに存在することを利用して、入出力配線領域ＩＯＬ３を基準電圧配線ＶＳＳ３側に配置することができる点で第２実施形態のレイアウトパターンとは異なっているが、基本的な作用については、第２実施形態と同様である。
【００８４】
第３実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ３Ｐが電源電圧配線ＶＣＣ３側のみに存在し、基準電圧配線ＶＳＳ３側には入出力配線領域ＩＯＬ３が存在する点で、第２実施形態のレイアウトパターンとは異なっているが、基本的な効果については、第２実施形態と同様である。
【００８５】
更に、第３実施形態では、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端と一致させて配置しているので、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４が、ユニット間配線領域ＩＬ３Ｐに飛び出さずユニット間配線領域ＩＬ３Ｐを圧迫することなく、レイアウト効率を向上させることができる。ＰＭＯＳトランジスタＰ３１乃至Ｐ３４とユニット間配線領域ＩＬ３Ｐ内のユニット間接続配線との距離を最短距離にすることができ、ユニット間接続配線を構成する第１メタル層Ｍ１Ｌにおける寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００８６】
尚、第３実施形態においては、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端を電源電圧配線ＶＣＣ３の外端と一致させる場合について例示したが、これとは逆に、ＮＭＯＳトランジスタＮ３１乃至Ｎ３４の外端を基準電圧配線ＶＳＳ３の外端と一致させ、ユニット間配線領域ＩＬ３Ｎを基準電圧配線ＶＳＳ３側に配置した場合にも、ＮＭＯＳトランジスタに関し同様の作用・効果を奏することは言うまでもない。
【００８７】
図４に示す第４実施形態の概略レイアウト図は、図３に示す第３実施形態の概略レイアウト図に加えて、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端を電源電圧配線ＶＣＣ４の外端に一致させると共に、ＮＭＯＳトランジスタＮ４１乃至Ｎ４４の内端を基準電圧配線ＶＳＳ４の内端に一致させる構成である。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子間を第２メタル層Ｍ２Ｌで接続して、第１メタル層Ｍ１Ｌと同じ方向に並走させる構成については第３実施形態と同様である。従って、第１領域Ａ４に入出力配線領域ＩＯＬ４は形成されず、図示していない基準電圧配線ＶＳＳ４の外端側に配置される構成についても第３実施形態と同様である。尚、第２領域Ｂ４Ｐに入出力配線領域ＩＯＬ４を配置し、第２領域Ｂ４Ｎにユニット間配線領域ＩＬ４Ｎを配置するように構成することもできる。
【００８８】
ＰＭＯＳトランジスタＰ４１乃至Ｐ４４とＮ型のウェル領域ＮＷ４との関係、及びＮＭＯＳトランジスタＮ４１乃至Ｎ４４とＰ型のウェル領域ＰＷ４との関係、そして、Ｎ／Ｐ型のウェル領域ＮＷ４／ＰＷ４へのバイアス印加をオーミックコンタクト用拡散領域ＮＷＤ４、ＰＷＤ４を介して行う点等についても第３実施形態のレイアウトパターンと同様である。更に、プロセスＢを想定したレイアウトパターンとなっていることより、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子を接続する第２メタル層Ｍ２Ｌが第１領域Ａ４を横切って第１メタル層Ｍ１Ｌと並走する構成となっている点についても第３実施形態と同様である。
【００８９】
第４実施形態のレイアウトパターンでは、第３実施形態と同様に、第１領域Ａ４に入出力配線領域ＩＯＬ４を設定せず、ユニット間配線領域ＩＬ４Ｐが電源電圧配線ＶＣＣ４の外端側にのみ存在すると共に、入出力配線領域ＩＯＬ４を基準電圧配線ＶＳＳ４の外端側に配置させることができる点を含め基本的な作用については、第３実施形態と同様である。
【００９０】
第４実施形態の概略レイアウト図によれば、ユニット間配線領域ＩＬ４Ｐが電源電圧配線ＶＣＣ４の外端側にのみ存在し、基準電圧配線ＶＳＳ４の外端側には入出力配線領域ＩＯＬ４が存在する点、及びＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端を電源電圧配線ＶＣＣ４の外端と一致させて配置している点で、第３実施形態のレイアウトパターンと同様であり、基本的な効果については第３実施形態と同様である。
【００９１】
更に、第４実施形態では、ＮＭＯＳトランジスタＮ４１乃至Ｎ４４の内端を基準電圧配線ＶＳＳ４の内端に一致させて配置しているので、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４の外端が電源電圧配線ＶＣＣ４の外端に一致していることと合わせて、ＰＭＯＳトランジスタＰ４１乃至Ｐ４４とＮＭＯＳトランジスタＮ４１乃至Ｎ４４との間隔を最短距離にすることができる。ＰＭＯＳ／ＮＭＯＳトランジスタを接続してＣＭＯＳユニットを構成する際の第１メタル層Ｍ１Ｌの接続配線における寄生抵抗や寄生容量を最小限に抑制して、ＣＭＯＳユニットの動作特性の悪化を防止することができる。
【００９２】
尚、第４実施形態においては、ＰＭＯＳ／ＮＭＯＳトランジスタＰ４１乃至Ｐ４４／Ｎ４１乃至Ｎ４４の外／内端を、各々、電源電圧／基準電圧配線ＶＣＣ４／ＶＳＳ４の外／内端と一致させる場合について例示したが、これとは逆に、各々のトランジスタの内／外端を、電源電圧／基準電圧配線ＶＣＣ４／ＶＳＳ４の内／外端と一致させる場合にも同様の作用・効果を奏することは言うまでもない。
【００９３】
図５に示す第５実施形態は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎ乃至ＩＬ４ＰとＣＭＯＳユニットであるナンドゲートのレイアウト配置との関係を示している。図５には、ｎ入力ナンドゲートの回路図を示している。ナンドゲート回路図は、電源電圧配線ＶＣＣ５と出力端子ＯＵＴとの間で並列接続されるＰＭＯＳトランジスタＭＰ１乃至ＭＰｎ（ゲート幅はＷｐ）と、出力端子ＯＵＴと基準電圧配線ＶＳＳ５との間に直列接続されるＮＭＯＳトランジスタＭＮ１乃至ＭＮｎ（ゲート幅はＷｎ）とにより構成されている。半導体集積回路装置のＰ／Ｎ型導電体の多数キャリア（電子／正孔（ホール））の易動度の比が１対２であることより、ＰＭＯＳ／ＮＭＯＳトランジスタの電流駆動能力としてゲート幅の比を２対１として、出力ノードの立上りと立下がりの出力波形を同一とする一般的な回路設計がなされる。従って、図５では、
Ｗｐ：Ｗｎ／ｎ＝２：１
の関係が成立し、この式を整理すると、
Ｗｎ＝（ｎ／２）×Ｗｐ
ここでナンドゲートの入力端子数が２以上であることより（ｎ≧２）、
Ｗｎ≧Ｗｐ（等号は、ｎ＝２のとき）
の関係が導かれる。
【００９４】
４入力（ｎ＝４、Ｗｎ＝２Ｗｐ）の場合についてレイアウトした際のＰＭＯＳ／ＮＭＯＳトランジスタの概略レイアウト図を下段に示している。ＰＭＯＳトランジスタを基準として、ゲート端子を折り返さないでレイアウトする場合を考える。ＰＭＯＳトランジスタのゲート幅がＷの場合には、ＮＭＯＳトランジスタのゲート幅は２Ｗとなる（Ｗｎ＝２Ｗｐ＝２Ｗ）。２Ｗの幅が基準電圧配線ＶＳＳ５の幅以下であれば、ＮＭＯＳトランジスタはゲート端子を折り返さなくてよい。従って、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、ゲート本数が同数となり、ゲート、ソース、ドレインの各端子が対向するようにレイアウトすることができる。
【００９５】
これに対して、ＰＭＯＳトランジスタのゲート幅が２Ｗの場合には、ＮＭＯＳトランジスタのゲート幅は４Ｗとなる（Ｗｎ＝２Ｗｐ＝４Ｗ）。４Ｗの幅が基準電圧配線ＶＳＳ５幅以上であれば、ＮＭＯＳトランジスタはゲート端子を折り返さなくてはならない。図５では１回折り返したレイアウトを示している。この場合には、ＮＭＯＳトランジスタのゲート本数はＰＭＯＳトランジスタのゲート本数の倍となる。
【００９６】
第５実施形態によれば、ナンドゲートでは、各々のゲート幅は図５に示す関係式となりＮＭＯＳトランジスタのゲート幅がＰＭＯＳトランジスタのゲート幅を下回ることはないため、予め設定された電源電圧配線ＶＣＣ５及び基準電圧配線ＶＳＳ５の幅に配置する際には、ＮＭＯＳトランジスタのゲート本数がＰＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、電源電圧配線ＶＣＣ５側にユニット間配線領域ＩＬ５Ｐが存在する場合には、ＮＭＯＳトランジスタのゲート本数とＰＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【００９７】
また、基準電圧配線ＶＳＳ５側にユニット間配線領域ＩＬ５Ｎが存在する場合には、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【００９８】
従って、接続配線の折れ曲がりに伴うコンタクトＣｖを介した第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとの接続や、折れ曲がり部分における第２メタル層Ｍ２Ｌ同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【００９９】
図６に示す第６実施形態は、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎ乃至ＩＬ４ＰとＣＭＯＳユニットであるノアゲートのレイアウト配置との関係を示している。図６では、ノアゲート回路図としてｍ入力のノアゲートを示している。ノアゲート回路図は、電源電圧配線ＶＣＣ６と出力端子ＯＵＴとの間で直列接続されたＰＭＯＳトランジスタＭＰ１乃至ＭＰｍ（ゲート幅はＷｐ）と、出力端子ＯＵＴと基準電圧配線ＶＳＳ６との間に並列接続されたＮＭＯＳトランジスタＭＮ１乃至ＭＮｍ（ゲート幅はＷｎ）とにより構成されている。第５実施形態の場合と同様に多数キャリアの易動度の比（１対２）からＰＭＯＳ／ＮＭＯＳトランジスタのゲート幅の比は２対１として、
Ｗｐ／ｍ：Ｗｎ＝２：１
の関係が成立し、この式を整理すると、
Ｗｐ＝２ｍ×Ｗｎ
ここでノアゲートの入力端子数が２以上であることより（ｍ≧２）、
Ｗｐ≧４Ｗｎ（等号は、ｍ＝２のとき）
の関係が導かれる。
【０１００】
２入力（ｍ＝２、Ｗｐ＝４Ｗｎ）の場合についてレイアウトした際のＰＭＯＳ／ＮＭＯＳトランジスタの概略レイアウト図を下段に示している。ＮＭＯＳトランジスタを基準として、ゲート端子を折り返さないでレイアウトする場合を考える。ＮＭＯＳトランジスタのゲート幅がＷの場合には、ＰＭＯＳトランジスタのゲート幅は４Ｗとなる（Ｗｐ＝４Ｗｎ＝４Ｗ）。４Ｗの幅が電源電圧配線ＶＣＣ６の幅以下であれば、ＰＭＯＳトランジスタはゲート端子を折り返さなくてよい。従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタはゲート本数が同数となり、ゲート、ソース、ドレインの各端子が対向するようにレイアウトすることができる。
【０１０１】
これに対して、４Ｗの幅が電源電圧配線ＶＣＣ６の幅以上であれば、ＰＭＯＳトランジスタはゲート端子を折り返さなくてはならない。図６では１回折り返したレイアウトを示している。この場合には、ＰＭＯＳトランジスタのゲート本数はＮＭＯＳトランジスタのゲート本数の倍となる。
【０１０２】
第６実施形態によれば、ノアゲートでは、各々のゲート幅は図６に示す関係式となりＰＭＯＳトランジスタのゲート幅がＮＭＯＳトランジスタのゲート幅を下回ることはないため、予め設定された電源電圧配線ＶＣＣ６及び基準電圧配線ＶＳＳ６の幅に配置する際には、ＰＭＯＳトランジスタのゲート本数がＮＭＯＳトランジスタのゲート本数を下回ることはないことがわかる。従って、基準電圧配線ＶＳＳ６側にユニット間配線領域ＩＬ６Ｎが存在する場合には、ＰＭＯＳトランジスタのゲート本数とＮＭＯＳトランジスタのゲート本数とを同数にレイアウトすることにより、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【０１０３】
また、電源電圧配線ＶＣＣ６側にユニット間配線領域ＩＬ６Ｐが存在する場合には、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数より多くしてレイアウトしても、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線を複数の配線層を経由して引き回すことなく、原則的に折れ曲がりのない１つの配線層で接続することができる。
【０１０４】
従って、接続配線の折れ曲がりに伴うコンタクトＣｖを介した第１メタル層Ｍ１Ｌと第２メタル層Ｍ２Ｌとの接続や、折れ曲がり部分における第２メタル層Ｍ２Ｌ同士の干渉といった問題を回避することができ、高集積な接続配線を実現することができる。
【０１０５】
図７に示す第７実施形態の概略レイアウト図は、図２に示す第２実施形態の概略レイアウト図を、基準電圧配線ＶＳＳ７の外側を基準にミラー反転して折り返し、ミラー反転した各々のＰ型のウェル領域を１つにマージして新たにＰ型のウェル領域ＰＷ７とすると共に、Ｐ型のウェル領域ＰＷ７へのバイアス印加をするためのオーミックコンタクト用拡散領域ＰＷＤ７を共通化した構成となっている。
【０１０６】
第７実施形態によれば、ミラー反転部である第３領域Ｃ７においては、ユニット間接続配線は配置されないので、素子間の耐圧等のデバイス要因から決定される間隔、及び機能回路への入出力配線を配置する場合には配線幅の距離等を考慮することにより決定される必要最小限の間隔を設定して、レイアウト間の位置関係を決定できるので、レイアウト効率を高め高集積化を図るのに好都合である。
【０１０７】
また、Ｐ型のウェル領域ＰＷ７のマージやバイアス印加用の拡散領域ＰＷＤ７の共通化も、レイアウト効率を向上に寄与するものであり、高集積化を図るのに好都合である。
【０１０８】
図８は、第１実施形態に示すように電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側にユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎを配置し、更に、第３実施形態に示すように、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端及びＮＭＯＳトランジスタＮ３１乃至Ｎ３４の外端を、ユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎに近づけるように、電源電圧配線ＶＣＣ３の外端及び基準電圧配線ＶＳＳ３の外端に一致させて配置した構成を有して、図２３の機能回路ＦＮＢをレイアウトしたレイアウトパターン図の具体例である。論理回路ＣＩＲ１乃至ＣＩＲ４の配置順序は図２４の従来技術と同じである。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図９乃至図１２に示す。図中、従来技術におけるレイアウトパターン図と同一の構成要素については同一の符号を付し説明を省略する。
【０１０９】
図８に示す第１及び第３実施形態の具体例では、ＰＭＯＳトランジスタとＮ型のウェル領域ＮＷとの関係、及びＮＭＯＳトランジスタとＰ型のウェル領域ＰＷとの関係、更には、機能回路への入出力配線が第１領域Ａに配置されて入出力配線領域ＩＯＬを構成している点については従来技術のレイアウトパターンと同様であるので、ここでの説明は省略する。また、本具体例では、従来技術の場合と同様に図２０に示すプロセスＢを適用して構成されているため、第１乃至第３メタル層Ｍ１Ｌ乃至Ｍ３Ｌ間を接続するコンタクトＣｖ、Ｃｖｖの構成、及びＰｏｌｉＳｉ層が第２メタル層Ｍ２Ｌとの間でコンタクトＣｐｐにより接続されている点に関しても従来技術のレイアウトパターンと同様であり、各配線層の配線方向についても従来技術と同じであり、ここでの説明は省略する。
【０１１０】
本具体例では、ＰＭＯＳトランジスタは、電源電圧配線ＶＣＣからはみ出すことなく外端を電源電圧配線ＶＣＣの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＰが配置されている。また、ＮＭＯＳトランジスタは、基準電圧配線ＶＳＳからはみ出すことなく外端を基準電圧配線ＶＳＳの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＮが配置されている。Ｎ／Ｐ型のウェル領域ＮＷ／ＰＷへのバイアス印加を行うための拡散領域ＮＷＤ、ＰＷＤは、各々、ユニット間配線領域ＩＬＰ、ＩＬＮの外側に配置されている。
【０１１１】
電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとに挟まれた第１領域Ａには、ユニット間配線領域ＩＬＰ、ＩＬＮは存在しておらず、機能回路のレイアウトパターンを貫く入出力配線ＯＵＴ１乃至ＯＵＴ７が配置されている入出力配線領域ＩＯＬのみが存在する。従って、第１領域Ａには配線用の領域が未配線のまま冗長な空白領域として残ることはなく、レイアウト効率が向上して高集積化を図ることができる。
【０１１２】
また、第１領域Ａに空白領域等の冗長な領域が存在しないので、ＰＭＯＳ／ＮＭＯＳトランジスタ間を最短距離で接続することができる。また、ＰＭＯＳトランジスタの外端を電源電圧配線ＶＣＣの外端に一致させ、ＮＭＯＳトランジスタの外端を基準電圧配線ＶＳＳの外端に一致させており、各々のユニット間配線領域ＩＬＰ、ＩＬＮまでの距離を最短距離にすることができる。接続配線に伴う寄生抵抗や寄生容量等の寄生素子成分を最小限に低減することができ、ＣＭＯＳユニットにおける信号遅延差等を生ぜず、ユニット特性を好適に維持することができる。具体的な効果としては、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン配線における寄生抵抗を低減する効果を有する。例えば、図９における論理回路ＣＩＲ１のインバータゲートＩ５では、従来技術のレイアウトパターンの場合に比して、１８シート分（シート抵抗とは、配線長／配線幅を表す）の配線長の減少効果が得られる。接続配線である第１メタル層Ｍ１Ｌのシート抵抗を３Ωと仮定すると、約６０Ωの抵抗低減効果が得られることとなる。インバーゲートＩ５の駆動負荷容量を寄生容量を含めて１ｐＦと仮定すると、時定数として約０．０６ｎｓの短縮効果が得られる。数１００ＭＨｚ以上で動作する半導体集積回路装置においては、この時定数短縮は、内部信号のタイミングスキューの抑制に大きな効果を有するものである。また、この時定数が加算されるクリティカルパスにおいては信号伝播遅延時間の短縮に直接に影響し動作速度の高速化には必須なものである。
【０１１３】
また、ウェル領域ＮＷ、ＰＷの面積も最小化することができ、ウェルバイアスの安定印加を可能として、ラッチアップ耐性の確保や、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアスの安定化による素子特性の安定化を実現することができる。
【０１１４】
また、ＰＭＯＳ／ＮＭＯＳトランジスタが電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳから飛び出さないので、各々のユニット間配線領域ＩＬＰ、ＩＬＮを圧迫することはなく、レイアウト効率を向上させることができる。
【０１１５】
本具体例では、電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳの外側に、それぞれユニット間配線領域ＩＬＰ、ＩＬＮを配置する構成について説明したが、これに限定されることはなく、電源電圧配線ＶＣＣあるいは基準電圧配線ＶＳＳの何れが一方の外側にのみユニット間配線領域ＩＬＰあるいはＩＬＮを配置する構成としてもよい。この場合、第１領域Ａには、第２メタル層Ｍ２Ｌの入出力配線を配置する入出力配線領域ＩＯＬに交差して、ＰＭＯＳ／ＮＭＯＳトランジスタ間を接続する接続配線が第１メタル層Ｍ１Ｌで配線されることとなる。従って、この場合の仕様プロセスは図２０におけるプロセスＢとなる。
【０１１６】
図１３は、第４実施形態の構成を有して、図２３の機能回路ＦＮＢをレイアウトしたレイアウトパターン図の具体例である。論理回路ＣＩＲ１乃至ＣＩＲ４の配置順序は図２４の従来技術と同じである。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図１４乃至図１７に示す。図中、従来技術におけるレイアウトパターン図と同一の構成要素については同一の符号を付し説明を省略する。
【０１１７】
図１３に示す第４実施形態の具体例では、ＰＭＯＳトランジスタとＮ型のウェル領域ＮＷとの関係、及びＮＭＯＳトランジスタとＰ型のウェル領域ＰＷとの関係については従来技術のレイアウトパターンと同様であるのでここでの説明は省略する。また、本具体例では、従来技術の場合と同様に図２０に示すプロセスＢを適用して構成されているため、第１乃至第３メタル層Ｍ１Ｌ乃至Ｍ３Ｌ、ＰｏｌｉＳｉ層の配線方向、及び各配線層間を接続するコンタクトＣｖ、Ｃｖｖ、Ｃｐｐの構成に関しても従来技術のレイアウトパターンと同様でありここでの説明は省略する。
【０１１８】
本具体例では、ＰＭＯＳトランジスタは、電源電圧配線ＶＣＣからはみ出すことなく外端を電源電圧配線ＶＣＣの外端に一致させて配置されており、その外側にユニット間配線領域ＩＬＰが配置されている。また、ＮＭＯＳトランジスタは、基準電圧配線ＶＳＳからはみ出すことなく内端を基準電圧配線ＶＳＳの内端に一致させて配置されており、基準電圧配線ＶＳＳの外端側に入出力配線領域ＩＯＬが配置されている。Ｎ型のウェル領域ＮＷへのバイアス印加を行うための拡散領域ＮＷＤはユニット間配線領域ＩＬＰの外側に配置されている。尚、Ｐ型のウェル領域ＰＷへのバイアス印加を行うための拡散領域ＰＷＤは基準電圧配線ＶＳＳと入出力配線領域ＩＯＬとの間に配置されている。
【０１１９】
電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとに挟まれた第１領域Ａには、ユニット間配線領域、入出力配線領域は共に存在しない。従って、第１領域Ａは、配線用の領域が未配線のまま冗長な空白領域として残ることがなく、更に領域幅がＰＭＯＳ／ＮＭＯＳトランジスタ間の耐圧仕様等のレイアウト仕様により決定されるため、必要最小限の幅に圧縮することができる。機能回路のレイアウト効率を高めることができ、高集積化を図ることができる。
【０１２０】
また、第１領域Ａの幅が必要最小限に圧縮されていることに加えＮＭＯＳトランジスタの内端が基準電圧配線ＶＳＳの内端に一致しているので、ＰＭＯＳ／ＮＭＯＳトランジスタ間を最短距離で接続することができる。また、ＰＭＯＳトランジスタの外端を電源電圧配線ＶＣＣの外端に一致させ、各々のユニット間配線領域ＩＬＰまでの距離を最短距離にすることができる。接続配線に伴う寄生抵抗や寄生容量等の寄生素子成分を最小限に低減することができ、ＣＭＯＳユニットにおける信号遅延差等を生ぜず、ユニット特性を好適に維持することができる。具体的な効果としてＰＭＯＳ／ＮＭＯＳトランジスタのドレイン配線における寄生抵抗の低減効果があることは、図８の具体例と同様である。
【０１２１】
また、ウェル領域ＮＷ、ＰＷの面積も最小化することができ、ウェルバイアスの安定印加を可能として、ラッチアップ耐性の確保や、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートバイアスの安定化による素子特性の安定化を実現することができる。
【０１２２】
また、ＰＭＯＳ／ＮＭＯＳトランジスタが電源電圧配線ＶＣＣ及び基準電圧配線ＶＳＳから飛び出さないので、各々のユニット間配線領域ＩＬＰや入出力配線領域ＩＯＬを圧迫することはなく、レイアウト効率を向上させることができる。
【０１２３】
ここで、ユニット間配線領域ＩＬＰを電源電圧配線ＶＣＣの外側に配置する場合において、ナンドゲートの構成について、図１４の論理回路ＣＩＲ１におけるナンドゲートＤ１乃至Ｄ５、及び図１５の論理回路ＣＩＲ２におけるナンドゲートＤ６、Ｄ７を例にとり説明する。この場合には、ナンドゲートＤ１乃至Ｄ６を構成するＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数は同数とすることが好ましい。各々のトランジスタの各端子が１対１に対向するので、ユニット間配線領域ＩＬＰからの接続配線に冗長な迂回路を設けることなく１つの配線層で直線的に配線することができるからである。また、ナンドゲートＤ７に示すように、ＰＭＯＳトランジスタのゲート本数を、ＮＭＯＳトランジスタのゲート本数に比して多く設定してやる場合にも、接続配線に冗長性なく配線することができる。尚、ナンドゲートＤ７は、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート幅比が、４対１となる特殊な構成を有したナンドゲートである。
【０１２４】
また、ノアゲートの場合を、図１５の論理回路ＣＩＲ２におけるノアゲートＲ１、Ｒ４を例にとり説明する。ノアゲートＲ１の場合のように、ＰＭＯＳトランジスタのゲート本数をＮＭＯＳトランジスタのゲート本数に比して多くするか、あるいは、ノアゲートＲ４の場合のように、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数を同数にすることが好ましい。各々のトランジスタの各端子が１対１に対向するので、ユニット間配線領域ＩＬＰからの接続配線に冗長な迂回路を設けることなく、１つの配線層で直線的に配線することができるからである。
【０１２５】
本具体例とは反対に、基準電圧配線ＶＳＳの外側にユニット間配線領域ＩＬＮを配置する場合には、上記の関係を逆転させればよい。即ち、ナンドゲートについては、ＮＭＯＳトランジスタのゲート本数をＰＭＯＳトランジスタのゲート本数に比して多くするか、あるいは同数とし、ノアゲートについては、ＰＭＯＳ／ＮＭＯＳトランジスタのゲート本数を同数とすることが好ましい。
【０１２６】
本具体例では、電源電圧配線ＶＣＣの外側にユニット間配線領域ＩＬＰを配置し、基準電圧配線ＶＳＳの外側に入出力配線領域ＩＯＬを配置する構成について説明したが、ユニット間配線領域ＩＬＰ、ＩＬＮと入出力配線領域ＩＯＬとを、電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとの外側に分けて配置する構成としてもよい。この場合、第１領域Ａは、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間を接続する第１メタル層Ｍ１Ｌのみが配線されることとなる。そして、ＰＭＯＳトランジスタのゲート端子へは電源電圧配線ＶＣＣ側のユニット間配線領域ＩＬＰから供給され、ＮＭＯＳトランジスタのゲート端子へは電源電圧配線ＶＳＳ側のユニット間配線領域ＩＬＮから供給されることとなる。
【０１２７】
また、ユニット間配線領域ＩＬＰと入出力配線領域ＩＯＬとを共に、電源電圧配線ＶＣＣ側、あるいは基準電圧配線ＶＳＳ側の何れか一方のみに配置する構成としてもよい。この場合、第１領域Ａは、ＰＭＯＳ／ＮＭＯＳトランジスタのドレイン端子間を接続する第１メタル層Ｍ１Ｌのみが配線されることとなる。
【０１２８】
尚、本発明は前記第１乃至第７実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
ユニット間配線領域、入出力配線領域は、本実施形態において説明した配置領域以外にも、レイアウト効率を向上させ、構成要素の特性劣化を防止し、あるいはレイアウト設計の変更を容易化する配置であれば、第１領域乃至第３領域内の適宜の領域に配置することができる。
また、各実施形態においては、適宜、製造プロセスをプロセスＡ、Ｂとした場合のレイアウトパターンについて説明したが、相互にプロセスを変更して実施することも、更に別のプロセスにおいて実施することも可能である。
【０１２９】
（付記１） 中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ前記第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の前記基本回路ユニットで構成される論理回路ユニットと、複数の前記論理回路ユニットで構成される機能回路ユニットとを備え、前記機能回路ユニットを適宜に多段配置する半導体集積回路装置において、
前記ＰＭＯＳ及びＮＭＯＳトランジスタ構造の少なくとも一部分を前記第１及び第２電源配線下に配置すると共に、
前記基本回路ユニット間を接続する配線、もしくは前記論理回路ユニット間を接続する配線のうち前記機能回路ユニット内で終端するユニット間接続配線を、前記第１及び第２電源配線を構成する配線層と同層、あるいは下層の配線層で構成する際、前記第１領域以外の領域である第２領域に配置することを特徴とする半導体集積回路装置。
（付記２） 前記第１電源配線の下層には、前記第１電源配線に沿って、ＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタを囲むＮ型のウェル領域が配置され、前記第２電源配線の下層には、前記第２電源配線に沿って、ＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタを囲むＰ型のウェル領域が配置されていることを特徴とする付記１に記載の半導体集積回路装置。
（付記３） 前記ユニット間接続配線の配置領域は、前記第２領域のうち、ＰＭＯＳ及びＮＭＯＳトランジスタの配置領域の外方領域であることを特徴とする付記１又は２に記載の半導体集積回路装置。
（付記４） 前記ユニット間接続配線は、前記第１電源配線側の前記第２領域に配置され、前記ＰＭＯＳトランジスタは、前記第１電源配線領域に包含されていることを特徴とする付記３に記載の半導体集積回路装置。
（付記５） 前記ユニット間接続配線は、前記第２電源配線側の前記第２領域に配置され、前記ＮＭＯＳトランジスタは、前記第２電源配線領域に包含されていることを特徴とする付記３に記載の半導体集積回路装置。
（付記６） 前記ＰＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第１電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記４に記載の半導体集積回路装置。
（付記７） 前記ＮＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第２電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記４に記載の半導体集積回路装置。
（付記８） 前記ＮＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第２電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記５に記載の半導体集積回路装置。
（付記９） 前記ＰＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第１電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする付記５に記載の半導体集積回路装置。
（付記１０） 前記基本回路ユニットが第１ナンドゲートである場合、
前記第１ナンドゲートを構成するレイアウトパターンにおいて、前記ＰＭＯＳトランジスタのゲート本数と、前記ＮＭＯＳトランジスタのゲート本数とが同数であることを特徴とする付記４に記載の半導体集積回路装置。
（付記１１） 前記基本回路ユニットが第１ノアゲートである場合、
前記第１ノアゲートを構成するレイアウトパターンにおいて、前記ＮＭＯＳトランジスタのゲート本数に比して、前記ＰＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする付記４に記載の半導体集積回路装置。
（付記１２） 前記基本回路ユニットが第２ナンドゲートである場合、
前記第２ナンドゲートを構成するレイアウトパターンにおいて、前記ＰＭＯＳトランジスタのゲート本数に比して、前記ＮＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする付記５に記載の半導体集積回路装置。
（付記１３） 前記基本回路ユニットが第２ノアゲートである場合、
前記第２ノアゲートを構成するレイアウトパターンにおいて、前記ＮＭＯＳトランジスタのゲート本数と、前記ＰＭＯＳトランジスタのゲート本数とが同数であることを特徴とする付記５に記載の半導体集積回路装置。
（付記１４） 必要に応じて多段配置された２組の前記機能回路ユニット群を、前記ユニット間接続配線の配置領域とは反対側の端部を対向させてミラー配置してなることを特徴とする付記４又は５に記載の半導体集積回路装置。
（付記１５） ミラー配置された前記２組の前記機能回路ユニット群において、対向する同一導電型のトランジスタを囲むウェル領域は共有して設けられていることを特徴とする付記１４に記載の半導体集積回路装置。
（付記１６） 前記共有されたウェル領域へのバイアス印加用コンタクト領域は共有して設けられていることを特徴とする付記１５に記載の半導体集積回路装置。
【０１３０】
【発明の効果】
本発明によれば、半導体集積回路装置の機能回路群をチップ上の１方向に展開するレイアウトパターンにおいて、ＣＭＯＳユニット間、及び論理回路間の内部接続配線を、電源電圧配線と基準電圧配線との外側に配置することにより、電源電圧配線と基準電圧配線とに挟まれた領域を必要最小限の間隔に低減することができ接続配線等が配置されない余分な空白領域がなくなりレイアウト効率を高めて高集積化に寄与することができる
【０１３１】
また、電源電圧配線と基準電圧配線との間を必要最小限の間隔に低減することができるので、ＰＭＯＳ／ＮＭＯＳトランジスタを最短長で接続することができ接続配線の寄生素子成分を最小限に低減することができる。また、ウェル面積も必要最小限にすることができる。両トランジスタを接続して構成されるＣＭＯＳユニットの特性向上やラッチアップ耐性の悪化を防止することができる。
【０１３２】
更に、レイアウト設計の開始に際して、電源電圧配線と基準電圧配線との間隔を見積り易くなり、また、レイアウト設計による電源電圧配線と基準電圧配線との位置決定後の回路変更に伴う内部接続配線の追加に対しても、電源電圧配線と基準電圧配線との位置を変更することなく対応できるので、短期間設計を図ることができる。
【図面の簡単な説明】
【図１】 第１実施形態の概略レイアウト図である。
【図２】 第２実施形態の概略レイアウト図である。
【図３】 第３実施形態の概略レイアウト図である。
【図４】 第４実施形態の概略レイアウト図である。
【図５】 ユニット間配線領域とナンドゲートのレイアウト配置との関係を示す説明図である（第５実施形態）。
【図６】 ユニット間配線領域とノアゲートのレイアウト配置との関係を示す説明図である（第６実施形態）。
【図７】 第７実施形態の概略レイアウト図である。
【図８】 図２３の機能回路を第１及び第３実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図９】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図１０】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図１１】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図１２】 第１及び第３実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【図１３】 図２３の機能回路を第４実施形態でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図１４】 第４実施形態の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図１５】 第４実施形態の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図１６】 第４実施形態の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図１７】 第４実施形態の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【図１８】 半導体集積回路装置において機能回路群の配置関係を示す概略レイアウト図である。
【図１９】 従来技術における機能回路群の一部を拡大した概略レイアウト図である。
【図２０】 半導体集積回路装置における製造プロセス別の多層配線構造を示す説明図である。
【図２１】 プロセスＡを使用した場合の概略レイアウト図である。
【図２２】 プロセスＢを使用した場合の概略レイアウト図である。
【図２３】 機能回路の具体例を示す回路ブロック図である。
【図２４】 図２３の機能回路を従来技術でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図２５】 従来技術の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図２６】 従来技術の具体例のうち論理回路ＣＩＲ２の部分を示すレイアウトパターン図である。
【図２７】 従来技術の具体例のうち論理回路ＣＩＲ３の部分を示すレイアウトパターン図である。
【図２８】 従来技術の具体例のうち論理回路ＣＩＲ４の部分を示すレイアウトパターン図である。
【符号の説明】
Ａ１、Ａ２、Ａ３、Ａ４、Ａ７Ｐ、Ａ７Ｎ
第１領域
Ｂ１Ｐ、Ｂ１Ｎ、Ｂ２Ｐ、Ｂ２Ｎ、Ｂ３Ｐ、Ｂ３Ｎ、Ｂ４Ｐ、Ｂ４Ｎ、Ｂ７Ｐ、Ｂ７Ｎ
第２領域
Ｃ７ 第３領域
ＣＩＲ１、ＣＩＲ２、ＣＩＲ３、ＣＩＲ４、ＣＩＲ１１、ＣＩＲ１２、ＣＩＲ２１、ＣＩＲ２２、ＣＩＲ３１、ＣＩＲ３２、ＣＩＲ４１、ＣＩＲ４２
論理回路
Ｃｖｖ 第３メタル層と第２メタル層との間のＶＩＡコンタクト
Ｃｖ、Ｃｖ１０１、Ｃｖ１０２、Ｃｖ１０３、Ｃｖ１０４
第２メタル層と第１メタル層との間のＶＩＡコンタクト
Ｃｐｐ、Ｃｐｐ１０１、Ｃｐｐ１０２
第２メタル層とＰｏｌｙＳｉ層との間のコンタクト
Ｃｐ 第１メタル層とＰｏｌｙＳｉ層との間のコンタクト
Ｃｄ１０１、Ｃｄ１０２、Ｃｄ１０３、Ｃｄ１０４
第１メタル層と拡散層との間のコンタクト
ＦＮＢ 機能回路
ＦＮＢＬ１、ＦＮＢＬ２、ＦＮＢＬｎ
機能回路群
ＩＬＰ、ＩＬＮ、ＩＬ１Ｐ、ＩＬ１Ｎ、ＩＬ２Ｐ、ＩＬ３Ｐ、ＩＬ４Ｐ、ＩＬ１００
ユニット間配線領域
ＩＯＬ、ＩＯＬ１、ＩＯＬ２、ＩＯＬ１００
入出力配線領域
Ｍ１Ｌ 第１メタル層
Ｍ２Ｌ 第２メタル層
Ｍ３Ｌ 第３メタル層
ＮＷ、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ１００
Ｎ型のウェル
ＰＷ、ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４、ＰＷ７、ＰＷ１００
Ｐ型のウェル
ＶＣＣ、ＶＣＣ１、ＶＣＣ２、ＶＣＣ３、ＶＣＣ４、ＶＣＣ１００
電源電圧配線
ＶＳＳ、ＶＳＳ１、ＶＳＳ２、ＶＳＳ３、ＶＳＳ４、ＶＳＳ１００
基準電圧配線
Claims (9)
- 中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ前記第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の前記基本回路ユニットで構成される論理回路ユニットと、複数の前記論理回路ユニットで構成される機能回路ユニットとを備え、前記機能回路ユニットを適宜に多段配置する半導体集積回路装置において、
前記第１領域の前記１方向を挟む一方の側にあって前記ＰＭＯＳトランジスタが配置されるＰＭＯＳトランジスタ配置領域と、
前記第１領域の前記１方向を挟む他方の側にあって前記ＮＭＯＳトランジスタが配置されるＮＭＯＳトランジスタ配置領域と、
前記ＰＭＯＳトランジスタ配置領域又は前記ＮＭＯＳトランジスタ配置領域の少なくとも何れか一方を挟んで、前記第１領域に対向する側に第２領域とを備え、
前記第１領域には前記機能回路ユニットを貫く入出力配線が配置され、
前記ＰＭＯＳ及びＮＭＯＳトランジスタ配置領域の少なくとも一部分は前記第１及び第２電源配線下に配置されると共に、
前記基本回路ユニット間を接続する配線もしくは前記論理回路ユニット間を接続する配線のうち、前記機能回路ユニット内で終端するユニット間接続配線を、前記第１及び第２電源配線を構成する配線層と同層あるいは下層の配線層で構成する際、前記第２領域に配置することを特徴とする半導体集積回路装置。 - 前記第１電源配線の下層には、前記第１電源配線に沿って、ＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタを囲むＮ型のウェル領域が配置され、前記第２電源配線の下層には、前記第２電源配線に沿って、ＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタを囲むＰ型のウェル領域が配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記ユニット間接続配線は、前記第１電源配線側の前記第２領域に配置され、前記ＰＭＯＳトランジスタは、前記第１電源配線領域に包含されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
- 前記ユニット間接続配線は、前記第２電源配線側の前記第２領域に配置され、前記ＮＭＯＳトランジスタは、前記第２電源配線領域に包含されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
- 前記ＰＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第１電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする請求項３又は４に記載の半導体集積回路装置。
- 前記ＮＭＯＳトランジスタは、前記ユニット間接続配線の配置領域側の端部を、前記第２電源配線における前記ユニット間接続配線の配置領域側の端部に一致させて配置されていることを特徴とする請求項３又は４に記載の半導体集積回路装置。
- 前記基本回路ユニットとしてナンドゲートをレイアウトする際、
前記ユニット間接続配線が前記第１電源配線側の前記第２領域に配置される場合には、前記ＰＭＯＳトランジスタのゲート本数と、前記ＮＭＯＳトランジスタのゲート本数とが同数であり、
前記ユニット間接続配線が前記第２電源配線側の前記第２領域に配置される場合には、前記ＰＭＯＳトランジスタのゲート本数に比して、前記ＮＭＯＳトランジスタのゲート本数が同数以上であることを特徴とする請求項３又は４に記載の半導体集積回路装置。 - 前記基本回路ユニットとしてノアゲートをレイアウトする際、
前記ユニット間接続配線が前記第１電源配線側の前記第２領域に配置される場合には、前記ＮＭＯＳトランジスタのゲート本数に比して、前記ＰＭＯＳトランジスタのゲート本数が同数以上であり、
前記ユニット間接続配線が前記第２電源配線側の前記第２領域に配置される場合には、前記ＮＭＯＳトランジスタのゲート本数と、前記ＰＭＯＳトランジスタのゲート本数とが同数であることを特徴とする請求項３又は４に記載の半導体集積回路装置。 - 必要に応じて多段配置された２組の前記機能回路ユニット群を、前記ユニット間接続配線の配置領域とは反対側の端部を対向させてミラー配置してなることを特徴とする請求項３又は４に記載の半導体集積回路装置。
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