KR20150000951A - 전원 공급 네트워크 설계 방법 - Google Patents

전원 공급 네트워크 설계 방법 Download PDF

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Abstract

전원 공급 네트워크 설계 방법은 복수의 기판들에 각각 형성되는 기판 배선들을 결정한다. 복수의 기판들 사이의 초기 연결 구조를 배치한다. 복수의 기판들 상의 모든 노드들의 전압값들이 기준 전압값 이상으로 될 때까지 관통 실리콘 비아와 전원 범프를 배치한다. 전원 공급 네트워크 설계 방법을 이용하게 되면 전원 공급 네트워크의 관통 실리콘 비아와 전원 범프를 감축할 수 있고 관통 실리콘 비아 기술이 해결하지 못한 대표적인 문제인 전원 공급 네트워크와 관련되는 문제를 해결할 수 있다.

Description

전원 공급 네트워크 설계 방법{METHOD OF DESIGNING POWER SUPPLY NETWORK}
본 발명은 시스템의 전원 공급에 관한 것으로서, 더욱 상세하게는 전원 공급 네트워크의 설계 방법에 관한 것이다.
반도체 집적 공정에서의 물리적인 한계를 극복하기 위하여 관통 실리콘 비아(TSV) 기술을 이용한 3차원 집적 회로가 최근 각광 받고 있다. 관통 실리콘 비아 기술은 기존에 사용되던 와이어 본딩 기술에 비해서 가장 짧은 전기적 배선을 제공할 뿐만 아니라 전기적 기생 성분을 줄여서 전체 시스템의 성능을 개선한다. 하지만 관통 실리콘 비아 기술은 아직 해결하지 못한 많은 어려운 문제들이 있다. 대표적으로 전압강하와 같은 전원 공급 네트워크에 관한 문제가 중요하게 인식되고 있으며 전원 공급 네트워크 관련 문제를 해결하기 위하여 여러 가지 방법들이 시도되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 전압 강하 문제를 해결함과 동시에 전원 공급 네트워크의 관통 실리콘 비아와 전원 범프를 감축할 수 있는 전원 공급 네트워크 설계 방법을 제공하는 것이다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전원 공급 네트워크 설계 방법은 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계, 상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계 및 상기 복수의 기판들 상의 모든 노드들의 전압값들이 기준 전압값 이상으로 될 때까지 관통 실리콘 비아와 전원 범프를 배치하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계는 상기 기판 배선의 굵기와 간격을 결정하는 단계 및 상기 복수의 기판들 중 제1 기판과 제2 기판 상에 상기 결정된 굵기와 간격을 갖는 기판 배선을 배치하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 기판 배선의 굵기와 간격을 결정하는 단계는 상기 제1 기판 상의 모든 노드들에 상기 전원 범프들을 배치하는 단계, 상기 제1 기판과 상기 관통 실리콘 비아로 연결된 제2 기판 상의 노드들의 전압값들을 측정하는 단계, 상기 제2 기판 상의 노드들의 전압값들과 기준 전압값을 비교하는 단계, 상기 제2 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우, 상기 저전압 노드에 상기 제1 기판과 상기 제2 기판을 연결하는 관통 실리콘 비아를 배치하는 단계 및 상기 제1 기판과 상기 제2 기판을 연결하는 상기 관통 실리콘 비아, 상기 기판 배선 및 상기 전원 범프에 기초하여 관통 실리콘 비아의 개수를 최소화 하는 상기 기판 배선의 굵기와 간격을 선택 하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계는 상기 복수의 기판들 중 제1 기판과 제2 기판 상의 모서리들을 각각의 초기 관통 실리콘 비아들로 연결하는 단계 및 상기 제 1 기판 상에 초기 전원 범프를 배치하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 기판 상에 초기 전원 범프를 배치하는 단계는 상기 제1 기판 상의 모든 노드들에 상기 전원 범프들을 연결하는 단계, 상기 제1 기판 상의 모든 노드들의 전압값들을 측정하는 단계, 상기 제 1기판 상의 모든 노드들의 전압값들 중에서 가장 낮은 전압값을 갖는 초기 전원 범프 노드를 추출하는 단계 및 상기 초기 전원 범프 노드에 상기 초기 전원 범프를 연결하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우, 상기 저전압 노드 중 가장 전압이 낮은 노드에 상기 관통 실리콘 비아를 추가 배치하여 상기 제1 기판과 상기 제2 기판을 연결할 수 있다.
예시적인 실시예에 있어서, 상기 제1 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우, 상기 저전압 노드 중 가장 전압이 낮은 노드에 상기 전원 범프를 연결할 수 있다.
예시적인 실시예에 있어서, 상기 기판 배선은 상기 복수의 기판들 상에 격자 형태로 배치될 수 있다.
예시적인 실시예에 있어서, 상기 복수의 기판들 상에 연결되는 상기 기판 배선들은 동일한 배선 구조일 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전원 공급 네트워크 설계 방법은 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계, 상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계, 상기 복수의 기판들 상의 모든 노드들의 전압값들이 기준 전압값 이상으로 될 때까지 관통 실리콘 비아와 전원 범프를 배치하는 단계 및 상기 복수의 기판 상의 노드들의 전압값들의 편차를 감축하도록 상기 관통 실리콘 비아와 상기 전원 범프를 이동하는 단계를 포함한다.
예시적인 실시예에 있어서, 포스 다이렉티드(Force directed) 방법에 기초해서 상기 관통 실리콘 비아와 상기 전원 범프를 이동하여 상기 제1 기판과 상기 제2 기판 상의 노드들의 전압값들의 편차를 감축할 수 있다.
도 1은 본 발명의 실시예들에 따른 전원 공급 네트워크 설계 방법을 나타내는 순서도이다.
도 2는 도 1의 전원 공급 네트워크 설계 방법에 포함되는 기판 배선들을 결정하는 단계의 일 예를 나타내는 순서도이다.
도 3은 도 2의 기판 배선들을 결정하는 단계에 포함되는 기판 배선의 굵기와 간격을 결정하는 단계의 일 예를 나타내는 순서도이다.
도 4는 도 3의 기판 배선의 굵기와 간격을 결정하는 단계를 설명하기 위한 도면이다.
도 5는 도 1의 전원 공급 네트워크 설계 방법에 포함되는 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계의 일 예를 나타내는 순서도이다.
도 6은 도 5의 초기 연결 구조를 배치하는 단계에서 초기 관통 실리콘 비아와 초기 전원 범프를 연결하는 일 예를 나타내는 도면이다.
도 7은 도 5의 초기 연결 구조를 배치하는 단계에서 초기 전원 범프를 배치하는 단계의 일 예를 나타내는 순서도이다.
도 8은 도 7의 초기 전원 범프를 배치하는 단계를 설명하기 위한 도면이다.
도 9는 도 1의 전원 공급 네트워크 설계 방법에 따른 전원 범프와 관통 실리콘 비아를 연결하는 일 예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 전원 공급 네트워크 상의 노드들의 전압값들 간의 편차를 고려한 전원 공급 네트워크 설계 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전원 공급 네트워크 설계 방법을 나타내는 순서도이다.
도 1과 후술하는 도 9를 참조하면, 전원 공급 네트워크의 설계를 위하여, 복수의 기판들에 각각 형성되는 기판 배선(500)들을 결정한다(단계S1000). 복수의 기판들 사이의 초기 연결 구조(ICS)를 배치한다(단계S1100). 복수의 기판들 상의 모든 노드들의 전압값(VN)들이 기준 전압값(VR) 이상으로 될 때까지 관통 실리콘 비아(390)와 전원 범프(450)를 배치한다(단계S1200). 복수의 기판 상의 모든 노드들의 전압값(VN)들은 기준 전압값(VR) 이상의 값을 만족하여야 한다. 예를 들어, 기준 전압값(VR)은 전원 범프(450)의 전압값을 기준으로5% 전압 강하(IR-drop)된 전압값일 수 있다. 복수의 기판 상의 노드들의 전압값(VN)들이 기준 전압값(VR) 이하인 저전압 노드(NL)가 존재하는 경우 저전압 노드(NL) 중 최저전압 노드(WNL)에 관통 실리콘 비아(390)와 전원 범프(450)를 동시에 배치하거나 관통 실리콘 비아(390)와 전원 범프(450) 중 어느 하나를 저전압 노드(NL)에 배치할 수 있다. 저전압 노드(NL)에 관통 실리콘 비아(390)와 전원 범프(450)를 배치한 후 다시 복수의 기판 상의 모든 노드들의 전압값들(VN)을 측정하여 기준 전압값(VR)과 비교하고 다시 관통 실리콘 비아(390)와 전원 범프(450)를 배치하는 과정을 거쳐 저전압 노드(NL)가 발생하지 않을 때까지 반복 수행하게 된다. 본 발명의 일 실시예에 따르면, 전원 공급 네트워크의 관통 실리콘 비아(390)와 전원 범프(450)를 감축할 수 있다.
도 2는 도 1의 전원 공급 네트워크 설계 방법에 포함되는 기판 배선들을 결정하는 단계의 일 예를 나타내는 순서도이다.
도 2를 참조하면, 복수의 기판들에 각각 형성되는 기판 배선(500)들을 결정(단계S1000)하기 위하여, 기판 배선(500)의 굵기와 간격을 결정한다(단계S1010). 복수의 기판들 중 제1 기판(100)과 제2 기판(200) 상에 결정된 굵기와 간격을 갖는 기판 배선(500)을 배치한다(단계S1020). 복수의 기판 상에 형성되는 기판 배선(500)을 결정하기 위하여 우선 배선의 굵기와 간격을 결정하게 되는데, 기존에는 기판 배선(500)의 굵기와 간격에 대해서는 고려하지 않고 임의의 기판 배선(500)의 굵기와 간격을 기준으로 전원 공급 네트워크를 설계하여 관통 실리콘 비아(390)와 전원 범프(450)의 개수를 최소화 하기 어려운 문제점이 있었다. 본 발명의 일 실시예에 따르면, 기판 배선(500)의 굵기와 간격을 모두 고려하여 기판 배선(500)을 결정하기 때문에 보다 관통 실리콘 비아(390)와 전원 범프(450)의 개수를 감축할 수 있는 전원 공급 네트워크 구조를 결정할 수 있다. 본 발명의 일 실시예에 있어서 복수의 기판은 제1 기판(100)과 제2 기판(200)으로 구성된다.
도 3은 도 2의 기판 배선들을 결정하는 단계에 포함되는 기판 배선의 굵기와 간격을 결정하는 단계의 일 예를 나타내는 순서도이고, 도 4는 도 3의 기판 배선의 굵기와 간격을 결정하는 단계를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 기판 배선(500)의 굵기와 간격을 결정(단계S1010)하기 위하여, 임의의 전원 공급 네트워크의 배선 굵기와 간격을 선택한다(단계 S1011). 제1 기판(100) 상의 모든 노드들에 가상 전원 범프(400)들을 배치한다(단계S1012). 제1 기판(100)과 가상 관통 실리콘 비아(300)로 연결된 제2 기판(200) 상의 노드들의 전압값(VN)들을 측정한다(단계S1013). 제2 기판(200) 상의 노드들의 전압값(VN)들과 기준 전압값(VR)을 비교한다(단계S1014). 제2 기판(200) 상의 노드들의 전압값(VN)들이 기준 전압값(VR) 보다 작은 저전압 노드(NL)가 존재하는 경우, 저전압 노드(NL)에 제1 기판(100)과 제2 기판(200)을 연결하는 가상 관통 실리콘 비아(300)를 추가 배치한다(단계S1015). 제1 기판(100)과 제2 기판(200) 상의 모든 노드들의 전압값(VN)들은 기준 전압값(VR) 이상의 값을 만족하여야 한다. 예를 들어 제1 기판(100)과 제2 기판(200) 상의 노드들의 전압값(VN)들이 기준 전압값(VR) 이하인 저전압 노드(NL)가 존재하는 경우 저전압 노드(NL)에 가상 관통 실리콘 비아(300)를 배치할 수 있다. 저전압 노드(NL)에 가상 관통 실리콘 비아(300)를 배치한 후 다시 제1 기판(100)과 제2 기판(200) 상의 모든 노드들의 전압값(VN)들을 측정하여 기준 전압값(VR)과 비교하고 다시 가상 관통 실리콘 비아(300)를 배치하는 과정을 거쳐 저전압 노드(NL)가 발생하지 않을 때까지 순차적으로 가상 관통 실리콘 비아(300)를 배치한다. 배선의 굵기와 간격을 결정함에 있어서, 임의의 배선의 굵기와 간격을 지정하여 전원 공급 네트워크를 구성한 상태에서 저전압 노드(VN)가 없어질 때까지 가상 관통 실리콘 비아와 범프를 연결하고 관통 실리콘 비아의 숫자를 계산한다. 다음으로 다른 배선의 굵기와 간격을 지정하여 전원 공급 네트워크를 구성한 상태에서 동일한 과정을 반복하여 관통 실리콘 비아의 숫자를 계산한다. 배선의 굵기와 간격은 미리 정의된 공정 규칙 내 배선 자원의 한도 안에서 몇 가지 정해진 경우의 수에서만 실행한다. 예를 들면, 배선의 굵기는 2um~30um 사이에서 2um 간격으로 조절이 가능하며, 배선의 간격 또한 동일한 방식으로 조절이 가능하다. 배선의 굵기와 간격을 결정함에 있어서 여러 가지 경우의 수 중에서 관통 실리콘 비아의 개수가 가장 작은 경우의 배선의 굵기와 간격을 선택한다.
도 5는 도 1의 전원 공급 네트워크 설계 방법에 포함되는 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계의 일 예를 나타내는 순서도이고, 도 6은 도 5의 초기 연결 구조를 배치하는 단계에서 초기 관통 실리콘 비아와 초기 전원 범프를 연결하는 일 예를 나타내는 도면이다.
도 5 및 도 6을 참조하면, 복수의 기판들 사이의 초기 연결 구조(ICS)를 배치(단계S1100)하기 위하여, 복수의 기판들 중 제1 기판(100)과 제2 기판(200) 상의 모서리들을 각각의 초기 관통 실리콘 비아들(310,330,350,370)로 연결한다(단계S1110). 제 1 기판 상에 초기 전원 범프(410)를 배치한다(단계S1120). 전원 공급 네트워크의 기초적인 구조를 형성하기 위하여 초기 관통 실리콘 비아들(310,330,350,370)과 초기 전원 범프(410)를 이용하여 초기 연결 구조(ICS) 구성하게 된다. 초기 관통 실리콘 비아들(310,330,350,370)은 기판 상의 각 모서리에 배치되는데 이 경우 기판의 모양이 사각형일 경우뿐만 아니라 다양한 형태의 기판에도 적용될 수 있다. 초기 전원 범프(410)는 복수의 기판들 중에 가장 하층에 해당하는 제1 기판(100)에 연결할 수 있다.
도 7은 도 5의 초기 연결 구조를 배치하는 단계에서 초기 전원 범프를 배치하는 단계의 일 예를 나타내는 순서도이고, 도 8은 도 7의 초기 전원 범프를 배치하는 단계를 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 제1 기판(100) 상에 초기 전원 범프(410)를 배치(단계S1120)하기 위하여 제1 기판(100) 상의 모든 노드들에 가상 전원 범프(400)들을 연결한다(단계S1121). 제1 기판(100) 상의 모든 노드들의 전압값(VN)들을 측정한다(단계S1122). 제 1기판 상의 모든 노드들의 전압값(VN)들 중에서 가장 낮은 전압값을 갖는 초기 전원 범프 노드(IPBN)를 추출한다(단계S1123). 초기 전원 범프 노드(IPBN)에 초기 전원 범프(410)를 연결한다(단계S1124). 제1 기판(100) 상의 가장 낮은 전압값을 갖는 초기 전원 범프 노드(IPBN)를 찾는 과정으로 제1 기판(100) 상의 모드 노드들에 가상 전원 범프(400)를 배치하여 초기 전원 범프 노드(IPBN)를 추출한다. 초기 전원 범프 노드(IPBN)를 추출한 후에는 가상 전원 범프(400)는 제거된다.
도 9는 도 7의 초기 전원 범프를 배치하는 단계에서 결정된 초기 전원 범프가 전원 공급 네트워크에 연결된 일 예를 나타내는 도면이다.
도 9를 참조하면, 제1 기판(100) 상의 노드들의 전압값(VN)들이 기준 전압값(VR) 보다 작은 저전압 노드(NL)가 존재하는 경우, 최저전압 노드(WNL)에 전원 범프(450)를 추가 연결할 수 있다. 제1 기판(100) 상에 저전압 노드(NL)가 존재하는 경우는 전원 범프(450)를 이용하여 전압 강하를 보충할 수 있으므로 최저전압 노드(WNL)에 전원 범프(450)를 직접 연결한다. 본 발명의 일 실시예에 따르면, 전원 공급 네트워크의 전원 범프(450)를 감축할 수 있다.
예시적인 실시예에 있어서, 제2 기판(200) 상의 노드들의 전압값(VN)들이 기준 전압값(VR) 보다 작은 저전압 노드(NL)가 존재하는 경우, 최저전압 노드(WNL)에 관통 실리콘 비아(390)를 추가 배치하여 제1 기판(100)과 제2 기판(200)을 연결할 수 있다. 제2 기판(200) 상에 저전압 노드(NL)가 존재하는 경우는 전원 범프(450)를 저전압 노드(NL)와 직접 연결하여 전압 강하를 보충할 수 없으므로 제1 기판(100)과 제2 기판(200)을 연결하는 관통 실리콘 비아(390)를 배치하고 제1 기판에 전원 범프(450)를 연결하여 전압 강하 문제를 해결하고, 결과적으로 기준 전압 이상의 전압값을 갖는 노드가 된다. 본 발명의 일 실시예에 따르면, 전원 공급 네트워크의 관통 실리콘 비아(390)의 개수를 최소화할 수 있다.
예시적인 실시예에 있어서, 기판 배선(500)은 복수의 기판들 상에 격자(mesh) 형태로 배치될 수 있다. 격자 구조의 기판 배선(500)에 있어서, 복수의 기판들 상의 노드들은 격자 구조의 격자점(lattice point)들을 의미한다.
예시적인 실시예에 있어서, 복수의 기판들 상에 연결되는 기판 배선(500)들은 동일한 배선 구조일 수 있다.
도 10은 본 발명의 실시예들에 따른 전원 공급 네트워크 상의 노드들의 전압값들 간의 편차를 고려한 전원 공급 네트워크 설계 방법을 나타내는 순서도이다.
도 10을 참조하면, 전원 공급 네트워크의 설계를 위하여, 복수의 기판들에 각각 형성되는 기판 배선(500)들을 결정한다(단계S2000). 복수의 기판들 사이의 초기 연결 구조(ICS)를 배치한다(단계S2100). 복수의 기판들 상의 모든 노드들의 전압값(VN)들이 기준 전압값(VR) 이상으로 될 때까지 관통 실리콘 비아(390)와 전원 범프(450)를 배치한다(단계S2200). 복수의 기판 상의 노드들의 전압값(VN)들의 편차를 감축하도록 관통 실리콘 비아(390)와 전원 범프(450)를 이동한다(단계S2300). 전원 공급 네트워크의 관통 실리콘 비아(390)와 전원 범프(450)를 이동함으로써 노드들의 전압값(VN)들 간의 편차를 줄일 수 있다. 전원 공급 네트워크 상의 노드들의 전압값(VN)들 간의 편차를 줄이게 되면 전체 시스템은 보다 안정적으로 동작한다.
예시적인 실시예에 있어서, 포스 다이렉티드(Force directed) 방법에 기초해서 관통 실리콘 비아(390)와 전원 범프(450)를 이동하여 제1 기판(100)과 제2 기판(200) 상의 모든 노드들의 전압값(VN)들의 편차를 감축할 수 있다. 포스 다이렉티드 방법은 관통 실리콘 비아(390)와 전원 범프(450)를 이동하는 과정에서 보다 효율적으로 전원 공급 네트워크 상의 노드들의 전압값(VN)들 간의 편차를 줄이기 위해 사용되는 알고리즘이다.
본 발명의 실시예들에 따른 전원 공급 네트워크의 설계 방법은 전원 공급 네트워크의 관통 실리콘 비아와 전원 범프를 감축함으로써 전원 공급 네트워크가 사용되는 다양한 3차원 집적회로에 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (11)

  1. 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계;
    상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계; 및
    상기 복수의 기판들 상의 모든 노드들의 전압값들이 기준 전압값 이상으로 될 때까지 관통 실리콘 비아와 전원 범프를 배치하는 단계를 포함하는 전원 공급 네트워크 설계 방법.
  2. 제1 항에 있어서, 상기 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계는,
    상기 기판 배선의 굵기와 간격을 결정하는 단계; 및
    상기 복수의 기판들 중 제1 기판과 제2 기판 상에 상기 결정된 굵기와 간격을 갖는 기판 배선을 배치하는 단계를 포함하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  3. 제2 항에 있어서, 상기 기판 배선의 굵기와 간격을 결정하는 단계는,
    임의의 전원 공급 네트워크의 배선 굵기와 간격을 선택하는 단계;
    상기 제1 기판 상의 모든 노드들에 가상 전원 범프들을 배치하는 단계;
    상기 제1 기판과 가상 관통 실리콘 비아로 연결된 제2 기판 상의 노드들의 전압값들을 측정하는 단계;
    상기 제2 기판 상의 노드들의 전압값들과 기준 전압값을 비교하는 단계; 및
    상기 제2 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우,
    상기 저전압 노드에 상기 제1 기판과 상기 제2 기판을 연결하는 상기 가상 관통 실리콘 비아를 추가 배치하는 단계를 포함하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  4. 제1 항에 있어서, 상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계는,
    상기 복수의 기판들 중 제1 기판과 제2 기판 상의 모서리들을 각각의 초기 관통 실리콘 비아들로 연결하는 단계; 및
    상기 제 1 기판 상에 초기 전원 범프를 배치하는 단계를 포함하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  5. 제4 항에 있어서, 상기 제1 기판 상에 초기 전원 범프를 배치하는 단계는,
    상기 제1 기판 상의 모든 노드들에 가상 전원 범프들을 연결하는 단계;
    상기 제1 기판 상의 모든 노드들의 전압값들을 측정하는 단계;
    상기 제 1기판 상의 모든 노드들의 전압값들 중에서 가장 낮은 전압값을 갖는 초기 전원 범프 노드를 추출하는 단계; 및
    상기 초기 전원 범프 노드에 상기 초기 전원 범프를 연결하는 단계를 포함하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  6. 제4 항에 있어서,
    상기 제2 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우,
    상기 저전압 노드 중 가장 전압이 낮은 노드에 상기 관통 실리콘 비아를 추가 배치하여 상기 제1 기판과 상기 제2 기판을 연결하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  7. 제4 항에 있어서,
    상기 제1 기판 상의 노드들의 전압값들이 상기 기준 전압값 보다 작은 저전압 노드가 존재하는 경우,
    상기 저전압 노드 중 가장 전압이 낮은 노드에 상기 전원 범프를 연결하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  8. 제1 항에 있어서,
    상기 기판 배선은 상기 복수의 기판들 상에 격자 형태로 배치된 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  9. 제1 항에 있어서,
    상기 복수의 기판들 상에 연결되는 상기 기판 배선들은 동일한 배선 구조인 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
  10. 복수의 기판들에 각각 형성되는 기판 배선들을 결정하는 단계;
    상기 복수의 기판들 사이의 초기 연결 구조를 배치하는 단계;
    상기 복수의 기판들 상의 모든 노드들의 전압값들이 기준 전압값 이상으로 될 때까지 관통 실리콘 비아와 전원 범프를 배치하는 단계; 및
    상기 복수의 기판 상의 노드들의 전압값들의 편차를 감축하도록 상기 관통 실리콘 비아와 상기 전원 범프를 이동하는 단계를 포함하는 전원 공급 네트워크 설계 방법.
  11. 제10 항에 있어서,
    포스 다이렉티드(Force directed) 방법에 기초해서 상기 관통 실리콘 비아와 상기 전원 범프를 이동하여 상기 제1 기판과 상기 제2 기판 상의 노드들의 전압값들의 편차를 감축하는 것을 특징으로 하는 전원 공급 네트워크 설계 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6569498B2 (ja) * 2015-11-30 2019-09-04 富士通株式会社 電圧降下シミュレーションプログラム、情報処理装置、および電圧降下シミュレーション方法
TWI611310B (zh) 2016-12-01 2018-01-11 財團法人工業技術研究院 電源容錯分析方法及系統
KR20200145964A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치
KR20210108546A (ko) 2020-02-25 2021-09-03 삼성전자주식회사 반도체 설계 시뮬레이션을 위한 명령들을 실행하는 컴퓨터 시스템으로 구현된 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933358A (en) 1997-09-30 1999-08-03 Synopsys, Inc. Method and system of performing voltage drop analysis for power supply networks of VLSI circuits
US6665843B2 (en) 2001-01-20 2003-12-16 International Business Machines Corporation Method and system for quantifying the integrity of an on-chip power supply network
JP4798881B2 (ja) * 2001-06-18 2011-10-19 富士通セミコンダクター株式会社 半導体集積回路装置
US6856148B2 (en) 2002-03-08 2005-02-15 Hewlett-Packard Development Company, L.P. Method and program product for evaluating a circuit
EP1636841A1 (en) 2003-06-11 2006-03-22 Koninklijke Philips Electronics N.V. Power distribution network of an integrated circuit
JP2006140363A (ja) 2004-11-15 2006-06-01 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法
US7533357B2 (en) 2006-06-02 2009-05-12 International Business Machines Corporation Method and apparatus to target pre-determined spatially varying voltage variation across the area of the VLSI power distribution system using frequency domain analysis
US7640523B1 (en) 2007-05-10 2009-12-29 Altera Corporation Substrate via patterns for optimal power distribution and manufacturability in semiconductor die packages
TWI351098B (en) 2007-05-30 2011-10-21 Realtek Semiconductor Corp Power layout of integrated circuits and designing method thereof
KR20100003911A (ko) 2008-07-02 2010-01-12 삼성전자주식회사 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법
US7984397B2 (en) 2009-01-23 2011-07-19 Synopsys, Inc. Power network stacked via removal for congestion reduction
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
KR101044293B1 (ko) 2009-10-30 2011-06-29 주식회사 엔타시스 다중 전압 도메인의 전력 배선망에서의 전원/접지 패드의 위치 및 개수를 최적화하는 방법

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