KR101856437B1 - 초전도 회로 물리적 레이아웃 시스템 및 방법 - Google Patents
초전도 회로 물리적 레이아웃 시스템 및 방법 Download PDFInfo
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Abstract
초전도 회로들의 물리적 레이아웃을 위한 시스템들 및 방법들이 제공된다. 물리적 레이아웃 시스템 및 방법은 먼저, 네트리스트에 기초한 미리 결정된 회로 설계의 점유되지 않은 영역들 내에 게이트 타일들의 형태로서 게이트들을 배치함으로써 초전도 회로들을 배치하고 라우팅하도록 구성된다. 각각의 게이트 타일 타입은 특정한 게이트 타입 및 게이트들 및/또는 능동 상호 접속들에서 사용될 수 있는 복수의 할당되지 않은 조셉슨 접합들을 포함한다. 다음으로, 네트리스트에 정의된 접속들에 기초하여 게이트들의 I/O 단자들 간의 능동 상호 접속들을 생성하기 위하여 조셉슨 접합들을 통합하고 할당하는 유도성 도선들이 게이트들 사이에 라우팅된다.
Description
본 발명은 일반적으로 초전도 회로들에 관한 것으로, 보다 상세하게는 초전도 회로 물리적 레이아웃 시스템 및 방법에 관한 것이다.
본 출원은 2014년 8월 1일에 출원된 미국 특허 출원 제14/449524호에 대한 우선권을 주장하며, 상기 출원의 내용은 전체로서 참조에 의해 본원에 통합된다.
디지털 로직의 분야에서, 잘 알려져 있고 고도로 발달한 CMOS(complementary metal―oxide semiconductor) 기술이 광범위하게 사용되고 있다. CMOS가 기술로서는 성숙 단계에 접어들기 시작하면서, 속도, 전력 소모 계산 밀도, 상호 접속 대역폭 등의 관점에서 더 높은 성능을 제공할 수 있는 대안에 관심을 가지게 되었다. CMOS 기술의 대안은 전형적으로 20Gb/s(gigabytes/second) 또는 그보다 큰 데이터 레이트에서 약 4nW(nano watts)의 전형적인 신호 전력을 가지며 약 4도 켈빈(Kelvin)의 동작 온도를 가지는 초전도 조셉슨 접합(Josephson Junction)들을 이용하는, 초전도체 기반의 단일 플럭스 양자(single flux quantum) 회로를 포함한다.
초전도 집적회로(integrated circuit; IC) 레이아웃은 전형적으로 로직 게이트(logic gate)들과 유사한 능동 상호 접속(active interconnect)들을 취급하며, 상호 접속 및 게이트(gate)들 모두는 접속들을 구현하기 위하여 매번 상이하게 라우팅될 수 있는 유도성 도선(inductive wire)들을 포함한다. 이것은 게이트들과 능동 상호 접속들이 먼저 배치되는 게이트들 및 게이트들 간에 라우팅되는 능동 상호 접속들과 꽤 상이한 기존의 배치 및 경로 설계 플로우(place―and―route design flow)와 잘 맞지 않게 된다. 또 다른 IC 레이아웃 기법은 게이트들 및 능동 상호 접속 셀들 모두가 표준 크기에 부합하고, 그리고 모든 접속들이 인접한 셀들을 통해 이루어지는 것을 보장한다. 그러나 디바이스 카우트, 밀도, 및 손실 성능 측면에서의 오버헤드(overhead)가 매우 높다.
일 실시예에 따라, 초전도 회로를 제조하기 위한 물리적 레이아웃 출력 파일을 생성하기 위한 컴퓨터로 구현된 방법이 제공된다. 상기 방법은 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속(connection)들을 정의하는 네트리스트(netlist) 파일을 수신하는 단계, 상기 네트리스트 내의 각 게이트에 대한 각각의 게이트 타일 타입(gate tile type)을 결정하는 단계 ― 상기 게이트 타일 타입은 상기 네트리스트 내의 각 게이트 타입(gate type)과 연관되는 게이트 타입 및 복수의 연관되고 할당되지 않은 조셉슨 접합(Josephson junctions)들을 포함함 ―, 및 회로 레이아웃에서 각 게이트 타일 및 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계를 포함할 수 있다. 상기 방법은 초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로(active interconnect circuit)들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하는 단계, 상기 할당된 조셉슨 접합들을 서로 연결(couple)하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속들을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)들을 제공하도록 도선 경로(wire route)들을 결정하는 단계, 및 각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하는 단계를 더 포함할 수 있다.
또 다른 일 실시예에 따르면, 실행시에 초전도 회로를 형성하기 위하여 물리적 레이아웃 출력 파일을 생성하기 위한 방법을 수행하도록 구성된 명령들을 저장하도록 구성된 비―일시적(non-transitory) 컴퓨터 판독가능 매체가 제공된다. 상기 방법은 초전도 컴포넌트들 간의 단자 I/O 접속들을 정의하는 네트리스트(netlist) 파일을 수신하는 단계 ― 상기 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 인덕터들, 및 변압기(transformer)들을 포함함―, 각각의 게이트 타일 타입이 상이한 연관된 게이트 타입 및 복수 개의 연관된 할당되지 않은 조셉슨 접합들을 가지는 복수 개의 게이트 타일 타입들을 가지는 게이트 타일 라이브러리(library)를 로딩하는 단계, 상기 네트리스트 내의 각 게이트에 대하여 상기 각 게이트에 대응하는 게이트 타일 타입에 기초하여 게이트 타일을 선택하는 단계를 포함할 수 있다. 상기 방법은 회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계, 상기 네트리스트에 기초하여 게이트들에 할당된 조셉슨 접합들을 위한 도선 경로들을 결정하는 단계, 초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하는 단계를 더 포함할 수 있다. 또한, 상기 방법은 상기 할당된 조셉슨 접합들을 서로 연결하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속들을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)를 제공하도록 도선 경로들을 결정하는 단계, 및 각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하는 단계를 포함할 수 있다.
추가적인 일 실시예에 따르면, 초전도 회로를 제조하기 위한 물리적 레이아웃 출력 파일을 생성하기 위한 시스템이 제공된다. 상기 시스템은 각각의 게이트 타일 타입이 상이한 연관된 게이트 타입 및 복수 개의 연관된 할당되지 않은 조셉슨 접합(Josephson junction)들을 가지는 복수 개의 게이트 타일 타입들을 가지는 게이트 타일 라이브러리, 기계 판독가능 명령들을 실행하기 위한 프로세서 및 메모리를 포함할 수 있다. 상기 메모리는 프로세서에 의해서 실행될 때, 게이트 타일 라이브러리를 로딩하고, 초전도 회로 설계의 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는 네트리스트(netlist) 파일을 수신 ― 상기 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 인덕터들, 및 변압기 (transformer)들을 포함함 ― 하고, 상기 네트리스트 내의 각 게이트에 대한 각각의 게이트 타일 타입을 결정하도록 구성된 배치 및 경로 알고리즘(place and route algorithm)을 포함할 수 있다. 상기 실행되는 치 및 경로 알고리즘은 회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하고, 초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하고, 상기 할당된 조셉슨 접합들을 서로 연결하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속들을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)들을 제공하도록 도선 경로들을 결정하고, 그리고 각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하도록 추가적으로 구성될 수 있다.
도 1은 초전도 회로 물리적 레이아웃 시스템의 일례의 기능적 블록 다이어그램을 도시한다.
도 2는 예시적인 상호 양자 로직(Reciprocal Quantum Logic; RQL)을 도시한다.
도 3은 복수의 게이트 타일들의 가상적 배치의 상면도(top view)를 도시한다.
도 4는 복수의 게이트 타일들의 가상 라우팅(wiring)의 상면도를 도시한다.
도 5는 멀티레이어 초전도 회로의 예시적인 블록 다이어그램을 도시한다.
도 6은 초전도 회로를 제작하기 위한 물리적 레이아웃 출력 파일을 생성하기 위한 방법의 플로우 다이어그램을 도시한다.
도 2는 예시적인 상호 양자 로직(Reciprocal Quantum Logic; RQL)을 도시한다.
도 3은 복수의 게이트 타일들의 가상적 배치의 상면도(top view)를 도시한다.
도 4는 복수의 게이트 타일들의 가상 라우팅(wiring)의 상면도를 도시한다.
도 5는 멀티레이어 초전도 회로의 예시적인 블록 다이어그램을 도시한다.
도 6은 초전도 회로를 제작하기 위한 물리적 레이아웃 출력 파일을 생성하기 위한 방법의 플로우 다이어그램을 도시한다.
초전도 집적 회로(integrated circuit; IC)들의 물리적 레이아웃을 위한 시스템 및 방법이 개시된다. 일 실시예로서, 초전도 IC들은 상호 양자 로직(Reciprocal Quantum Logic; 이하 RQL) 게이트(gate)들 및 RQL 게이트들의 입력/출력(I/O) 단자들을 서로 연결하는 RQL 능동 상호 접속 회로(active interconnect circuit)들로부터 형성되는 초전도 디지털 로직(digital logic)을 사용할 수 있다. 특정 예들에서, 물리적 레이아웃 시스템 및 방법은 먼저 초전도 회로 설계와 연관된 네트리스트(netlist)에 나열된 게이트들에 기초하여 게이트들을 미리 결정된 회로 레이어(layer)의 점유되지 않은 영역들 및/또는 복수의 미리 결정된 회로 레이어들의 점유되지 않은 볼륨(volumn)들 내에 게이트 타일들의 형태로 배치함으로써 RQL 회로들을 배치 및 라우팅(place and route)하도록 구성될 수 있다. 각 게이트 타일 타입은 특정한 게이트 타입 및 포괄적이며(generic) 게이트들 및/또는 능동 상호 접속들에 사용될 수 있는 복수의 할당되지 않은 조셉슨 접합들을 포함할 수 있다. 게이트 타일 타입들의 각각은 게이트 타일들의 배치가 네트리스트에 의해 설정된 관계들에 따라서 결정되고 최적화될 수 있도록 유사한 크기 및 형상일 수 있거나 또는 정의된 크기 및/또는 형상들을 가변시킬 수 있다.
그 다음, 네트리스트에서 정의된 접속들에 기초하여 게이트들의 I/O 단자들 간의 능동 상호 접속들을 생성하기 위하여 조셉슨 접합들을 통합하고 할당하는 유도성 도선(inductive wire)들이 게이트들 간에 라우팅된다. 물리적 레이아웃 시스템 및 방법은 RQL 회로들 이외에도 다른 타입들의 초전도 회로들을 배치하고 라우팅하기 위하여 사용될 수 있음을 이해하여야 한다. 이후, 상기 물리적 레이아웃 시스템 및 방법은 회로 설계의 제조에 사용될 배치 및 라우팅에 기초하여 회로 구성 출력 파일(circuit build output file)을 생성할 수 있다.
특정 일예들에서, 조셉슨 접합들 중 일부는 자신의 연관된 게이트에 할당되고 도선으로 연결된다. 회로 레이아웃은 주어진 설계 제약 조건들에 따라 하나 또는 복수 개의 레이어(layer)들을 커버(cover)할 수 있으며, 또한 서브-um(sub-um) 트레이스(trace)들 및 증가된 수직 집적을 가지는 진보된 설계 노드(node)들을 구체적으로 타겟팅할 수 있다. 물리적 레이아웃 시스템 및 방법은 바이어스 변압기(bias transformer)들을 갖는 전원/클럭 레이어들 및 게이트 구조들과 연관된 고효율 변압기 레이어들과 같은 다른 회로 레이어들을 초전도체 회로로 라우팅하는데 사용될 수 있다.
도 1은 초전도 회로 물리적 레이아웃 시스템(10)의 일례를 도시한다. 물리적 레이아웃 시스템(10)은 CMOS(complementary metal―oxide semiconductor) 회로들, RQL(Reciprocal Quantum Logic) 회로들 및/또는 다른 초전도 회로들과 같은 회로들을 설계하고 구축하기 위하여 구현될 수 있다. 회로 물리적 레이아웃 시스템(10)은 프로세서(11), 게이트 타일 라이브러리(12), 및 메모리(14)를 포함할 수 있다. 메모리(14)는 초전도 회로 설계에 기초하여 네트리스트 파일(18)을 생성할 수 있는 회로도(schematic) 및/또는 합성 툴 편집기(16) 그리고 물리적 레이아웃 출력 파일을 생성하기 위해 네트리스트 파일(18)을 사용할 수 있는 배치 및 경로(place and route) 툴 또는 알고리즘(20) 형태의 컴퓨터 실행 가능한 명령들을 포함하는 컴퓨터 판독 가능 매체이다. 물리적 레이아웃 출력 파일은 초전도 컴포넌트들의 위치 및 단일 레이어(single layer) 또는 멀티레이어(multilayer) 회로 레이아웃 내에서 초전도 컴포넌트들을 접속시키는 도선 경로들을 정의하며, 이는 정의된 바에 따라 집적회로를 구축하는데 이용될 수 있다.
네트리스트 파일(18)은 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는데, 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 변압기들 및 다른 초전도 컴포넌트들을 포함한다. 회로도 및/또는 합성 툴(16) 및 배치 및 경로 알고리즘(20)은 독립적인 프로그램들로서 동작할 수 있거나, 또는 회로 설계들의 동작들을 시뮬레이션하기 위한 하드웨어 기술 언어 툴(hardware description language tool)과 함께 또는 하드웨어 기술 언어 툴 없이 단일 툴로 통합될 수 있다. 프로세서(11) 및 메모리(14)는 컴퓨터(예를 들어, 데스크탑 컴퓨터, 랩탑 컴퓨터, 핸드 헬드 디바이스 등)의 일부가 될 수 있는 컴퓨팅 시스템의 적어도 일부를 형성할 수 있다. 게이트 타일 라이브러리(22)는 메모리에 상주하거나 또는 다른 컴퓨팅 시스템상의 별개의 메모리에 상주할 수 있다. 물리적 레이아웃 시스템(10)은 예를 들어, CMOS, RQL 회로들 및/또는 다른 초전도체 회로들을(예를 들어, 프로세서(11)를 통해) 설계하도록 구성된 다양한 상업용 CMOS 물리적 레이아웃 시스템들 중 임의의 시스템으로서 구성될 수 있다.
도 1의 예에서, 사용자는 초전도 컴포넌트들 및 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는 네트리스트 파일(18)을 생성할 수 있는, 회로도 및/또는 합성 툴(16)을 이용하여 초전도 회로를 설계할 수 있다. 초전도 컴포넌트들은 RQL 게이트들 및 조셉슨 접합들을 포함할 수 있으며, 이들은 RQL 게이트들 및/또는 RQL 게이트들의 I/O 단자들을 서로 연결시키는 조셉슨 전송 라인(Josephson transmission line; JTL) 능동 상호 접속들과 연관된 회로에 이용될 수 있다. 또한, 초전도 컴포넌트들은 JTL 능동 상호 접속들을 바이어싱하기 위한 바이어스 변압기들 및 게이트 디바이스들에서 사용되는 고―효율 변압기들을 포함할 수 있다. 또한, 초전도 컴포넌트들은 수동 전송 라인들 상의 상호 접속들을 포함하는 연관된 설계에 기초한 다양한 다른 초전도 컴포넌트들을 포함할 수 있다.
도 2는 물리적 레이아웃 시스템(10)을 사용하는 집적 회로의 하나 이상의 레이어들 내에서 라우팅될 수 있는 예시적인 RQL 회로(30)를 도시한다. RQL 회로(30)는 초전도 게이트(36)의 입력 단자(GT_IN)와 연결된 JTL 능동 상호 접속 입력 회로(32) 및 초전도 게이트(36)의 출력 단자(GT_OUT)와 연결된 JTL 능동 상호 접속 출력 회로(34)를 포함할 수 있다. 능동 상호 접속 입력 회로(32)는, 예를 들어, 다른 게이트로부터 입력 인덕터(L1)로 입력 신호(SIG_IN)를 수신한다. 입력 인덕터(L1)는 인덕터들(L2, L3) 및 조셉슨 접합들(JJ1, JJ2)로 형성된 제 1 JTL에 접속된다. 제 1 JTL은 유도성 도선(inductive wire)(L4)를 통해서 인덕터들(L5, L6) 및 조셉슨 접합들(JJ3, JJ4)로 형성된 제 2 JTL에 접속된다. 제 2 JTL은 유도성 도선(L7)을 통해 초전도 게이트(36)의 입력 단자(GT_IN)에 접속된다.
능동 상호 접속 출력 회로(34)는 초전도 게이트(36)의 출력 단자로부터 출력 신호(SIG_OUT)를 수신한다. 출력 신호는 도선된 인덕터(L8)를 통해 제 3 JTL에 제공된다. 제 3 JTL은 인덕터들(L9, L10)과 조셉슨 접합들(JJ5, JJ6)로 형성된다. 제 3 JTL은 인덕터들(L12, L13) 및 조셉슨 접합들(JJ7, JJ8)로 형성된 제 4 JTL로 유도성 도선(L11)을 통해 접속된다. 제 4 JTL은 유도성 도선(L14)를 통해 능동 상호 접속 출력 회로(34)의 출력에 접속된다. 전원 및 클럭 접속들은 능동 상호 접속 입력 회로(32)의 인덕터(L2)와 인덕터(L3) 사이에 접속된 바이어스 변압기(BT1) 및 능동 상호 접속 입력 회로(32)의 인덕터(L5)와 인덕터(L6) 사이에 접속된 바이어스 변압기(BT2)를 통해 제공된다. 전원 및 클럭 접속들은 또한 능동 상호 접속 출력 회로(34)의 인덕터(L9)와 인덕터(L10) 사이에 접속된 바이어스 변압기(BT3) 및 능동 상호 접속 출력 회로(34)의 인덕터(L12)와 인덕터(L13) 사이에 접속된 바이어스 변압기(BT4)를 통해 제공될 수 있다. 게이트 고효율 변압기는 도시되어 있지 않다.
다시 도 1을 참조하면, 프로세서(11)는 네트리스트 파일(18)을 판독하거나 또는 수신하는 배치 및 경로 알고리즘(20)을 실행한다. 배치 및 경로 알고리즘(20)은 복수의 게이트 타일 타입들을 정의하는 게이트 타일 라이브러리(12)를 로딩 또는 판독하도록 구성된다. 각 게이트 타일 타입은 특정 게이트 타입 및 포괄적이거나 또는 할당되지 않은 복수의 조셉슨 접합들을 포함한다. 게이트 타일 타입들 각각은 유사한 크기 및 형상이거나 또는 라이브러리 정의된 크기들 및/또는 형상들을 가변시킬 수 있으며, 그에 의해 주어진 집적 회로 설계의 영역 및/또는 볼륨 제약들 내에서 게이트 타일들의 배치가 네트리스트 접속들 및 게이트 타일 크기들에 따라 결정되고 배치 최적화될 수 있다. 배치 및 경로 알고리즘(20)은 회로 설계 영역 및/또는 볼륨에 게이트 타일들을 배치할 때 게이트 타일 크기들 및 회로 설계 접속들을 고려한다.
배치 및 경로 알고리즘(20)은 네트리스트(18) 내의 각각의 게이트에 대한 각각의 게이트 타일 타입을 결정하고, 적어도 부분적으로 네트리스트(18) 내의 초전도 컴포넌트들 간의 접속들 및 네트리스트(18) 내의 각각의 주어진 게이트에 대한 게이트 타일 타입 크기 및/또는 형상에 기초하여 회로 레이아웃에서 각각의 게이트 타일 및 각각의 게이트 타일의 연관된 조셉슨 접합들의 위치 배치를 결정한다. 예를 들어, 도 3은 가상 회로 영역 및/또는 볼륨(50)에 걸쳐 게이트 타일 타입 # 1 내지 게이트 타일 타입 #N(여기서, N은 1보다 큰 정수임)으로 라벨링된 복수의 게이트 타일들의 가상 배치의 상면도(top view)를 도시한다. 도 3의 예에서, 실선들은 탑 레이어(top layer) 상의 디바이스들 및 피처(feature)들을 나타내고, 점선들은 탑 레이어 아래에 있는 레이어 상의 디바이스들 및 피처들을 나타낸다. 본 예에서, 각각의 타일은 주어진 타입의 단일 게이트 및 게이트의 외주(outer perimeter) 둘레에 배치되고 이격된 복수의 할당되지 않은 조셉슨 접합들로 형성된다. 이것은 단지 하나의 가능한 조셉슨 접합 배열이고, 조셉슨 접합들은 다양한 상이한 구성으로 배열될 수 있음을 이해하여야 한다. 또한, 할당되지 않은 조셉슨 접합들의 수는 주어진 설계 선택에 기초하여 선택될 수 있다. 추가적으로, 예시적인 타일들은 주어진 설계 구현에 기초하여 단일 게이트 타일들, 복수의 게이트 타일들 및/또는 게이트 타일들이 없는 경우 중 하나 이상을 포함할 수 있다.
도 3의 예에서, 각 게이트 타일의 크기 및 형상은 실질적으로 유사하여 각 게이트 타일이 회로 영역 및 볼륨(50)에서 거의 동일한 양의 공간을 차지한다. 가상 예에서, 각 게이트 타일은 상기 칩 영역 및/또는 볼륨을 커버하는 복수의 셀들 중의 특정 셀 내의 제1 레이어에 배치될 수 있다. 각각의 셀은 그라운드 비아(ground via)들(56)에 의해 서로 접속된 상부 수직 그라운드 라인들(52) 및 하부 수평 그라운드 라인들(54)로 형성된 그라운드 그리드(ground grid)의 그라운드 라인들에 의해 정의될 수 있다. 도시된 바와 같이, 제 1 타일(58)은 제 1 게이트 타입(게이트 타입 #1)을 가지는 제 1 타일 타입(타일 타입 # 1)으로 형성되어 제 1 셀(59)에 배치될 수 있고, 제2 타일(60)은 제2 게이트 타입(게이트 타입 #2)을 가지는 제 2 타일 타입(타일 타입 #2)으로 형성되어 제 2 셀(61)에 배치될 수 있고, 제3 타일(62)은 제3 게이트 타입(게이트 타입 #3)을 가지는 제3 타일 타입(타일 타입 #3)으로 형성되어 제 3 셀(63)에 배치될 수 있다. 제4 타일(64)은 제 N 게이트 타입(게이트 타입 #N)을 가지는 제N 타일 타입(타일 타입 #N)으로 형성되어 제 4 셀(65)에 배치될 수 있다. 이러한 타일들의 배치는 N 개의 가변 타일 타입들의 X 개의 타일들에 대해 반복될 수 있으며, 여기서 X 및 N은 1보다 큰 정수이고, 게이트들 및 능동 상호 접속들을 배치 및 라우팅하기 위한 회로 영역 및/또는 볼륨의 정의된 제약 조건들에 의하여 제한될 수 있다.
제 1 게이트 타일(58)은 JJAA―JJAM으로 명명된 복수의 조셉슨 접합들을 포함하고, 제 2 게이트 타일(60)은 JJBA―JJBM으로 명명된 복수의 조셉슨 접합들을 포함하고, 제 3 게이트 타일(62)은 JJCA―JJCM으로 명명된 복수의 조셉슨 접합들을 포함하고, 제 4 게이트 타일(64)은 JJDA―JJDM으로 명명된 복수의 조셉슨 접합들을 포함한다. 조셉슨 접합들은 네트리스트(18)에 기초하여 게이트들에 사전 할당될 수 있거나 또는 접속 가능한 초전도 컴포넌트 간의 거리 및 네트리스트(18)에 기초하여 게이트들 사이에서 게이트 I/O 단자들을 접속시키기 위한 JTL 능동 상호 접속들을 형성하는데 이용하기 위한 할당에 이용가능할 수 있다.
그 다음에, 배치 및 경로 알고리즘(20)은 네트리스트(18)에 정의된 초전도 컴포넌트들 간의 접속들에 기초하여 접속된 게이트들의 I/O 단자들 간의 도선 경로들을 결정한다. 몇몇 조셉슨 접합들은 게이트 할당된 조셉슨 접합들 간의 접속들, 게이트들의 I/O 단자들 및 게이트 고―효율 변압기들(PT)로의 접속들과 함께 게이트들로 할당된다. 할당되지 않은 조셉슨 접합들은 게이트들 및 다른 초전도 컴포넌트들의 I/O 단자들을 서로 접속시키는 JTL 능동 상호 접속들을 형성하는데 자유롭게 사용될 수 있다. 배치 및 경로 알고리즘(20)은, 예를 들면, 함께 연결될 각각의 초전도 컴포넌트들의 I/O 단자들에 대한 조셉슨 접합의 근접한 위치에 기초하여 능동 상호 접속들에 이용되는 할당되지 않은 조셉슨 접합들을 결정할 수 있다. 도선 자체는 JTL 능동 상호 접속들 및 다른 초전도 컴포넌트들의 인덕터들을 형성할 수 있다.
도 4는 도 3에 도시된 제1 타일(58) 및 제 2 타일(60)을 사용한 도 2에 도시된 회로의 가능한 도선 라우팅의 일례를 도시한다. 전술한 바처럼, 모든 실선들은 제 1 타일(58) 및 제 2 타일(60)을 따라 수직으로 연장되고 조셉슨 접합들 각각과 함께 제 1 레이어 상에 상주할 수 있고, 반면에 모든 점선들은 제 1 타일(58) 및 제 2 타일(60)을 따라 수평으로 놓이게 되며 제 1 레이어 아래의 하부 레이어(underlaying layer) 상에 상주할 수 있다. 다시, 제 1 레이어 상에서 수직으로 이어지는 그라운드 라인들(52)은 그라운드 비아들(56)을 통해 하부 레이어 상에서 수평으로 이어지는 그라운드 라인들(54)과 연결된다.
도시된 바와 같이, 제 1 게이트 조셉슨 접합(JJG1)과 제 2 게이트 조셉슨 접합(JJG2)은 제 1 셀(59)의 제 1 게이트 타입(게이트 타입 #1)에 할당된다. 제 1 게이트 조셉슨 접합(JJG1) 및 제 2 게이트 조셉슨 접합(JJG2)의 제 1 엔드(first end)들은 제 1 셀(59)의 제 1 게이트 타입(게이트 타입 # 1)의 I/O 단자들로 라우팅된다. 제 1 게이트 조셉슨 접합(JJG1) 및 제 2 게이트 조셉슨 접합(JJG2)의 제 2 엔드(second end)들은 그라운드 비아들(56)을 사용하여 제 1 레이어 아래의 하부 레이어 상의 그라운드 라인(54)으로 라우팅된다. 제 3 게이트 조셉슨 접합(JJG3)과 제 4 게이트 조셉슨 접합(JJG4)은 제 2 셀(61)의 제 2 게이트 타입(게이트 타입 #2)에 할당된다. 제 3 게이트 조셉슨 접합(JJG3) 및 제 4 게이트 조셉슨 접합(JJG4)의 제1 엔드들은 제 2 셀(61)의 제 2 게이트 타입(게이트 타입 #2)의 I/O 단자들로 라우팅된다. 제 3 게이트 조셉슨 접합(JJG3) 및 제 4 게이트 조셉슨 접합(JJG4)의 제 2 단엔드들은 그라운드 비아들(56)을 사용하여 제 1 레이어의 하부 레이어 상의 그라운드 라인(54)으로 라우팅된다.
다음으로, 배치 및 경로 알고리즘(20)은 할당되지 않은 조셉슨 접합들을 네트리스트에 정의된 JTL 능동 상호 접속 디바이스들로 할당한다. 예를 들어, 조셉슨 접합 JJAF, JJAG, JJBK 및 JJBL는 각각 조셉슨 접합 JJ1, JJ2, JJ3 및 JJ4에 할당되어, 도 2에 도시된 능동 상호 접속 입력(32)을 형성한다. 또한, 조셉슨 접합 JJBE, JJBD, JJAA 및 JJAM은 각각 조셉슨 접합 JJ5, JJ6, JJ7 및 JJ8에 할당되어 도 2에 도시된 능동 상호 접속 출력(34)을 형성한다. 그 후, 배치 및 경로 알고리즘(20)은 도선들을 가상적으로 라우팅하여 능동 상호 접속 입력(32)의 능동 상호 접속 도선 인덕터들(L1―L7) 및 능동 상호 접속 출력(34)의 능동 상호 접속 도선 인덕터들(L8―L14)을 형성한다. 또한, 도 2에 도시된 바와 같이, 배치 및 경로 알고리즘(20)은 클럭/전원 회로의 바이어스 변압기들로 선택적인 능동 상호 접속 인덕터들을 라우팅할 수 있다.
예를 들면, L2 및 L3의 접속 단자는 제 1 레이어의 위 또는 아래에 있는 다른 레이어에서 바이어스 변압기의 제 1 바이어스 단자(BT1)에 접속된다. 추가적으로, L5 및 L6의 접속 단자는 제 1 레이어의 위 또는 아래에 있는 다른 레이어에서 바이어스 변압기의 제 2 바이어스 단자(BT2)에 접속되고, L9 및 L10의 접속 단자는 제 1 레이어의 위 또는 아래에 있는 다른 레이어에서 바이어스 변압기의 제 3 바이어스 단자(BT3)에 접속되고, 그리고 L12 및 L13의 접속 단자는 제 1 레이어의 위 또는 아래에 있는 다른 레이어에서 바이어스 변압기의 제 4 바이어스 변압기 단자(BT4)에 접속된다. 그 후, 배치 및 경로 알고리즘(20)은, 예를 들어, 집적 회로 구축 샵(shop)에 의한 제조를 위해 결정된 도선 경로들 및 초전도 컴포넌트들의 결정된 위치 배치를 갖는 물리적 레이아웃 출력 파일을 생성할 수 있다.
도 3 및 도 4의 예들은 게이트들을 접속시키기 위한 능동 상호 접속을 형성하기 위하여, 초전도 회로의 제 1 레이어 및 제 1 레이어의 위 또는 아래의 다른 레이어의 회로 영역 및/또는 볼륨에 대하여 수평 X 방향 및 수직 Y 방향을 따라 라우팅된 도선들을 도시한다. 이러한 라우팅은 더 큰 멀티레이어 초전도 설계의 라우팅의 일부일 수 있다. 예를 들어, 도 5는 멀티레이어 초전도 회로(150)의 예시적인 블록 다이어그램을 도시한다. 도 5의 예에서, 초전도 회로(150)는 10 레이어 스택(stack)의 블록 다이어그램으로서 도시된다. 제 1 레이어(152)는 클럭 신호(예를 들어, AC 신호 또는 AC 직교 신호)가 제공될 수 있는 클럭 레이어로서 도시된다. 제 2 레이어(154)는 초전도 회로(150)와 연관된 조셉슨 접합을 트리거(triggering)하기 위한 바이어스 전류 전위를 제공하기 위해 클럭 신호가 유도 결합될 수 있는 바이어스 인덕턴스 레이어로서 도시된다. 일례로서, 클럭 레이어(152) 및 바이어스 인덕턴스 레이어(154)는 (예를 들어, RQL 회로 구현에서) 각각의 조셉슨 접합들의 순차적인 트리거링을 제공하기 위하여 적어도 하나의 위상에서 클럭 신호를 제공하도록 유도 결합되는 부분들을 가질 수 있다. 대안적으로, 클럭 레이어(152) 및 바이어스 인덕턴스 레이어(154)는 초전도 회로(150)의 다른 레이어들을 통해 제공되는 입력 신호들에 대한 조셉슨 접합들에 대하여 바이어스를 제공하기 위해 DC 바이어스 신호를 각각 수신하고 유도할 수 있다.
초전도 회로(150)는 또한 저전압 레일(low―voltage rail)(예컨대, 그라운드)에 도전적으로(conductively) 연결될 수 있는 그라운드 레이어(156) 및 그라운드 레이어(156) 위에 놓인 4개의 전도체 레이어들을 포함한다. 초전도 게이트들을 접속시키기 위한 능동 상호 접속들을 형성하기 위한 4개의 전도체 레이어는 연속적으로 서로 위에 놓이는 제 1 X― 라우팅 레이어(160), 제 1 Y― 라우팅 레이어(162), 제 2 X― 라우팅 레이어(164) 및 제 2 Y― 라우팅 레이어(166)로서 도시된다. 전도체 레이어들(160, 162, 164 및 166) 각각은 X 축(예를 들어, 전도체 레이어들(160 및 164)) 또는 Y 축(예를 들어, 전도체 레이어들(162 및 166)) 각각을 따라 연장되는 적어도 하나의 전도체를 포함할 수 있다. 예를 들어, 전도체 레이어들(160, 162, 164, 166) 각각에 있는 전도체(들)은 SFQ 펄스들을 다른 초전도 회로들로 또는 다른 초전도 회로들로부터 라우팅하기 위한 JTL 능동 상호 접속들 및 게이트들로 구현될 수 있다. 또한, 도 5의 예에서, 초전도 회로(150)는 그라운드 레이어(156)에 도전적으로 연결되고 그라운드 레이어(156)에 직교하는 방향(즉, Z―축)으로 연장되는 3 차원 그라운드 메쉬(mesh)(158)를 포함하며, 그 결과 3차원 그라운드 메쉬(158)의 부분들은 전도체 레이어들(160, 162, 164, 166)과 실질적으로 동일 평면상에 있다. 그러므로, 전도체 레이어들(160, 162, 164, 166)에서 전파하는 각 신호들에 대한 그라운드 리턴 경로들을 제공하는데 있어 3차원 그라운드 메쉬(158)에 대한 도전성 커플링의 인덕턴스가 초전도 회로(150)에서 제어될 수 있다.
초전도 회로(150)는 또한 제 2 Y― 라우팅 레이어(166) 위에 놓인 조셉슨 접합 게이트 레이어(168), 조셉슨 접합 게이트 레이어(168) 위에 놓인 제 1 게이트 인덕턴스 레이어(170), 및 제 1 게이트 인덕턴스 레이어(170) 위에 놓인 제 2 게이트 인덕턴스 레이어(172)을 포함한다. 조셉슨 접합 게이트 레이어(168)은 초전도 회로(150)를 포함하는 초전도 회로 타일과 연관되는 것과 같이, 초전도 게이트의 동작과 연관될 수 있는 적어도 하나의 조셉슨 접합을 포함할 수 있다. 유사하게, 제 1 및 제 2 게이트 인덕턴스 레이어들(170, 172)은 조셉슨 접합 게이트 레이어(168)의 적어도 하나의 조셉슨 접합에 기초하여 초전도 회로(150)에 제공되거나 그리고/또는 초전도 회로(150)로부터 제공받는 신호들(예를 들어 SFQ 펄스)의 유도성 커플링들에에 대응할 수 있다. 그에 따라, 초전도 회로(150)는 독립적인 초전도 회로로서 또는 더 큰 초전도 회로의 일부로서 동작할 수 있다.
전술한 구조적 및 기능적 특징들의 관점에서, 일 예시적인 방법은 도 6을 참조하면 더 잘 이해될 것이다. 설명의 단순화를 위해, 도 6의 방법이 순차적으로 실행되는 것으로 도시되고 설명되어 있지만, 본 발명은 여기에 도시된 순서에 제한되지 않고, 다른 예들에서는, 몇몇 동작들이 여기에 도시되고 설명된 것과 다른 순서들로 그리고/또는 동시에 발생할 수 있다는 것을 이해하고 인식하여야 한다.
도 6은 초전도 회로를 제조하기 위한 물리적 레이아웃 출력 파일을 생성하기 위한 방법의 플로우 다이어그램을 도시한다. 상기 방법은 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는 네트리스트 파일이 수신되는 202에서 시작한다. 단계(204)에서, 각각의 게이트 타일 타입이 네트리스트 내의 각 게이트에 대해 결정된다. 게이트 타일 타입은 네트리스트 내의 각 게이트 타입과 연관된 게이트 타입 및 복수의 연관된 할당되지 않은 조셉슨 접합들을 포함할 수 있다. 단계(206)에서, 회로 레이아웃에서 각각의 게이트 타일 및 각각의 게이트 타일과 연관된 조셉슨 접합들에 대한 위치 배치가 결정된다. 단계(208)에서, 할당되지 않은 조셉슨 접합들이 초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 네트리스트의 능동 상호 접속 회로들에 정의된 조셉슨 접합들에 할당한다. 단계(210)에서, 할당된 조셉슨 접합들을 서로 연결하고, 초전도 컴포넌트들 간의 단자 I/O 접속들을 연결하는 능동 상호 접속 회로들 형성하기 위한 도선 인덕터들을 제공하기 위하여 도선 경로들이 결정된다. 단계(212)에서, 물리적 레이아웃 출력 파일은 각각의 게이트 타일의 결정된 위치 배치 및 결정된 도선 경로들을 가지도록 생성된다.
전술한 구조적 및 기능적 설명의 관점에서, 통상의 기술자는 여기에 개시된 시스템들 및 방법의 부분들이 방법, 데이터 처리 시스템, 또는 비―일시적(non-transitory) 컴퓨터 판독 가능 매체와 같은 컴퓨터 프로그램 제품(computer program product)으로 구현될 수 있다는 것을 이해할 것이다. 그에 따라, 본 명세서에 개시된 접근 방식의 이러한 부분들은 전적으로 하드웨어 구현, 전적으로 소프트웨어 구현(예를 들어, 비―일시적 기계 판독 가능 매체에서), 또는 소프트웨어와 하드웨어를 조합한 구현의 형태를 취할 수 있다. 또한, 여기에 개시된 시스템들 및 방법의 부분들은 매체상에 컴퓨터 판독 가능 프로그램 코드를 갖는 컴퓨터 이용가능한 저장 매체상의 컴퓨터 프로그램 제품일 수 있다. 정적 및 동적 스토리지 디바이스들, 하드 디스크들, 광학 스토리지 디바이스들 및 자기 스토리지 디바이스들을 포함지만 이에 한정되지는 않는 임의의 적합한 컴퓨터 판독 가능 매체가 이용될 수 있다.
특정 실시예들은 또한 방법들, 시스템들 및 컴퓨터 프로그램 제품들의 블록도들을 참조하여 본 명세서에서 설명되었다. 도면들의 블록들 및 도면들에서의 블록들의 조합들은 컴퓨터 실행 가능 명령들에 의해 구현될 수 있음을 이해할 것이다. 이러한 컴퓨터 실행 가능 명령들은 하나 이상의 프로세서들을 통해 실행하는 이러한 명령들이 블록 또는 블록들에서 규정된 기능들을 구현하도록 기계를 제조하기 위해 범용 컴퓨터, 특수 목적 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치(또는 다바이스들 및 회로들의 조합)의 하나 이상의 프로세서에 제공될 수 있다.
또한, 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치가 특정한 방법으로 기능하도록 지시할 수 있는 이들 컴퓨터 실행 가능 명령들은 컴퓨터 판독 가능 메모리에 저장될 수 있고, 그 결과 컴퓨터 판독 가능 메모리에 저장된 명령들은 플로우차트 블록 또는 블록들에 규정된 기능을 구현하는 명령들을 포함하는 제조물(article of manufacture)을 도출할 수 있다. 컴퓨터 프로그램 명령들은 또한 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치상에 로딩되어 컴퓨터 구현 프로세스를 생성하기 위해 일련의 동작 단계들이 컴퓨터 또는 다른 프로그램 가능한 장치상에서 수행되도록 하며, 그 결과 컴퓨터 또는 다른 프로그램 가능한 장치상에서 실행되는 명령들은 플로우차트 블록 또는 블록들에서 규정한 기능들을 구현하기 위한 단계들을 제공한다.
본 명세서에서 상술한 내용은 예시이다. 구조들, 컴포넌트들 또는 방법들의 모든 착상가능한 조합을 기술하는 것은 물론 가능하지 않지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 많은 추가적인 조합들 및 치환들이 가능하다는 것을 인식할 것이다. 따라서, 본 발명은 첨부된 청구 범위를 포함하여, 본 출원의 범위 내에 해당하는 모든 이러한 변경들, 수정들 및 변형들을 포함하도록 의도된다. 개시 내용 또는 청구 범위에서 "하나," "제 1," 또는 "다른" 엘리먼트 또는 이의 등가물을 기재하고 있는 경우, 그것은 하나 또는 하나보다 많은 그러한 엘리먼트를 포함하는 것으로 해석되어야 하며, 둘 또는 그보다 많은 그러한 엘리먼트들을 요구하지 않으며 배척하지도 않는 의미로 해석되어야 한다. 본 명세서에서 사용된 바와 같이, "포함하는"이란 용어는 포함을 의미하지만 이에 한정되는 것은 아니다. "기초하다(based on)"라는 용어는 적어도 부분적으로 기초함을 의미한다.
Claims (20)
- 초전도 회로를 제조하기 위한 물리적 레이아웃 출력 파일(physical layout output file)을 생성하기 위한 컴퓨터로 구현된 물리적 레이아웃 출력 파일 생성 방법으로서,
초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속(connection)들을 정의하는 네트리스트(netlist) 파일을 수신하는 단계;
상기 네트리스트 내의 각 게이트(gate)에 대한 각각의 게이트 타일 타입(gate tile type)을 결정하는 단계 ― 상기 게이트 타일 타입은 상기 네트리스트 내의 각 게이트 타입(gate type)과 연관되는 게이트 타입 및 복수의 연관되고 할당되지 않은 조셉슨 접합(Josephson junctions)들을 포함함 ―;
회로 레이아웃에서 각 게이트 타일 및 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계;
초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로(active interconnect circuit)들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하는 단계;
상기 할당된 조셉슨 접합들을 서로 연결하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속들을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)들을 제공하도록 도선 경로(wire route)들을 결정하는 단계; 및
각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하는 단계를 포함하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 네트리스트에 기초하여 게이트들에 할당된 조셉슨 접합들을 위한 도선 경로들을 결정하는 단계를 더 포함하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 인덕터들, 및 변압기(transformer)들을 포함하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 네트리스트 파일은 초전도 회로 설계에 기초한 회로도(schematic) 및/또는 합성 툴(synthesis tool)에 의하여 생성되는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 네트리스트 내의 각 게이트 명칭에 대한 각각의 게이트 타일을 결정하는 단계는 각각의 게이트 타일 타입이 상이한 연관된 게이트 타입을 가지는 복수 개의 게이트 타일 타입들을 가지는 게이트 타일 라이브러리(library)를 로딩하는 단계 및 상기 네트리스트 내의 각 게이트에 대하여 상기 네트리스트 내의 주어진 게이트 타입에 기초하여 게이트 타일 타입을 선택하는 단계를 포함하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
각 게이트 타일 타입은 실질적으로 동일한 크기 및 실질적으로 동일한 형상 중 적어도 하나인,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계는 적어도 부분적으로 상기 네트리스트 내의 초전도 컴포넌트들 간의 접속들, 각 게이트 타일의 크기, 및 각 게이트 타일의 형상 중 적어도 하나에 기초하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 결정된 각 타일의 위치 배치 및 상기 결정된 도선 경로들은 멀티레이어(multilayer) 회로 레이아웃의 다수의 레이어들을 커버(cover)하는,
물리적 레이아웃 출력 파일 생성 방법. - 제1항에 있어서,
상기 결정된 도선 경로들은 상기 능동 상호 접속들을 바이어싱하기 위한 바이어스 변압기들 및/또는 게이트 구조들의 일부인 고―효율 변압기들로의 도선 경로들을 포함하는,
물리적 레이아웃 출력 파일 생성 방법. - 실행시에 초전도 회로를 형성하기 위하여 물리적 레이아웃 출력 파일(physical layout output file)을 생성하기 위한 방법을 수행하도록 구성된 명령들을 저장하도록 구성된 비―일시적 컴퓨터 판독가능 매체로서, 상기 방법은
초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는 네트리스트(netlist) 파일을 수신하는 단계 ― 상기 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 인덕터들, 및 변압기(transformer)들을 포함함―;
각각의 게이트 타일 타입이 상이한 연관된 게이트 타입 및 복수 개의 연관된 할당되지 않은 조셉슨 접합들을 가지는 복수 개의 게이트 타일 타입들을 가지는 게이트 타일 라이브러리(library)를 로딩하는 단계;
상기 네트리스트 내의 각 게이트에 대하여 상기 각 게이트에 대응하는 게이트 타일 타입에 기초하여 게이트 타일을 선택하는 단계;
회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계;
상기 네트리스트에 기초하여 게이트들에 할당된 조셉슨 접합들을 위한 도선 경로들을 결정하는 단계;
초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하는 단계;
상기 할당된 조셉슨 접합들을 서로 연결하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)들을 제공하도록 도선 경로들을 결정하는 단계; 및
각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하는 단계를 포함하는,
비―일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 네트리스트 파일은 초전도 회로 설계에 기초한 회로도(schematic) 및/또는 합성 툴(synthesis tool)에 의하여 생성되는,
비―일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
각 게이트 타일 타입은 실질적으로 동일한 크기 및 실질적으로 동일한 형상 중 적어도 하나인,
비―일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하는 단계는 적어도 부분적으로 상기 네트리스트 내의 초전도 컴포넌트들 간의 접속들, 각 게이트 타일의 크기, 및 각 게이트 타일의 형상 중 적어도 하나에 기초하는,
비―일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 결정된 각 타일의 위치 배치 및 상기 결정된 와이어 경로들은 멀티레이어(multilayer) 회로의 다수의 레이어들을 커버(cover)하는,
비―일시적 컴퓨터 판독가능 매체. - 제10항에 있어서,
상기 결정된 도선 경로들은 상기 능동 상호 접속들을 바이어싱하기 위한 바이어스 변압기들 및/또는 게이트 구조들의 일부인 고―효율 변압기들로의 도선 경로들을 포함하는,
비―일시적 컴퓨터 판독가능 매체. - 초전도 회로 물리적 레이아웃 시스템으로서,
각각의 게이트 타일 타입(gate tile type)이 상이한 연관된 게이트 타입(gate type) 및 복수 개의 연관된 할당되지 않은 조셉슨 접합(Josephson junction)들을 가지는 복수 개의 게이트 타일 타입들을 가지는 게이트 타일 라이브러리(library);
기계 판독가능 명령어들을 실행하기 위한 프로세서;
프로세서에 의해서 실행될 때,
상기 게이트 타일 라이브러리를 로딩하고,
초전도 회로 설계의 초전도 컴포넌트들 간의 단자 입력/출력(I/O) 접속들을 정의하는 네트리스트(netlist) 파일을 수신 ― 상기 초전도 컴포넌트들은 게이트들, 조셉슨 접합들, 인덕터들, 및 변압기(transformer)들을 포함함 ― 하고,
상기 네트리스트 내의 각 게이트에 대한 각각의 게이트 타일 타입(gate tile type)을 결정하고,
회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치를 결정하고,
초전도 컴포넌트들 간의 단자 I/O 접속들을 제공하는 상기 네트리스트의 능동 상호 접속 회로들에 정의된 조셉슨 접합들에 할당되지 않은 조셉슨 접합들을 할당하고,
상기 할당된 조셉슨 접합들을 서로 연결하고, 상기 초전도 컴포넌트들 간의 상기 단자 I/O 접속들을 연결하는 상기 능동 상호 접속 회로들을 형성하기 위해 도선 인덕터(wired inductor)들을 제공하도록 도선 경로들을 결정하고, 그리고
각 게이트 타일의 상기 결정된 위치 배치 및 상기 결정된 도선 경로들을 갖는 물리적 레이아웃 출력 파일을 생성하도록 구성된 배치 및 경로 알고리즘(place and route algorithm)을 가지는 메모리를 포함하는,
초전도 회로 물리적 레이아웃 시스템. - 제16항에 있어서,
상기 배치 및 경로 알고리즘은 상기 네트리스트에 기초하여 게이트들에 할당된 조셉슨 접합들을 위한 도선 경로들을 결정하도록 추가적으로 구성되는,
초전도 회로 물리적 레이아웃 시스템. - 제 16항에 있어서,
각 게이트 타일 타입은 실질적으로 동일한 크기 및 실질적으로 동일한 형상 중 적어도 하나인,
초전도 회로 물리적 레이아웃 시스템. - 제16항에 있어서,
상기 회로 레이아웃에서 각 게이트 타일 및 상기 각 게이트 타일과 연관된 조셉슨 접합들의 위치 배치는 적어도 부분적으로 상기 네트리스트 내의 초전도 컴포넌트들 간의 접속들, 각 게이트 타일의 크기, 및 각 게이트 타일의 형상 중 적어도 하나에 기초하는,
초전도 회로 물리적 레이아웃 시스템. - 제16항에 있어서,
상기 결정된 각 타일의 위치 배치 및 상기 결정된 도선 경로들은 멀티레이어(multilayer) 회로 레이아웃의 다수의 레이어들을 커버(cover)하는,
초전도 회로 물리적 레이아웃 시스템.
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| KR101910181B1 (ko) * | 2014-09-10 | 2018-10-19 | 노스롭 그루먼 시스템즈 코포레이션 | 초전도 회로들을 위한 그라운드 그리드 |
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| US10122350B2 (en) * | 2015-11-17 | 2018-11-06 | Northrop Grumman Systems Corporation | Josephson transmission line (JTL) system |
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| US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
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| US10615783B2 (en) | 2018-07-31 | 2020-04-07 | Northrop Grumman Systems Corporation | RQL D flip-flops |
| US11942936B2 (en) | 2019-03-12 | 2024-03-26 | Synopsys, Inc. | Energy-efficient SFQ logic biasing technique |
| US10833652B1 (en) * | 2019-04-22 | 2020-11-10 | International Business Machines Corporation | Superconducting resonator definition based on one or more attributes of a superconducting circuit |
| US11879789B2 (en) | 2019-07-02 | 2024-01-23 | International Business Machines Corporation | On-chip thermometer for superconducting quantum computing devices |
| US11674854B2 (en) | 2019-07-02 | 2023-06-13 | International Business Machines Corporation | Mapping temperature distribution in superconducting devices |
| US10769344B1 (en) * | 2019-07-22 | 2020-09-08 | Microsoft Technology Licensing, Llc | Determining timing paths and reconciling topology in a superconducting circuit design |
| US11380835B2 (en) | 2019-07-22 | 2022-07-05 | Microsoft Technology Licensing, Llc | Determining critical timing paths in a superconducting circuit design |
| US11201608B2 (en) | 2020-04-24 | 2021-12-14 | Northrop Grumman Systems Corporation | Superconducting latch system |
| US11233515B2 (en) * | 2020-05-29 | 2022-01-25 | Microsoft Technology Licensing, Llc | Scheduling of tasks for execution in parallel based on geometric reach |
| CN111914507B (zh) * | 2020-07-23 | 2022-09-20 | 清华大学 | 一种快速单磁通量子rsfq电路布线方法和装置 |
| CN112487751B (zh) * | 2020-11-18 | 2024-01-26 | 江苏科大亨芯半导体技术有限公司 | 带自检查功能的io pad自动化布局的方法 |
| US11836434B2 (en) * | 2021-04-20 | 2023-12-05 | Microsoft Technology Licensing, Llc | Autoplacement of superconducting devices |
| US11741289B2 (en) | 2021-04-27 | 2023-08-29 | Microsoft Technology Licensing, Llc | Routing of superconducting wires |
| US11770113B2 (en) | 2021-12-23 | 2023-09-26 | IMEC USA NANOELECTRONICS DESIGN CENTER, Inc. | Resonant LC power network for superconducting digital circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080028352A1 (en) | 2004-06-01 | 2008-01-31 | Pulsic Limited | Automatically Routing Nets with Variable Spacing |
| US20130205274A1 (en) | 2012-02-07 | 2013-08-08 | Texas Instruments Incorporated | System and Method for Integrated Circuit Layout Editing with Asymmetric Zoom Views |
-
2014
- 2014-08-01 EP EP14753399.6A patent/EP3175378B1/en active Active
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080028352A1 (en) | 2004-06-01 | 2008-01-31 | Pulsic Limited | Automatically Routing Nets with Variable Spacing |
| US20130205274A1 (en) | 2012-02-07 | 2013-08-08 | Texas Instruments Incorporated | System and Method for Integrated Circuit Layout Editing with Asymmetric Zoom Views |
Non-Patent Citations (1)
| Title |
|---|
| "FLUX-1 RSFQ microprocessor: Physical design and test results", IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY vol. 13 no. 2, 1 June 2003 |
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