JP4531340B2 - マルチプレクサセルのレイアウト構造 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マルチプレクサセルのレイアウト構造に関し、特に、PチャネルトランジスタとNチャネルトランジスタから構成されるセル列を上下2列に並べたプリミティブセルを有するマルチプレクサセルのレイアウト構造に関する。
【0002】
【従来の技術】
近年、ASICで設計される半導体集積回路(以下、LSIという)が良く知られている。その中でも、PチャネルトランジスタとNチャネルトランジスタから構成されるセル列が横一列に配置されたプリミティブセルのレイアウト構造を有するLSIが知られている。
【0003】
このようなLSIは、例えば、特許文献1および特許文献2のそれぞれに開示されている。
【0004】
一般的に、1チップのレイアウト設計をする際に利用するトランジスタレベルで描かれた小規模レイアウトブロックをプリミティブセル(又はプリミティブ・ブロック)と呼ぶことは、周知の事実である。
【0005】
プリミティブセルは、インバータ、バッファー、NAND、NOR、マルチプレクサおよびフリップフロップ等の論理機能を有している。そして、インバータはインバータセルと、バッファーはバッファーセルと、NANDはNANDセルと、NORはNORセルと、マルチプレクサはマルチプレクサセルと、フリップフロップはフリップフロップセルとそれぞれ言われている。
【0006】
また、プリミティブセルは、Pチャネルトランジスタ領域とNチャネルトランジスタ領域を上下(又は左右)に隣接して配置し、複数のPチャネルトランジスタと複数のNチャネルトランジスタを横方向(又は縦方向)に並べたレイアウト形状をしている。マルチプレクサのプリミティブセルのレイアウト構造においても、PチャネルトランジスタとNチャネルトランジスタが隣接し、一列に並んだセル列から構成されている。
【0007】
図4は、4入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【0008】
従来のマルチプレクサ回路のレイアウト構造は、上述のプリミティブセルを有している。そして、複数のトランスファーゲート出力、又はインバータ出力、又は其の両方を有するマルチプレクサ回路(401,402,403,404)上で、トランスファーゲートのトランジスタ(409−1,409−2,409−3,409−4)を1つのセル列406内に配置し、配置したトランジスタの出力端子(N01)をポリシリコン層、METAL1層、METAL2層を用いて、1つセル列406内で接続するセルのレイアウト構造をとっている。
【0009】
さらに、マルチプレクサのデコード回路405を出力端子(N01)の右側に配置し、デコード回路の内部配線をポリシリコン層、METAL1層、METAL2層を用いて、1つのセル列406内で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する信号配線を左右にポリシリコン層、METAL1層、METAL2層を用いて1つのセル列406内で接続する構造を特徴とするセルのレイアウト構造をとる。
【0010】
図7に、図4に示す従来例の4入力マルチプレクサ・インバータが持つMETAL2層配線トラック701を示す。図中の“×”は、セルが使用したMETAL2層の配線トラック702を示しており、1チップのMETAL2層の配線トラックとしては使用出来ないことを意味する。
【0011】
また、従来のその他の例として、図9にトランスファーゲート2段構成型の4入力マルチプレクサの回路図を示す。トランスファーゲート2段構成型の4入力マルチプレクサ900は、入力端子H01からの信号を受ける1段目のトランスファーゲート909−1と、入力端子H02からの信号を受ける1段目のトランスファーゲート909−2と、入力端子H03からの信号を受ける1段目のトランスファーゲート909−3と、入力端子H04からの信号を受ける1段目のトランスファーゲート909−1とで1段目のトランスファーゲートを備える。
【0012】
さらに、トランスファーゲート2段構成型の4入力マルチプレクサ900は、1段目のトランスファーゲート909−1の出力とトランスファーゲート909−2の出力とを受ける2段目のトランスファーゲート909−5と、1段目のトランスファーゲート909−3の出力とトランスファーゲート909−4の出力とを受ける2段目のトランスファーゲート909−6とで2段目のトランスファーゲートを備える。
【0013】
そして、2段目のトランスファーゲート909−5の出力とトランスファーゲート909−6の出力とを受ける出力端子(N01)を備える。
【0014】
【特許文献1】
特開平−074260号公報(段落0004乃至0008の記載)
【特許文献2】
特開平5−251671号公報(図3)
【0015】
【発明が解決しようとする課題】
しかしながら、従来例のマルチプレクサ・インバータ回路のトランジスタが単列で横方向に配置される場合、セル内部のトランスファーゲート回路部分(401,402,403,404)は、図4に示すように、制御信号が4本、出力が1本の計5本の横方向の配線トラックがセル内配線のために必要となり、2−4デコーダ回路部分では8本の横方向の配線トラックがセル内配線のために必要となる。
【0016】
一方、従来例のセルのレイアウト構造のポリシリコン層、METAL1層の横方向配線トラックは、端子、電源配線等で削られるので、通常はあわせておよそ4本しかない。したがって、残った配線は縦方向が主軸であるMETAL2層配線を横方向に配線することになる。
【0017】
この横方向のMETAL2層配線は、1チップのMETAL2層配線チャネルの主軸である縦軸と交差することになり、METAL2層の配線トラック702がおよそ30本が使用される。その為に、1チップのMETAL2層配線トラックが大幅に削減され1チップの配線性が大幅に低下する問題があった。
【0018】
したがって、本発明は、4入力マルチプレクサ・インバータが持つ1チップレイアウト時のMETAL2層の配線トラックを増加させるマルチプレクサセルのレイアウト構造を提供することにある。
【0019】
【課題を解決するための手段】
本発明のマルチプレクサセルのレイアウト構造は、PチャネルトランジスタとNチャネルトランジスタから構成されるセル列を上下2列に並べたプリミティブセルと、前記セル列を接続する複数層で構成されるの配線層と、前記プリミティブセルを用いて、複数のトランスファーゲートおよび複数のインバータのいずれか一方、又は其の両方を有するマルチプレクサセルのレイアウト構造において、前記トランスファーゲートを構成する複数のトランジスタを、前記セル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を、前記上下のセル列間をまたいで、前記配線層のうちMETAL2層配線で接続する構成である。
【0020】
また、本発明のマルチプレクサセルのレイアウト構造は、デコード回路を有し、前記マルチプレクサのデコード回路を構成するトランジスタを、前記セル列の上側と下側に配置し、前記デコード回路の内部配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する制御信号配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続することもできる。
【0021】
またさらに、本発明のマルチプレクサセルのレイアウト構造は、前記マルチプレクサセルは、4入力マルチプレクサ・インバータで構成されるとすることもできる。
【0022】
【発明の実施の形態】
本発明の特徴は、PチャネルトランジスタとNチャネルトランジスタから構成されるセル列を上下2列に並べたプリミティブセルのレイアウト構造において、トランスファーゲートを構成する複数のトランジスタをセル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を上下のセル列間をまたいでMETAL2配線で上下に接続した構造をしている。
【0023】
本セルのレイアウト構造をとることにより、トランスファーゲート出力側の配線長が短くなり回路遅延が小さくなるという効果と、本セルがセル内部で使用するMETAL2層配線トラックが削減され、1チップレイアウト時のMETAL2層の配線トラックを増加させる役目をはたす。従って、マルチプレクサ回路の動作スピード向上、配線性向上という効果を得られる。
【0024】
以下、図面を参照して本発明のマルチプレクサセルのレイアウト構造の実施の形態について説明する。
【0025】
図1は、本発明の4入力マルチプレクサ・インバータのレイアウト対応の回路図である。図2、図11,図12および図13は、図1に示す4入力マルチプレクサ・インバータの平面配置図である。図3は、4入力マルチプレクサ・インバータの回路図である。図10は、図2記載のセル列の構成図を示す。
【0026】
マルチプレクサ・インバータとは、マルチプレクサの出力値が反転しているもので、出力反転以外は同じ論理であり、マルチプレクサ・インバータの最終段出力にインバータを追加すればマルチプレクサと同等の論理となる。
【0027】
セル列1つ分の高さをシングルハイト、セル列2つ分の高さをダブルハイトと呼ぶ。考案したマルチプレクサセルのレイアウト構造を4入力マルチプレクサ・インバータセルに適応した実施例を説明する。
【0028】
図1を参照すると、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造100は、4個のトランスファーゲート(109−1,109−2,109−3,109−4)を含む4個の出力回路(101,102,103,104)を左右対称で並べ、上下対称に並べて配置する。すなわち、4個のトランスファーゲート(109−1,109−2,109−3,109−4)の中から2組(109−1,109−2)を左右対称で並べ、さらに、2組(109−1,109−2)を上下対称に並べ、2個のトランスファーゲート(109−3,109−4)とし、4個を配置する。
【0029】
本発明の第1の実施の形態は、さらに、トランスファーゲートの出力端子(N01)をセル列107とセル列106のセル列間をまたいでMETAL2層の配線108として、上下に接続するセルのレイアウト構造である。
【0030】
次に、本発明の第1の実施の形態について、具体的な配置である図2を参照して説明する。図2は、図1で示した4入力マルチプレクサ・インバータセルの模式的な平面配置図である。図2を参照すると、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、Nチャネルトランジスタ(N011乃至N015)から構成されるセル列211と、Pチャネルトランジスタ(P011乃至P015)から構成されるセル列212を上下2列に並べた構造である。
【0031】
さらに、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、NチャネルトランジスタN011とNチャネルトランジスタN015、NチャネルトランジスタN012とNチャネルトランジスタN014のそれぞれを線分206を軸にして左右対称に配置している。また、NチャネルトランジスタN013を、それ自身が線分206を軸にして左右対称に配置している。
【0032】
Pチャネルトランジスタについても同様な配置関係で、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、PチャネルトランジスタP011とPチャネルトランジスタP015、PチャネルトランジスタP012とPチャネルトランジスタP014のそれぞれを線分206を軸にして左右対称に配置している。また、PチャネルトランジスタP013を、それ自身が線分206を軸にして、左右対称に配置している。
【0033】
すなわち、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、セル列205の領域に左右対称に配置されたNチャネルトランジスタ(N011乃至N015)から構成されるセル列211と、Pチャネルトランジスタ(P011乃至P015)から構成されるセル列212を上下2列に並べた構造を具備する。
【0034】
そして、さらに、プリミティブセルのレイアウト構造は、セル列211とセル列212とを、線分202を軸にして上下対称に、セル列204の領域にセル列214とセル列213とを配置し、ダブルハイトタイプの構成である。
【0035】
そして、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、図1におけるトランスファーゲートの出力端子(N01)をセル列205とセル列204のセル列間をまたいでMETAL2層の配線231として、配線接続する。
【0036】
なお、Nチャネルトランジスタ(N011乃至N015およびN021乃至N025)ならびにPチャネルトランジスタ(P011乃至P015およびP021乃至P025)のポリシリコンで形成されるゲート電極には、トランジスタに付与した参照符号に対応した参照符号を付与している。例えば、Nチャネルトランジスタ(N011)であれば、ゲート電極(G011)と参照符号を付与している。
【0037】
次に、図11は、図3に示す本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルの回路素子に対応した平面配置図を示す。
【0038】
図3に記載の参照符号を付した回路素子が、図2に示す、Nチャネルトランジスタ(N011乃至N015)から構成されるセル列211と、Pチャネルトランジスタ(P011乃至P015)から構成されるセル列212と、セル列204の領域に左右対称に配置されたNチャネルトランジスタ(N021乃至N025)から構成されるセル列214と、Pチャネルトランジスタ(P021乃至P025)から構成されるセル列213とに対応して配置される。
【0039】
例えば、出力回路102について説明する。出力回路102のインバータ312は、NチャネルトランジスタN011とPチャネルトランジスタP011とに割り当てられる。さらに、インバータ316は、NチャネルトランジスタN012とPチャネルトランジスタP012とに割り当てられる。さらに、トランスファーゲート(109−2)を構成するNチャネルトランジスタ323は、NチャネルトランジスタN013の左側トランジスタに割り当てられ、Pチャネルトランジスタ324は、PチャネルトランジスタP013の左側トランジスタに、割り当てられる。
【0040】
同様に、出力回路101について説明する。出力回路101のインバータ311は、NチャネルトランジスタN015とPチャネルトランジスタP015とに割り当てられる。さらに、インバータ315は、NチャネルトランジスタN014とPチャネルトランジスタP014とに割り当てられる。さらに、トランスファーゲート(109−1)を構成するNチャネルトランジスタ321は、NチャネルトランジスタN013の右側トランジスタに割り当てられ、Pチャネルトランジスタ322は、PチャネルトランジスタP013の右側トランジスタに、割り当てられる。
【0041】
同様に、出力回路103は出力回路101を、出力回路104は出力回路101を、図2に示す直線202に関して対称に折り返す配置で、それぞれに対応するトランジスタが割り当てられる。
【0042】
すなわち、出力回路104のインバータ314は、NチャネルトランジスタN021とPチャネルトランジスタP021とに割り当てられる。さらに、インバータ318は、NチャネルトランジスタN022とPチャネルトランジスタP022とに割り当てられる。さらに、トランスファーゲート(109−4)を構成するNチャネルトランジスタ327は、NチャネルトランジスタN023の左側トランジスタに割り当てられ、Pチャネルトランジスタ328は、PチャネルトランジスタP023の左側トランジスタに、割り当てられる。
【0043】
出力回路103のインバータ313は、NチャネルトランジスタN025とPチャネルトランジスタP025とに割り当てられる。さらに、インバータ317は、NチャネルトランジスタN024とPチャネルトランジスタP024とに割り当てられる。さらに、トランスファーゲート(109−3)を構成するNチャネルトランジスタ325は、NチャネルトランジスタN023の右側トランジスタに割り当てられ、Pチャネルトランジスタ326は、PチャネルトランジスタP023の右側トランジスタに、割り当てられる。
【0044】
次に、図12および図13は、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造のより詳細な平面配置図であり、出力回路102を代表例として、入力端子H02から出力端子N01の配線構造を示している。
【0045】
図12および図13を参照して、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのMETAL1層配線の構造およびMETAL2層配線の構造を説明する。
【0046】
図1に示す、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造の配線121は、図11、図12および図13に示すインバータ312を構成しているトランジスタN011とトランジスタP011のそれぞれのソースを接続し、トランスファーゲート(109−2)を構成するNチャネルトランジスタ323を、NチャネルトランジスタN013の左側トランジスタに割り当て、Pチャネルトランジスタ324を、PチャネルトランジスタP013の左側トランジスタに割り当て、Nチャネルトランジスタ323とPチャネルトランジスタ324のそれぞれのドレインに接続する。
【0047】
そして、Nチャネルトランジスタ323とPチャネルトランジスタ324のそれぞれのソースを接続し、出力配線231として配置する。出力配線231は、図12および図13に示すように、セル列205とセル列204をまたいでセル列間に配置される。
【0048】
なお、ダブルハイトタイプの4入力マルチプレクサ・インバータセルにおけるセル列の構成は、図10に概略平面図を示す。図10に示すように、ダブルハイトタイプの4入力マルチプレクサ・インバータセルは、上側に配置したセル列1(1007)と下側に配置したセル列2(1006)は、Pチャネルウェル層1001とNチャネル拡散層1002とゲートポリ層1003とNチャネルウェル層1004とPチャネル拡散層1005からなる。上側セル列1(1007)の中にあるNチャネルウェル層1004は、下側セル列1(1006)の中にあるNチャネルウェル層1004と上下に接している。
【0049】
図8に、本発明の実施の形態の4入力マルチプレクサ・インバータのMETAL2層配線トラック802を示す。図中の“×”(810,811,812)は、セルが使用したMETAL2層の配線トラック(802−1,802−2,802−3)を示しており、1チップのMETAL2層の配線トラックとしては使用出来ないことを意味する。
【0050】
すなわち、本発明は、出力回路(101,102,103,104)のトランジスタ出力同士の配線部分231では、接続する配線がMETAL2層で縦方向となり、1チップのMETAL2層配線の主軸と同じ向きになり、METAL2層配線トラック(802−1)を1本使用する。
【0051】
それ以外の内部回路部分のMETAL2層配線は、トラック(802−2,802−3)の2本を使用するので、セル内で使用するMETAL2層配線トラックはあわせて3本となる。
【0052】
一方、図7に、従来例の4入力マルチプレクサ・インバータが持つMETAL2層配線トラックを示す。図中の“×”は、セルが使用したMETAL2層の配線トラックを示しており、1チップのMETAL2層の配線トラックとしては使用出来ないことを意味する。従来例のマルチプレクサのレイアウトでは、METAL2層配線が1本以上横方向に配線される必要がある為、METAL2層配線トラックがおよそ30本使用される。
【0053】
この結果、METAL2層の配線トラック使用数が、およそ30本から3本へ減少することにより、1チップの使用可能配線トラックが増加し、配線性が大きく向上する。このことにより、セル内部の配線については、短く配線することができ、したがって、セル内部の配線遅延が小さくなる。
【0054】
具体的には、図9の回路図で示した通常のトランスファー2段構成型の4入力マルチプレクサセルに対して、44%(0.0820nS→0.0460nS H01 Rise N01 Fall Trf 0.01ns CB12M Typical condition)のスピードの向上がみられた。
【0055】
本セルをCPUコア(ARM9)のバレルシフター回路に適応すると、論理合成時にスピードが10%(0.653[ns])向上するという結果を得た。
【0056】
次に、本発明の第2の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造として、図5に3入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。本発明の第2の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路1(501)、2(502)、3(503)の中に1個づつ存在するトランスファーゲートの出力端子がセル列1(505)、セル列2(506)のセル列間をまたいで上下方向に配線接続した端子507によって接続されている。
【0057】
なお、本発明の第2の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【0058】
次に、本発明の第3の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造として、図5に3入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。図6にセル列が3段構成にとなる5入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。
【0059】
本発明の第3の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路1(601)、2(602)、3(603)、4(604)、5(605)の中に各1個づつ存在するトランスファーゲートの出力端子がセル列1(607)、セル列2(608)、セル列3(609)のセル列間をまたいで上下方向に接続した端子610によって接続されている。
【0060】
そして、本発明の第3の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第1の実施の形態における4入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【0061】
【発明の効果】
以上の説明のように、本発明は、出力回路のトランジスタ出力同士の配線部分では、接続する配線がMETAL2層で縦方向となり、1チップのMETAL2層配線の主軸と同じ向きになり、METAL2層配線トラックを1本使用する。それ以外の内部回路部分のMETAL2層配線はトラック2本使用するので、セル内で使用するMETAL2層配線トラックはあわせて3本となる。
【0062】
従来例のマルチプレクサのレイアウトでは、METAL2層配線が1本以上横方向に配線される必要がある為、METAL2層配線トラックがおよそ30本使用される。よって、セルで使用するMETAL2層配線トラックが従来例のおよそ30本から3本へ減少し、1チップのMETAL2層配線トラックが大幅に確保できるので、1チップの配線性が大きく向上する。図8に、本発明の実施例の4入力マルチプレクサ・インバータのMETAL2層配線トラックを示す。図7に、従来例の4入力マルチプレクサ・インバータが持つMETAL2層配線トラックを示す。図中の“×”はセルが使用したMETAL2層の配線トラックを示しており、1チップのMETAL2層の配線トラックとしては使用出来ないことを意味する。
【0063】
マルチプレクサセルの内部にある出力回路のトランジスタに接続している配線長は、出力トランジスタが横一列に並ぶ場合よりも上下セル列に並べる場合の方が短くなり、配線容量が削減できるので、セル内部の配線遅延が小さくなる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のマルチプレクサセルの4入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図2】本発明の第1の実施の形態のマルチプレクサセルの4入力マルチプレクサ・インバータの平面配置図である。
【図3】本発明の第1の実施の形態のマルチプレクサセルの4入力マルチプレクサ・インバータの回路図である。
【図4】4入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【図5】本発明の第2の実施の形態のマルチプレクサセルの3入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図6】本発明の第3の実施の形態のマルチプレクサセルの5入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図7】従来の4入力マルチプレクサ・インバータのMETAL2層配線トラック図である。
【図8】本発明の実施の形態の4入力マルチプレクサ・インバータのMETAL2層配線トラック図である。
【図9】従来の他のトランスファーゲート2段構成の4入力マルチプレクサである。
【図10】本発明の実施の形態のマルチプレクサセルのセル列の構成を示す図である。
【図11】本発明の実施の形態のマルチプレクサセルのセル列の平面配置構成を示す図である。
【図12】本発明の実施の形態のマルチプレクサセルのセル列の配線構成を示す平面図である。
【図13】本発明の実施の形態のマルチプレクサセルのセル列の別の配線構成を示す平面図である。
【符号の説明】
101,401,501,601 出力回路1
102,402,502,602 出力回路2
103,403,503,603 出力回路3
104,404,604 出力回路4
105,202,301,405 2−4デコーダ回路
106,204,505,607 セル列1
107,205,506,608 セル列2
108 トランスファーゲートの出力端子を上下方向に配線接続した端子
109 トランスファーゲート
201 インバータおよびトランスファーゲート回路
203 METAL2層を用いて、セル列間をまたいで配線接続した端子
206 ダブルハイト
406 セル列
504 2−3デコーダ回路
507 トランスファーゲートの出力端子を上下方向に配線接続した端子
605 出力回路5
606 3−5デコーダ回路
609 セル列3
610 トランスファーゲートの出力端子を上下方向に配線接続した端子
701,801 METAL2層の配線トラック
702,802 セルが使用したMETAL2層の配線トラック
1001 Pチャネルウェル層
1002 Nチャネル拡散層
1003 ゲートポリ層
1004 Nチャネルウェル層
1005 Pチャネル拡散層
1006 セル列1
1007 セル列2
Claims (15)
- PチャネルトランジスタとNチャネルトランジスタから構成されるセル列を上下2列に並べたプリミティブセルと、
前記セル列を接続する複数層で構成される配線層と、
前記プリミティブセルを用いて、複数のトランスファーゲートおよび複数のインバータのいずれか一方、又は其の両方を有するマルチプレクサセルのレイアウト構造において、
前記プリミティブセルは中心線を境として左右対称に前記Pチャネルトランジスタ又は前記Nチャネルトランジスタが配置され、
前記プリミティブセル同士を前記中心線が一直線となるように上下に接して配置して、前記プリミティブセル間を結合する配線が前記配線層のうちMETAL2層で前記中心線に沿って配置されることを特徴とするマルチプレクサセルのレイアウト構造。 - 前記マルチプレクサセルは、4入力マルチプレクサ・インバータで構成される請求項1に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルは、3入力マルチプレクサ・インバータで構成される請求項1に記載のマルチプレクサセルのレイアウト構造。
- 前記セル列が、上下2列の代わりに上下3列以上並んでいる請求項1に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルは、5入力マルチプレクサ・インバータで構成される請求項1に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルのレイアウト構造が、CPUコアのバレルシフター回路に適用される請求項1に記載のマルチプレクサセルのレイアウト構造。
- 第1トランスファゲートを有する第1セルと、
前記第1セルと水平方向に対称に隣接して設けられ、第2トランスファゲートを有する第2セルと、
前記第1セルと垂直方向に対称に隣接して設けられ、第3トランスファゲートを有する第3セルと、
前記第1ないし第3トランスファゲートの出力端子を電気的に接続し、前記第1セルと前記第2セルの境界である第1境界が延在する方向に連続して前記第1境界をまたいで配置される出力配線と、を有し、
前記出力配線が前記第1のセルと前記第3のセルの境界である第2境界をまたいで配置されることを特徴とするマルチプレクサセルのレイアウト構造。 - 前記出力配線が、前記第1境界を中心として左右対称であることを特徴とする請求項7に記載のマルチプレクサセルのレイアウト構造。
- 前記第1セル内のレイアウト構造と、前記第2セル内のレイアウト構造とが、前記第1境界について対称となっていることを特徴とする請求項7若しくは請求項8に記載のマルチプレクサセルのレイアウト構造。
- 前記第1セル内のレイアウト構造と、前記第3セル内のレイアウト構造とが、前記第2境界について対称となっていることを特徴とする請求項7から請求項9のいずれか一に記載のマルチプレクサセルのレイアウト構造。
- 前記第1ないし第3セル内に配置されたトランジスタのゲート電極の長手方向が、前記出力配線の長手方向と実質的に同一であることを特徴とする請求項7から請求項10のいずれか一に記載のマルチプレクサセルのレイアウト構造。
- 前記第出力配線は、Metal2配線層に形成されることを特徴とする請求項7から請求項11のいずれか一に記載のマルチプレクサセルのレイアウト構造。
- 前記第1ないし第3セルの各々が電源配線とグランド配線との対を有することを特徴とする請求項7から請求項12のいずれか一に記載のマルチプレクサセルのレイアウト構造。
- 前記第1セルの前記電源配線と前記第2セルの前記電源配線とが一体に形成されていることを特徴とする請求項13に記載のマルチプレクサセルのレイアウト構造。
- 前記電源配線及び前記グランド配線との長手方向が、前記第2境界に平行であることを特徴とする請求項13若しくは請求項14に記載のマルチプレクサセルのレイアウト構造。
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