CN1293636C - 多路复用器单元的布局结构 - Google Patents

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Abstract

多路复用器单元布局结构是一个其中由P沟道晶体管和N沟道晶体管组成的单元阵列排列在两个上下行中的基本单元布局结构。而且，传输门的多个晶体管排列在单元阵列的上面和下面，多个排列的晶体管的输出终端由金属布线跨越在上下单元阵列之间进行上下连接。因此，能够获得这样一种多路复用器单元布局结构，该结构增加了4输入多路复用器反相器用于单芯片布局的2层金属布线的布线轨道。

Description

多路复用器单元的布局结构
技术领域
本发明涉及多路复用器单元的布局结构，并且尤其涉及具有其中由P沟道晶体管和N沟道晶体管组成的单元阵列布置在上下两行中的基本单元的多路复用器单元布局结构。
背景技术
近年来，被设计为ASIC的半导体集成电路(在下文中，称为LSI)是大家所公知的。在这些LSI中，具有其中由P沟道晶体管和N沟道晶体管组成的单元阵列以单个水平行布置的基本单元布局结构的LSI也为大家所公知。
这种LSI在例如日本公开的未审专利申请2002-141477和日本公开的未审专利申请H05-251671中公开了。
一般说来，在单芯片的布局设计中使用的、在晶体管级别绘制的小型布局块被称作基本单元(或基本块)。
基本单元具有诸如反相器、缓冲器、NAND(与非)、NOR(或非)、多路复用器、和触发器之类的逻辑功能。并且，反相器被称为反相器单元，缓冲器被称为缓冲单元，NAND被称为NAND单元，NOR被称为NOR单元，多路复用器被称为多路复用器单元，以及触发器被称为触发器单元。
此外，基本单元具有其中P沟道晶体管区域和N沟道晶体管区域上下(或左右)相邻布置、并且多个P沟道晶体管和多个N沟道晶体管沿横向(或纵向)排列的布局形式。同样，在多路复用器基本单元的布局结构中，基本单元由其中P沟道晶体管和N沟道晶体管相邻并且成一行排列的单元阵列组成。
图1是用于使用4输入端多路复用器-反相器电路的传统布局结构的布局的电路图。
传统的多路复用器电路布局结构具有如上所述的基本单元。而且，该布局结构具有这样一个单元布局结构，其中在具有多个传输门输出或者反相器输出或者二者都有的多路复用器电路(401、402、403、和404)上，传输门晶体管(409-1、409-2、409-3、和409-4)排列在单个单元阵列406中，而且通过使用多晶硅层、1层金属布线、和2层金属布线，所排列的晶体管的输出终端(N01)被连接在该单个单元阵列406中。
此外，传统的多路复用器电路布局结构使用这样一个单元布局结构，其中多路复用器译码电路405排列在输出终端(N01)的右边，译码电路的内部线路通过使用多晶硅层、1层金属布线、和2层金属布线而被连接在单个单元阵列406内，以及控制晶体管门电路晶体管输出的信号线通过在左右两边使用多晶硅层、1层金属布线、和2层金属布线而被连接在该单个单元阵列406内。
在图2中，显示了如图1所示的现有技术的4输入多路复用器-反相器的2层金属布线的布线轨道(track)701。在该图中，“x”显示了由单元使用的2层金属布线702的布线轨道，其意指该轨道不能用作单芯片的2层金属布线的布线轨道。
此外，作为另一项现有技术，在图3中显示了2级传输门类型4输入多路复用器的电路图。在2级传输门类型4输入多路复用器900中，第一级传输门由从输入端H01接收信号的第一级传输门909-1、从输入端H02接收信号的第一级传输门909-2、从输入端H03接收信号的第一级传输门909-3、和从输入端H04接收信号的第一级传输门909-4组成。
此外，在该2级传输门类型4输入多路复用器900中，第二级传输门由从第一级传输门909-1接收输出和从传输门909-2接收输出的第二级传输门909-5、和从第一级传输门909-3接收输出和从传输门909-4接收输出的第二级传输门909-6组成。
此外，提供了一个从第二级传输门909-5接收输出和从第二级传输门909-6接收输出的输出终端(N01)。
然而，如果现有技术的多路复用器-反相器电路横向排列在单个行中的话，则如图1所示，在单元内部的传输门电路部分(401、402、403、和404)需要总共五个横向布线轨道用于在该单元内部的布线，其中四个用于控制信号且一个用于输出，而且2-4译码器电路部分需要八个横向布线轨道用于该单元内部布线。
在另一方面，因为现有技术单元布局结构的多晶硅层和1层金属布线的横向布路轨道由终端和电源接线等减少了，通常总共也就只有约四个轨道。因此，对于其余的布线，主轴位于纵向方向的2层金属布线在横向连线。
这个横向的2层金属布线因此和纵轴相交，该纵轴是单芯片2层金属布线沟道的主轴，并且大约要使用30个2层金属布线的布线轨道702。因此，单芯片的2层金属布线轨道被大大减少了，而且单芯片的布线能力则被大大降低了。
发明内容
本发明的一个目的是提供这样一种多路复用器单元布局结构，其能够增加包含在4输入多路复用器-反相器内的单芯片布局的2层金属布线的布线轨道。
根据本发明的一种多路复用器单元布局结构，包括：单元阵列，其由P沟道晶体管和N沟道晶体管组成且沿两个上下行排列；以及布线层，其由多个层组成，用于连接所述单元阵列。每个所述单元阵列都包括多个传输门。所述传输门的多个晶体管排列在上面一个所述单元阵列和下面一个所述单元阵列中，并且所述多个排列的晶体管的输出终端由所述布线层的2层金属布线跨越连接在所述上下单元阵列之间。
另外，在根据本发明的所述多路复用器单元布局结构中，还可能具有一个译码电路，所述译码电路具有排列在所述单元阵列的上面和下面的晶体管。
另外，所述译码电路的内部线路可以由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间。用于控制所述传输门电路的晶体管输出的控制信号线路可以由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间。
此外，在依据本发明的多路复用器单元布局结构中，还有可能把多路复用器单元形成为一个4输入多路复用器-反相器。
附图说明
图1是一个电路图，用于显示使用4输入多路复用器-反相器电路的传统布局结构的布局；
图2是传统4输入多路复用器-反相器的2层金属布线的布线轨道图；
图3显示了另一个传统的具有2级传输门的4输入多路复用器；
图4是一个电路图，显示了依据本发明第一实施例的多路复用器单元的4输入多路复用器-反相器的布局；
图5是依据本发明第一实施例的多路复用器单元的4输入多路复用器-反相器的平面配置图；
图6是一个视图，显示了依据本发明一个实施例的多路复用器单元的单元阵列的平面配置；
图7是一个平面图，显示了依据本发明一个实施例的多路复用器单元的单元阵列的布线构造；
图8是一个平面视图，显示了依据本发明一个实施例的多路复用器单元的单元阵列的另一种布线构造；
图9是依据本发明第一实施例的多路复用器单元的4输入多路复用器-反相器的电路图；
图10是一个视图，显示了依据本发明一个实施例的多路复用器单元的单元阵列构造；
图11是依据本发明一个实施例的4输入多路复用器-反相器的2层金属布线的布线轨道图；
图12是一个电路图，显示了依据本发明第二实施例的多路复用器单元的3输入多路复用器-反相器的布局；以及
图13是一个电路图，显示了依据本发明第三实施例的多路复用器单元的5输入多路复用器-反相器的布局。
具体实施方式
本发明的特征在于，在一个其中由P沟道晶体管和N沟道晶体管组成的单元阵列排列在两个上下行中的基本单元的布局结构中，多个传输门的晶体管排列在单元阵列的上面和下面，多个排列的晶体管的输出终端由2层金属布线上下跨越连接在上下单元阵列之间。
通过使用给出的单元布局结构，提供了这样一个效果以致在传输门输出端的布线长度被缩短从而减少了电路延迟，而且提供了这样一个功能以致在单元内由单元使用的2层金属布线的布线轨道被减少了以增加用于单芯片布局的2层金属布线的布线轨道。因此，能够获得诸如在多路复用器电路运算速度方面的改进和在布线能力方面改进的效果。
在下文中，将参考附图对本发明的多路复用器单元的一个布局结构实施例进行描述。
图4是一个电路图，显示了依据本发明的4输入多路复用器-反相器的布局。图5、图6、图7、和图8是如图4所示的4输入多路复用器-反相器的平面配置图。图9是4输入多路复用器-反相器的电路图。图10显示了如图5所示的单元阵列的结构视图。
多路复用器-反相器具有反转的多路复用器输出值，而且除了输出反转之外逻辑是相同的，而且如果一个反相器被添加到多路复用器-反相器的最后级输出的话，则逻辑变得和多路复用器的逻辑相同。
一个单元阵列的高度被称作单高度，两个单元阵列的高度被称作双高度。现在将描述其中设计的多路复用器单元布局结构应用于4输入多路复用器-反相器单元的示例。
参见图4，在依据本发明第一实施例的4输入多路复用器-反相器单元的布局结构100中，包含四个传输门(109-1、109-2、109-3、和109-4)的四个输出电路(101、102、103、和104)以左右对称和上下对称方式排列。即，四个传输门(109-1、109-2、109-3、和109-4)中的两个(109-1和109-2)以左右对称方式排列，此外，两个(109-1和109-2)以上下对称方式排列以便提供两个传输门(109-3和109-4)，这样便排列了四个传输门。
本发明的第一实施例进一步提供了一种单元布局结构，其中传输门的输出终端(N01)上下跨越连接在单元阵列107和单元阵列106的单元阵列之间作为2层金属布线的连线108。
接下来，将参考图5描述本发明的第一实施例，其显示了一个具体布置。图5是如图4所示的4输入多路复用器-反相器单元的示意平面配置图。参见图5，依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元的布局结构是这样一个结构，其中由N沟道晶体管(N011到N015)组成的单元阵列211和由P沟道晶体管(P011到P015)组成的单元阵列212排列在两个上下行中。
此外，在依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元的布局结构中，N沟道晶体管N011和N沟道晶体管N015以及N沟道晶体管N012和N沟道晶体管N014分别相对于分段206的轴以左右对称方式排列。此外，N沟道晶体管N013本身相对于分段206的轴以左右对称方式排列。
P沟道晶体管也具有一个类似的排列关系，在依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元布局结构中，P沟道晶体管P011和P沟道晶体管P015以及P沟道晶体管P012和P沟道晶体管P014分别相对于分段206的轴以左右对称方式排列。此外，P沟道晶体管P013本身相对于分段206的轴以左右对称方式排列。
即，4输入多路复用器-反相器单元的基本单元布局结构包含这样一个结构，即在单元阵列205区域中，由左右对称方式排列的N沟道晶体管(N011到N015)组成的单元阵列211和由左右对称方式排列的P沟道晶体管(P011到P015)组成的单元阵列212排列在两个上下行中。
此外，基本单元的布局结构为一个双高度类型，其中单元阵列211和单元阵列212相对于分段202的轴以上下对称方式排列，单元阵列214和单元阵列213在单元阵列204区域中也是如此。
而且，在依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元布局结构中，图4中的传输门输出终端(N01)被接线和跨越连接在单元阵列205和单元阵列204的单元阵列之间作为2层金属布线的接线231。
如图4所示，译码电路105由第一译码电路106和第二译码电路107构造而成。在图5中，第一译码电路106可以布置在基本单元的上部单元阵列的上面，第二译码电路107可以布置在基本单元的下部单元阵列的下面。在这种配置中，所述译码电路的内部线路由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间。用于控制所述传输门电路的晶体管输出的控制信号线路由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间。与此相反，所述译码电路的内部线路可以由至少1层金属布线和2层金属布线之一连接。
此外，对应于给与晶体管的附图标记的附图标记被给与由N沟道晶体管(N011到N015和N021到N025)和P沟道晶体管(P011到P015和P021到P025)的多晶硅形成的栅电极。例如，在N沟道晶体管(N011)的情况下，给与栅电极一个附图标记(G011)。
接下来，图6显示了一个平面配置，其对应于依据本发明第一实施例、如图9所示的4输入多路复用器-反相器单元的电路元件。
具有如图9所示的附图标记的电路元件以一种对应于如图5所示由N沟道晶体管(N011到N015)组成的单元阵列211、由P沟道晶体管(P011到P015)组成的单元阵列212、在单元阵列204区域中由以左右对称方式排列的N沟道晶体管(N021到N025)组成的单元阵列214、和由P沟道晶体管(P021到P025)组成的单元阵列213的方式进行排列。
下面将对输出电路102进行描述。输出电路102的反相器312被分配给N沟道晶体管N011和P沟道晶体管P011。此外，反相器316被分配给N沟道晶体管N012和P沟道晶体管P012。此外，传输门(109-2)的N沟道晶体管323分配给N沟道晶体管N013左边的晶体管，而P沟道晶体管324被分配给P沟道晶体管P013左边的晶体管。
类似地，将给出有关输出电路101的描述。输出电路101的反相器311被分配给N沟道晶体管N015和P沟道晶体管P015。此外，反相器315被分配给N沟道晶体管N014和P沟道晶体管P014。此外，传输门(109-1)的N沟道晶体管321分配给N沟道晶体管N013右边的晶体管，而P沟道晶体管322被分配给P沟道晶体管P013右边的晶体管。
类似地，输出电路103以一种其中输出电路101相对于线202对称地向后折叠的方式排列，输出电路104以一种其中输出电路101向后折叠的方式排列，而且相应的晶体管分别被分配到那里。
即，输出电路104的反相器314被分配给N沟道晶体管N021和P沟道晶体管P021。此外，反相器318被分配给N沟道晶体管N022和P沟道晶体管P022。此外，传输门(109-4)的N沟道晶体管327被分配给N沟道晶体管N023左边的晶体管，而P沟道晶体管328被分配给P沟道晶体管P023左边的晶体管。
输出电路103的反相器313被分配给N沟道晶体管N025和P沟道晶体管P025。此外，反相器317被分配给N沟道晶体管N024和P沟道晶体管P024。此外，传输门(109-3)的N沟道晶体管325被分配给N沟道晶体管N023右边的晶体管，而P沟道晶体管326被分配给P沟道晶体管P023右边的晶体管。
图7和图8是依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元布局结构的进一步详情平面视图，其显示了依据输出电路102作为代表示例、从输入端H02到输出端N01的布线结构。
参见图7和图8，将对依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元的1层金属布线和2层金属布线的结构进行描述。
作为如图4所示依据本发明第一实施例的4输入多路复用器-反相器单元的基本单元结构中的接线121，连接如图6、图7、和图8所示反相器312的晶体管N011和晶体管P011的相应源极，传输门(109-2)的N沟道晶体管323被分配给N沟道晶体管N013的左晶体管，P沟道晶体管324被分配给P沟道晶体管P013的左晶体管，而且这些分别连接到N沟道晶体管323和P沟道晶体管324的漏极。
而且，N沟道晶体管323和沟道晶体管324的相应源极被连接起来而且作为输出接线231进行排列。如图7和图8所示，输出接线231排列在跨越单元阵列205和单元阵列204的单元阵列之间。
此外，双高度类型的4输入多路复用器-反相器单元的单元阵列构造被显示为在图10中的示意平面视图。如图10所示，作为双高度类型的4输入多路复用器-反相器，排列在上面的单元阵列1(1007)和排列在下面的单元阵列2(1006)由P沟道井层1001、N沟道扩散层1002、多门层1003、N沟道井层1004、和P沟道扩散层1005组成。位于上面的单元阵列1(1007)中的N沟道井层1004和位于下面的单元阵列1(1006)中的N沟道井层1004接触。
在图11中显示了依据本发明一个实施例的4输入多路复用器-反相器的2层金属布线的布线轨道802。在该图中，“x”(810、811、和812)显示了由单元使用的层金属布线的布线轨道(802-1、802-2、和802-3)，其意指这些轨道不能用作单芯片的2层金属布线的布线轨道。
即，依据本发明，在输出电路(101、102、103、和104)的晶体管输出之间的线路部分231中，要被连接的线路形成与单芯片2层金属布线的主轴同向的2层金属布线的纵向，并且使用一个2层金属布线轨道(802-1)。
其它内部电路部分中的2层金属布线使用两个轨道(802-2和802-3)，在该单元中使用的2层金属布线的布线轨道总计是3个。
在另一方面，现有技术4输入多路复用器-反相器的2层金属布线轨道如图2所示。在该图中，“x”显示了由单元使用的2层金属布线的布线轨道，其意指该轨道不能用作单芯片的2层金属布线的布线轨道。在现有技术多路复用器布局中，因为必须在横向提供2层金属布线的一条或多条布线轨道，所以使用了大约30条2层金属布线轨道。
因此，作为在2层金属布线中使用的布线轨道的数量从大约30条减少到3条的结果，单芯片可用的布线轨道增加了，而且连线能力也大大提高了。由此，就单元内部的线路而言，短的线路是可能的，而且因此减少了单元内部的线路延迟。
具体地，就如图3中的电路图所示，对于一般2级传输门类型4输入多路复用器单元而言，可确认速度提高了44％(0.0820ns到0.0460ns，H01上升、N01下降、Trf0.01ns、CB12M、一般状况)。
当当前单元应用于CPU核心(ARM9)的滚筒式移位器电路时，在逻辑合成中获得了速度提高10％(0.653[ns])的结果。
接下来，作为依据本发明第二实施例的4输入多路复用器-反相器单元的布局结构，图12显示了3输入多路复用器-反相器布局的电路图。在依据本发明第二实施例的4输入多路复用器-反相器单元的布局结构中，在输出电路1(501)、2(502)、和3(503)中每处存在一个的传输门的输出终端由终端507连接起来，该终端507在上下方向跨越在单元阵列1(505)和单元阵列2(506)的单元阵列之间连线和连接。
在此，关于依据本发明第二实施例的4输入多路复用器-反相器单元的布局结构的具体平面配置，因为这和依据本发明第一实施例的4输入多路复用器-反相器单元的布局结构是一样的，所以省略对其的详细说明。
接下来，作为依据本发明第三实施例的4输入多路复用器-反相器单元的布局结构，图12显示了3输入多路复用器-反相器布局的电路图。图13显示了单元阵列是三级的5输入多路复用器-反相器布局的电路图。
在依据本发明第三实施例的4输入多路复用器-反相器单元的布局结构中，在输出电路1(601)、2(602)、3(603)、4(604)、和5(605)中每处都存在一个的传输门的输出终端由终端610连接起来，终端610在上下方向跨越连接在单元阵列1(607)和单元阵列2(608)、以及单元阵列3(609)的单元阵列之间。
而且，关于依据本发明第三实施例的4输入多路复用器-反相器单元的布局结构的具体平面配置，因为这和依据本发明第一实施例的4输入多路复用器-反相器单元的布局结构是一样的，所以省略对其的详细说明。
依据本发明，在输出电路的晶体管输出之间的线路部分中，要被连接的线路形成与单芯片2层金属布线的主轴同向的2层金属布线的纵向，并且使用一条2层金属布线轨道。因为其它内部电路部分中的2层金属布线使用两条轨迹，所以在这些单元中使用的2层金属布线的布线轨道总计是3个。
在现有技术多路复用器布局中，因为必须在横向提供2层金属布线的一条或多条布线轨道，所以使用了大约30条2层金属布线轨道。因此，因为在单元中使用的2层金属布线的布线轨道从大约30条减少到3条而且单芯片的2层金属布线轨道能够被大大地保证，所以单芯片连线能力被大大提高了。图11显示了依据本发明一个实施例的4输入多路复用器-反相器的2层金属布线的布线轨道。图2中显示了现有技术4输入多路复用器-反相器的2层金属布线的布线轨道。在该图中，“x”显示了由单元使用的2层金属布线的布线轨道，其意指这些轨道不能用作单芯片的2层金属布线的布线轨道。
在其中输出晶体管排列在水平行中的情况中，连接到位于多路复用器单元内部的输出电路的线路长度和其中输出晶体管排列在上下单元行中的情况相比短了，而且能够减少线路电容，因此减少了在这些单元内部的线路延迟。

Claims (8)

1.一种多路复用器单元布局结构，包括：
单元阵列，其由P沟道晶体管和N沟道晶体管组成且沿两个上下行排列；以及
布线层，其由多个层组成，用于连接所述单元阵列，其中
每个所述单元阵列都包括多个传输门，其中
所述传输门的多个晶体管排列在上面一个所述单元阵列和下面一个所述单元阵列中，并且所述多个排列的晶体管的输出终端由所述布线层的2层金属布线跨越连接在所述上下单元阵列之间。
2.如权利要求1所述的多路复用器单元布局结构，其中，所述多路复用器具有一个译码电路，所述译码电路具有排列在所述单元阵列的上面和下面的晶体管。
3.如权利要求2所述的多路复用器单元布局结构，其中，所述译码电路的内部线路由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间，用于控制所述传输门电路的晶体管输出的控制信号线路由包含来自所述布线层的多晶硅层的至少一个布线层跨越连接在上下单元阵列之间。
4.如权利要求2所述的多路复用器单元布局结构，其中，所述译码电路的内部线路由至少1层金属布线和2层金属布线之一连接。
5.如权利要求1至4中任一项所述的多路复用器单元布局结构，其中，所述多路复用器单元被形成为4输入多路复用器-反相器。
6.如权利要求1至4中任一项所述的多路复用器单元布局结构，其中，所述多路复用器单元被形成为3输入多路复用器-反相器。
7.如权利要求1至4中任一项所述的多路复用器单元布局结构，其中，所述多路复用器单元被形成为5输入多路复用器-反相器。
8.如权利要求1至4中任一项所述的多路复用器单元布局结构，其中，所述多路复用器单元布局结构应用于CPU核心的滚筒式移位器电路。
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