CN1896905A - 半导体集成电路装置 - Google Patents

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Abstract

本发明提供了一种半导体集成电路装置，包括多个栅格状引线结构(150)，设置为整个电路区的单元区，并具有分别与时钟引线结构相同的形状；第一引线结构，其中从单个时钟输入(110)到各个栅格状引线结构(150)的引线路径以基本相同的长度连接，且公共缓冲电路(120)或相同类型及相同级数的缓冲电路和时钟选通电路(140)以相同顺序插入在各个引线路径中；和第二引线结构，以在每个单元区域中最短的长度将时钟同步电路连接到栅格状引线结构。该时钟由独立提供到时钟选通电路的时钟控制信号门控。

Description

半导体集成电路装置
技术领域
本发明涉及一种能够实现时钟歪斜的最小化以及低功耗的半导体集成电路装置。
背景技术
在大尺寸半导体集成电路装置中，问题在于在从时钟提供点到时钟同步电路门的时钟输入的引线路径上的时钟信号的传播延迟时间差(时钟歪斜)，该时钟同步电路门例如是与提供的时钟同步操作的触发器。增加的时钟歪斜使得不能高速地操作半导体集成电路装置。因此，在常规半导体集成电路装置中，作为用于向时钟同步电路门提供时钟的引线结构，使用具有H形的等长分支引线结构和由正交引线构成的网状引线代表的栅格状引线结构，以形成时钟供应路径，因此减少了时钟歪斜(例如，见JP-A-6-244282，第4页，图4)。
另一方面，在半导体集成电路装置的内部功耗中，时钟功耗所占的比例变得大于由其他信号线所消耗的电功率。因此，减少时钟的时钟功耗是实现半导体集成电路装置的低功耗的有效方法之一。常规半导体集成电路装置设置有用于每个功能模块的栅格状引线结构，以及根据时钟供应路径上的功能模块的激励/去激励(activation/deactivation)来向栅格状引线结构供应/停止时钟的装置(例如见JP-A-2003-109382，第12页，图1，图2)。
在专利文献1中公开的时钟引线结构是一种减少时钟歪斜的优秀技术。然而，在提供到栅格状引线结构的时钟中，时钟引线的整个引线长度非常长，且对每个栅格状引线结构的时钟供应一直进行。这导致时钟功耗大大增加的问题。
在JP-A-2003-109382(第12页，图1，图2)中公开的时钟引线结构可以减小功能模块中的时钟歪斜以及时钟的功耗。然而，从半导体集成电路装置中的时钟输入到功能模块的栅格状引线结构的引线长度不同，因此导致了增加时钟歪斜的倾向。此半导体集成电路装置设置有相应于功能模块尺寸的栅格状引线结构，使得不能实现引线长度基本相同的引线结构。在这样的引线结构中，时钟歪斜的减小有限，因此存在限制半导体集成电路装置的高速操作的问题。
如上所述，常规半导体集成电路装置在减少时钟歪斜和时钟功耗方面存在局限。因此难于通过时钟歪斜的减小而以高速操作半导体集成电路装置，且难以减小半导体集成电路装置中的功耗。
发明内容
本发明的目的是提供一种能够最小化时钟歪斜并减少时钟信号的功耗的半导体集成电路装置。
根据本发明的半导体集成电路装置包括多个栅格状引线结构，设置为整个电路区的单元区，并具有分别与时钟引线结构相同的形状；第一引线结构，其中从单个时钟输入到各个栅格状引线结构的引线路径以基本相同的长度连接，且公共电路或相同类型及相同级数的电路以相同顺序插入在各个引线路径中；和第二引线结构，以在每个单元区域中最短的长度将时钟同步电路例如触发器(flip-flop)连接到所述栅格状引线结构，其中插入所述第一引线结构的电路包括至少一级缓冲电路和至少一级时钟选通(gating)电路，该时钟选通电路的时钟由时钟控制信号门控。
根据上述结构，由于半导体集成电路装置的整个电路区由具有类似栅格状引线结构的单元区的设置构成，而且在混合了具有各种尺寸的功能模块或控制区的半导体集成电路装置中，可以实现给出基本相同的引线长度的第一引线结构的连接，与这些功能模块或控制区无关，从而可以最小化时钟歪斜。此外，通过由时钟控制信号适当门控时钟选通电路，时钟信号的功耗可以减少。
在本发明中，第一引线结构形成为H形的等长分支引线结构。根据此结构，通过具有H形的等长分支引线结构，可以容易地实现从单个时钟输入到栅格状引线结构的各个引线路径上的等长引线。此外，在保持相等引线长度的同时，公共电路或具有相同类型和相同级数的电路以相同顺序插入在各个引线路径中。
在本发明中，时钟控制信号施加到每个单元区、每个构成所述多个单元区的区域、或者每个构成所述多个单元区的功能模块。根据此结构，用于门控时钟选通电路的时钟控制信号可以以各种组合给出。因此，通过根据半导体集成电路装置的结构及其操作状态控制时钟信号的供应/停止，时钟信号的功耗可以有效减少。
在本发明中，位于插入到所述引线结构中的电路的最后一级的所述时钟选通电路门控用于每个所述单元区的时钟。根据此结构，由于至少时钟选通电路的一级提供到每个单元区，根据半导体集成电路装置的结构，可以形成能充分减少时钟信号的功耗的时钟控制信号的组合。
在本发明中，位于插入到所述引线结构中的电路的最后一级的所述时钟选通电路同时门控用于所述多个单元区的时钟。根据此结构，由于时钟同时门控多个单元区，通过根据半导体集成电路装置的结构减少时钟选通电路的数目并总体上有效控制时钟信号的供应/停止，可以有效减少时钟信号的功耗。
在此发明中，栅格状引线结构在所有所述单元区中具有相同的物理形状。根据此结构，栅格状引线结构的负载电容均匀，从而可以最小化第二引线结构的时钟歪斜。
根据此结构，在混合了具有各种形状的功能模块或控制区的半导体集成电路装置中，容易实现给出基本相同的引线长度的第一引线结构的连接，从而可以最小化时钟歪斜。此外，由于时钟信号的供应/停止可以通过门控时钟选通电路而可选地控制，可以减少时钟信号的功耗。
因为上述原因，会延长需要高性能的半导体集成电路装置的用于移动使用的产品例如手机的操作时间。此外，由于减少的功耗，根据本发明的半导体集成电路装置可以应用于比移动用途的产品对环境影响更小的家用电设备的使用。
附图说明
图1是示出根据本发明第一实施例的半导体集成电路装置中的时钟引线结构的示意图；
图2是时钟选通电路和类栅格引线之间的连接部分的详细视图；
图3(a)、(b)是示出时钟选通电路的结构及其操作的示例的示意图；
图4是示出在插入于根据本发明第一实施例的半导体集成电路装置中的第一引线结构中的多级具有缓冲门(buffer gate)的时钟引线结构的示意图；
图5(a)、(b)是示出在插入于根据本发明第一实施例的半导体集成电路装置中的第一引线结构中的多级具有缓冲门的时钟引线结构的示意图；
图6是示出根据本发明第一实施例的半导体集成电路装置的时钟引线结构由多个功能模块构成的示意图；
图7(a)是示出在根据本发明第二实施例的半导体集成电路装置中的时钟引线结构的示意图；
图7(b)是示出在根据本发明第二实施例的半导体集成电路装置中的时钟引线结构的示意图；
图7(c)是示出在根据本发明第二实施例的半导体集成电路装置中的时钟引线结构的示意图；
图7(d)是示出在根据本发明第二实施例的半导体集成电路装置中的时钟引线结构的示意图；
图8(a)是示出根据本发明第二实施例的半导体集成电路装置的时钟引线结构由多个功能模块构成的时钟引线结构的示意图；
图8(b)是示出根据本发明第二实施例的半导体集成电路装置的时钟引线结构由多个功能模块构成的时钟引线结构的示意图；
图9(a)和9(b)是用于解释单元区中栅格状引线结构的三维形状的示意图。
具体实施方式
现在参考附图给出本发明的各种优选实施例的解释。在根据本发明的半导体集成电路装置中，首先，通过具有与时钟引线结构相同形状的栅格状引线结构的单元区的设置而构成整个电路区，因此实现最小化时钟歪斜并减少时钟信号的功耗的时钟引线结构和电路装置。
实施例1
图1是示出根据本发明第一实施例的半导体集成电路装置的时钟引线结构的图。在图1中，参考标号110代表到半导体集成电路装置的时钟输入；120代表用作时钟驱动器的缓冲电路的缓冲门；130代表第一引线结构；140代表时钟选通电路之一；且150代表单元区中的栅格状引线结构之一。
第一引线结构130是时钟输入110以相等引线长度连接到多个栅格状引线结构150的引线结构。在图1中，时钟输入110通过具有H形的等长分支引线结构以基本相等的引线长度经插入在引线路径上的缓冲门120连接到对位于多个栅格状结构中的时钟选通电路140的时钟输入。从时钟选通电路140的输出分别直接连接到栅格状引线结构150。
图9(a)和9(b)是用于解释单元区中的栅格状引线结构150的三维形状的图。图9(a)所示的单元区具有栅格状引线结构150，其具有与时钟引线结构相同的结构，其中时钟选通电路140位于对称中心线上，且水平引线的数目911和垂直引线的数目912分别为常数。
图9(b)是示出在图9(a)中的栅格状引线结构150中由圆圈围绕的部分910的三维视图。在图9(b)中，设置在各个引线层中的水平引线920和垂直引线930通过通孔940彼此连接，因此构成栅格状引线结构150。在此情形，每个水平引线920的引线宽度921和其间的间距922是固定的。类似地，每个垂直引线930的引线宽度931和其间的间距932也是固定的。
这样，使用相同数目的垂直引线和水平引线，形成具有相等引线宽度和相等引线间距的栅格状引线结构，从而使得每个栅格状引线结构的电容一致，并使得时钟驱动电路的负载电容一致，因此减少时钟歪斜。
图2是详细示出时钟选通电路140和栅格状引线结构150之间的连接部分的图。在图2中，参考标号210代表时钟同步电路门，例如触发器。它的时钟输入通过第二引线结构220连接到栅格状引线结构150。
时钟选通电路140具有门控功能，并被时钟控制信号230门控，因此执行用于栅格状引线结构150的时钟的供应/停止。图3(a)是示出时钟选通电路140的结构的典型示例的电路图。图3(b)是用于解释时钟选通电路140的操作的波形图。
参考图3(a)和3(b)，时钟选通电路140具有时钟输入310、时钟控制信号230的输入320、时钟输出350。时钟选通电路140还具有用于同步的锁存电路340和用于门控的AND门330。来自时钟输入310的时钟信号根据时钟控制信号的输入320的状态而门控，使得时钟输出350的时钟供应或停止。
应该注意这样的选通电路是公知技术且不限定本发明的电路结构。
在如上构建的实施例中，由于从栅格状引线结构150到时钟同步门210的引线长度差导致的时钟歪斜等于在常规栅格状引线结构中发生的时钟歪斜。
对于第一引线结构130，从时钟输入110到多个栅格状引线结构150的引线长度基本相等，且贯穿时钟路径的逻辑门是缓冲门120和时钟选通电路140。即，贯穿时钟路径的逻辑门的类型和数目相同，从而从时钟输入110传播到多个栅格状引线结构150的时钟的延迟时间基本相等，因此显著减小了时钟歪斜。
多个栅格状引线结构150的每个分别设置有时钟选通电路140。因此，通过输入时钟控制信号230，可以控制向栅格状引线结构150供应/停止的时钟，因此有效减小时钟的功耗。
在此实施例中，第一引线结构130构造为具有H形的等长分支引线结构。然而，只要时钟输入110可以以基本相等长度连接到多个栅格状引线结构150，可以采用具有其他形状的引线结构来实现满足本发明精神的半导体集成电路装置。
同时，在图1所示的结构中，在一级的缓冲门120连接到所有时钟选通电路140。然而，随着半导体集成电路为大尺寸以增加栅格状引线结构150的数目，时钟选通电路140的数目也可以增加。结果，在一级上只有缓冲门120作为时钟驱动器将导致增加时钟传播延迟时间的问题。
图4示出了当多级缓冲门120插入第一引线结构130作为解决上述问题的对策时的时钟引线结构的示例。在图4中，五级缓冲门120插入在时钟输入110与多个时钟选通电路140之间。
这样，在第一引线结构130的引线路径已经被首先分支之后，插入在连续的引线路径中的缓冲门优选位于物理对称位置并对称设置。例如，如图4所示，如果它们位于分支点，则它们的设置物理对称且可以使连接各个缓冲门120的引线的长度基本相等。
应该注意，插入在第一引线结构130中的多级缓冲门120的数目可以根据例如尺寸、半导体集成电路装置的性能和设计工艺条件而灵活确定。
图5(a)和5(b)是示出使用反相电路(inverter circuit)作为插入在第一引线结构130中的时钟驱动器的缓冲电路的视图。在图5(a)所示的第一引线结构中，除了初始位于图4中的引线路径上的缓冲门120之外，所有其他缓冲门120由反相电路160取代。在图5(b)所示的第一引线结构中，图4中的所有缓冲门120都被反相器160取代。
除了图5(a)和5(b)所示结构的示例以外，根据情况需要，图4中的一些缓冲门120可以被反相电路160取代。因此，在采用反相电路的地方，选择反相电路和缓冲门的组合，使得与时钟输入110同相的时钟信号可以传播到时钟选通电路140，例如使从时钟输入110到时钟选通电路140的反相电路级数总是为偶数。
通过采用上述反相电路，不考虑半导体集成电路装置的尺寸，可以缩短从时钟输入110到栅格状引线结构150的时钟的传播延迟时间，以最小化时钟歪斜。
在上述解释中，整个电路区解释为单功能模块。然而，实际上，半导体集成电路装置通常由多个功能模块构成。而且在此情形，如果每个功能模块的电路区由具有与它们的时钟引线结构形状相同的栅格状引线结构的单元区设置构成，通过采用上述第一引线结构，可以获得此实施例的效果。
图6是示出在由多个功能模块构成的半导体集成电路装置中此实施例的应用示例。在图6中，参考标号610和620分别代表具有栅格状引线结构150的单个单元区的功能模块。参考标号630代表由具有栅格状引线结构150的六个单元区构成的功能模块。参考标号640代表由具有栅格状引线结构150的八个单元区构成的功能模块。
比较图6中的半导体集成电路装置结构与图4中的半导体集成电路装置的结构，在图4中，整个电路区由单个功能模块构成，而在图6中，其由四个功能模块610、620、630和640构成。
然而，由于四个功能模块610、620、630和640由每个具有栅格状引线结构150的单元区的设置而构成，半导体集成电路装置的整个引线结构可以采用与图4相同的第一引线结构130。
在每个功能模块中的时钟的供应和停止可以通过时钟选通电路140中的时钟控制信号230的门控而实现，该时钟选通电路140位于构成每个功能模块的单元区的栅格状引线结构150中。
实施例2
图7是示出在根据本发明第二实施例的半导体集成电路装置中的时钟引线结构的示意图。在以相等引线长度连接时钟输入110与多个栅格状引线结构140的第一引线结构130中，从时钟选通电路140的输出连接到由多个栅格状引线结构150构成的区域，从而到多个栅格状引线结构150的时钟的供应和停止被同时门控。
为此，时钟选通电路140插入在第一引线结构中的位置不同于第一实施例中的那些。具体地，时钟选通电路140位于区域710的对称中心线上。它们的输出通过所需级数的缓冲门连接到多个栅格状引线结构150。
更具体而言，在图4的结构中，时钟输入110通过五级缓冲门120连接到时钟选通电路140，且从时钟选通电路的输出直接连接到栅格状引线结构150。另一方面，在图7(a)的结构中，区域710构成了两个栅格状引线结构150，时钟输入110通过四级缓冲门120连接到时钟选通电路140，且从时钟选通电路的输出通过一级缓冲门120连接到栅格状引线结构150。
类似地，在图7(b)的结构中，区域710构成四个栅格状引线结构150。时钟输入110通过三级缓冲门120连接到时钟选通电路140，且从时钟选通电路140的输出通过两级缓冲门120连接到栅格状引线结构150。
类似地，在图7(c)的结构中，区域710构成八个栅格状引线结构150。时钟输入110通过两级缓冲门120连接到时钟选通电路140，且从时钟选通电路140的输出通过三级缓冲门120连接到栅格状引线结构150。
此外，在图7(d)的结构中，类似于图7(b)，区域710构成四个栅格状引线结构150，但是在第一引线结构130的引线路径上，插入两级时钟选通电路。
如上所述，根据此实施例，对于构成多个栅格状引线结构的区域，通过时钟选通电路的时钟供应和停止被门控。为此，功耗比为所有栅格状引线结构150的每一个制备时钟选通电路140的情况大大减少。
通过使用多级时钟选通电路，分级时钟的供应和停止可以被控制，从而使用适当级数的时钟选通电路140，功耗可以更有效地减少。
而且在此实施例中，实际上，半导体集成电路装置通常由多个功能模块构成。而且在此情形，如果每个功能模块的电路区由单元区的设置构成，该单元区每个具有相同时钟引线结构的形状，通过采用上述第一引线结构，可以获得此实施例的效果。
图8(a)和(b)是示出在构成两个功能模块的半导体集成电路装置的此实施例的引线结构的应用示例的示意图。在图8(a)和(b)中，参考标号810和820分别代表由具有栅格状引线结构150的八个单元区构成的功能模块。例如，此应用示例是具有两个类似处理器的多处理器结构中的半导体集成电路装置。
两个功能模块810和820由具有栅格状引线结构150的单元区的设置构成。因此，半导体集成电路装置的整个引线结构与图7(c)中的相同。
在每个功能模块中的时钟的供应和停止可以通过由时钟选通电路140中的时钟控制信号230的门控而实现，该时钟选通电路位于构成每个功能模块的单元区的栅格状引线结构150中。
类似于具有多处理器的半导体集成电路装置，其中半导体集成电路装置设置有基本类似的功能模块，如图8(b)所示，在每个功能模块中，可以实现构成八个连接的栅格状引线的单个延伸的栅格状引线结构151。
这样，在每个功能模块中的栅格状引线结构151中，基本保持第一引线结构130和栅格状引线结构150作为时钟引线结构是重要的。
在设置有多处理器的半导体集成电路装置中，减少每个处理器中和处理器之间的时钟歪斜也是重要的。根据上述技术，可以最小化处理器之间的时钟歪斜。
根据本发明，在混合了具有各种尺寸的功能模块和控制区的半导体集成电路装置中，可以容易地实现通过具有基本相同引线长度的第一引线结构的连接，从而可以最小化时钟歪斜。此外，由于时钟信号的供应/停止可以通过门控时钟选通电路而可选地控制，所以可以减少时钟信号的功耗。因此，本发明作为最小化时钟歪斜并实现低功耗的技术是有用的。

Claims (6)

1、一种半导体集成电路装置，包括：
多个栅格状引线结构，设置为整个电路区中的单元区，并具有分别与时钟引线结构相同的形状；
第一引线结构，其中从单个时钟输入到各个栅格状引线结构的引线路径以基本相同的长度连接，且公共电路或具有相同类型及相同级数的电路以相同顺序插入在各个引线路径中；和
第二引线结构，以在每个单元区域中最短的长度将时钟同步电路例如触发器连接到所述栅格状引线结构，其中
插入所述第一引线结构的电路包括至少一级缓冲电路和至少一级时钟选通电路，该时钟选通电路的时钟由时钟控制信号进行门控。
2、根据权利要求1所述的半导体集成电路装置，其中所述第一引线结构是具有H形的等长分支引线结构。
3、根据权利要求1所述的半导体集成电路装置，其中所述时钟控制信号施加到每个单元区、每个构成所述多个单元区的区域、或者每个构成所述多个单元区的功能模块。
4、根据权利要求1所述的半导体集成电路装置，其中位于插入到所述引线结构中的电路的最后一级的所述时钟选通电路门控用于每个所述单元区的时钟。
5、根据权利要求1所述的半导体集成电路装置，其中位于插入到所述引线结构中的电路的最后一级的所述时钟选通电路同时门控用于所述多个单元区的时钟。
6、根据权利要求1所述的半导体集成电路装置，其中所述栅格状引线结构在所有所述单元区中具有相同的物理形状。
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