CN1667746A - 产生写入门控时钟信号的方法和装置 - Google Patents

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Abstract

一种包含第一电路和第二电路的装置。第一电路可配置以产生一门控时钟信号以响应(i)一写入使能信号和(ii)一系统时钟信号，其中门控时钟信号在写入使能信号运作时，是以脉冲式运作。第二电路可配置使产生上述的写入使能信号。

Description

产生写入门控时钟信号的方法和装置
技术领域
本发明涉及一种时钟信号控制技术，特别涉及一种建构写入门控时钟信号的方法或电路。
背景技术
现有系统使用连续操作(free running)时钟提供给许多储存装置。当置入(assert)使能信号(enable signal)，新数据在时钟边缘(clock edge)获得。如果连续操作时钟用于储存装置的时钟源，就算其它输入数据不动或不变，此储存装置仍在每个时钟边缘消耗电力。
其它现有系统使用局部门控时钟单位(local gated clock unit)以降低电力消耗。在某些系统中，当使能信号置入时，门控时钟单位产生一个单独脉冲来抓取新数据。
参考图1，此处显示了包含时钟树(clock tree)10的现有时钟网络。此时钟网络包含时钟树10，门控时钟单位12，触发器(flip flop)14，和数个触发器16a-16n。许多门控时钟单位12可用于许多不同的时钟树10枝干，此处显示的门控时钟单位12有一锁存器(latch)20，一或(OR)门22和一与(AND)门24。某些枝干可驱动单独触发器。其它枝干可连至门控时钟单位12，每一门控时钟单位可驱动一排(bank)的触发器(即触发器16a-16n)。此处显示的触发器16a-16n的时钟输入与连续操作时钟信号CLK分开。当使能信号置入时，门控时钟单位12的输出提供时钟边缘。由于门控时钟单位12需包含一些逻辑门且占用面积，其通常使用在一排有一共同使能信号的缓存器(或触发器)。
参考图2，此处显示为一门控时钟单位12的时序图。当置入使能信号时，上述门控时钟单位12锁住(latched)。上述锁存器20的输出信号LATCH_Q被时钟门控住(gated)，且产生一单独脉冲。此单独脉冲送至触发器16a-16n的时钟输入以抓取位于输入端的信号。
使用门控时钟单位12于区域门控时钟至许多缓存器排，会减低全面的电力消耗。然而，此种架构有许多缺点。时钟树10包含一或多级缓冲器以分开负载及减低时钟歪斜(clock skew)。由时钟树至门控时钟单位的网络(线)，以连续操作时钟信号CLK的频率开关，因此消耗电力。
构成一或多门控时钟单位12也比没有门控时钟单位架构使用更多面积。在扫描测试模式下，上述单位中一些网络不能被测试来检测制造缺陷。如图1所示，信号BYP在扫描测试模式下被置入，以绕过门控时钟。此由锁存器(latch)信号LATCH_Q驱动的网络不能被测试。无力测试这些网络会降低测试的覆盖范围(test coverage)。虽可增加额外的制造测试用以包含这些网络，但这会增加测试基台上的测试时间，且增加制造成本。
既然需要增加逻辑来管控时钟信号CLK，此方法适用于缓存器中共享一使能信号的缓存器排。这里必须要作节省面积或电力的决定。如果有比临界值少的触发器数量，其共享一使能信号，此触发器在连续操作时钟信号CLK下运作，且就算数据并无改变也会消耗电力。有门控时钟单位的时钟网的时钟歪斜平衡会比较复杂，且需要较多层的缓冲器。
发明内容
本发明关于一种包含第一电路和第二电路的装置。第一电路可配置以产生门控时钟信号以响应(i)一写入使能信号和(ii)一系统时钟信号，其中，门控时钟信号在写入使能信号运作时，是以脉冲式运作。第二电路可配置产生上述写入使能信号。
本发明的物品，特点和好处包括方法和电路，可以(i)产生写入门控时钟信号，(ii)在一或多储存组件写入动作时用一个时钟边缘，以减低电力消耗，(iii)当没有写入动作时使用静止时钟网络，(iv)可写入触发器在使用门控时钟信号的处理器外围使用，(v)建构一种可写入触发器，在不需在连续操作时钟下使用，(vi)由避免使用局部门控单位时钟来减少完成面积，(vii)减少设计中不可测试网络，和(viii)简化时钟歪斜平衡以减低时钟树层级的数量。
附图说明
图1是显示现有时钟网络和门控时钟单位的图表。
图2是显示现有门控时钟单位的时序图。
图3是显示依据本发明的写入门控时钟产生器的图表。
图4是显示时钟网络和写入门控时钟的图表。
图5是显示写入门控时钟信号和其它信号的时序图。
图6是显示写入门控时钟产生器由状态机完成的例子。
图7是显示表示写入门控时钟产生器的完成电路图。
图8是显示图7中数个信号的时序图。
附图符号说明
10-时钟树；
12-门控时钟单位；
14-触发器；
16a-16n-触发器排；
20-锁存器；
22-或门；
24-与门；
100-写入门控时钟产生器；
102-处理器；
110-时钟信号CLK输入；
112-允许写入信号输入；
114-地址信号输入；
116-WG_CLK输出；
118-缓冲器；
120-时钟信号CLK输入；
122-允许写入信号输出；
124-地址信号输出；
126-数据信号输出；
125-时钟树；
130-触发器；
132a-n-触发器排；
302-触发器；
304-触发器；
306-门。
具体实施方式
当时钟在运作时，就算输入数据没有改变，储存组件还是会消耗电力。提供一时钟边缘于写入储存组件及当置入使能信号时可节省电力。本发明可用于产生写入门控时钟(例如，WG_CLK)于写入动作时。上述写入门控时钟WG_CLK使电力节省至最大，且比现有门控时钟有效率。
上述写入门控时钟WG_CLK可用于许多外围储存组件。上述写入门控时钟WG_CLK响应于处理器(或其它电路)的允许写入信号(例如，WE)而产生。此写入门控时钟WG_CLK也可响应于地址总线的信号和其它处理器控制信号而产生。此写入门控时钟WG_CLK通常运作于写入周期结束时。参考图3，此处显示为本发明在联系处理器10的写入门控时钟产生器100的例子。此写入门控时钟器100有一接收时钟信号的(例如，CLK)输入110，接收允许写入信号WE的输入112，和接收一或多地址信号(例如，ADDR)的输入114。时钟信号CLK可为连续操作处理器的时钟信号。写入门控时钟产生器100也可有代表写入门控时钟WG_CLK的输出116。缓冲器118可选择地置于写入门控时钟产生器100和写入门控时钟WG_CLK之间。写入门控时钟WG_CLK亦可当作根时钟信号(root clock signal)。处理器102有接收信号CLK的输入120，提供信号WE的输出122，提供信号ADDR的输出124，及提供数据信号DATA的输出126。
信号WG_CLK可由有N状态(state)的有限状态机(finite state machine)产生，其中N为整数(将和图6一起详细说明)。例如，信号WG_CLK可由3状态的小型有限状态机产生。大致上，特定建构和写入周期长度及写入门控时钟WG_CLK波长有关(即写入门控时钟WG_CLK的脉冲宽度和有效/无效状态)。如果写入周期较短，(例如1或2周期)通常需要用到几个逻辑门。如果写入周期较长，(例如比2周期多)最容易的做法为状态机。然而，在某些实现方法里，一个门的做法会比较容易。
参照图4，本发明显示时钟树网络125中，可写储存组件130和多个储存组件132a-132n。此处显示写入门控时钟信号WG_CLK被送至可写储存组件130和多个储存组件132a-132n。由于写入门控时钟信号WG_CLK直接产生于时钟树网络125的根，通常不再需要其它局部门控时钟单位。此可写储存组件130和132a-132n可由锁存器，触发器或其它储存组件种类达成。
当局部门控时钟单位不使用时，在写入门控时钟信号WG_CLK运作下，就算触发器132a-132n的某些特定的触发器不启动(enabled)，所有运作于写入门控时钟信号WG_CLK的触发器132a-132都会消耗电力。然而，既然平均写入门控时钟信号WG_CLK频率对连续操作的处理器时钟信号CLK频率的比值通常很小(例如，偏好1％至25％范围，更偏好1％至10％范围，或通常5％)，相较于传统方法，此种写入门控触发器130和132a-132n的消耗电力可被忽略。此处理器时钟信号CLK频率对平均写入门控时钟信号WG_CLK频率的比值，和特定处理器执行写入操作的数量及等待状态(waitstate)(例如写入周期宽度)有关。但是为了对特定设计节省最大电力，局部门控时钟单位可另外加于写入门控时钟单位100。此种额外加上构造会增加面积及时钟平衡的复杂度。
参照图5，时序图显示写入门控时钟信号WG_CLK相对应于其它由处理器102接收信号。处理器102通常运作于时钟信号CLK。此写入门控时钟信号WG_CLK于写入过程通常产生高或低脉冲。当处理器102写入一或多个外围组件时(例如，触发器130和132a-132n)，处理器102提供地址信号ADDR和数据信号DATA，且置入允许写入信号WE。上述信号ADDR，DATA，和WE在整个写入执行(write transaction)为有效的。一个特定写入执行可包含单时钟周期(single clock cycle)或多时钟周期(multiple clock cycle)。在写入执行的结束时，写入门控时钟信号WG_CLK可由一个脉冲产生一个有效时钟边缘。单独有效时钟边缘由写入门控时钟单位100提供。有效写入门控时钟信号WG_CLK可于任何单时钟周期或多时钟周期写入执行时发生。然而，最后周期通常由处理器102传至可写触发器130和132a-132n的最大传输数据时间做选择。如果触发器130或一排触发器132a-132n的使能信号(例如EN2或EN1)被置入，此数据就被获得。
参照图6，显示为状态机200的示意图。状态机200为一个实现写入门控时钟单位100的例子。状态机200通常包括状态S0，状态S1，和状态S2。在重置(reset)之后，状态机200由S0开始。此重置可由重置信号初始(例如RST)。此状态机200可被组态于信号CLK的下降缘(falling edge)操作。然而，也可作为由正向源(positive edge)触发状态机200，以达成特定构成的设计条件。此处显示表示状态，以每个信号WE为输入，及信号WG_CLK为输出。当状态S0时，只要信号WE维持为0，状态机200停留于状态S0且信号WG_CLK为1。一旦此信号WE转换至1，状态机200移动到状态S1，且信号WG_CLK维持为1。下一步，不论信号WE为何状态机200移动到状态S2。大致说来，无显示信号WE的状态代表“不管(don’t care)”条件。当状态机200移动到状态S2，此信号WG_CLK转换至0。下一步，信号WG_CLK转换回1，且状态机200移回状态S0。
参照图7，显示了另一写入门控时钟产生器100的电路构造例子。此电路100通常包含触发器302，触发器304和门306。此触发器302和触发器304可由D型触发器，T型触发器，其它类型的触发器，或缓存器电路组态以达成特定构造的设计条件。触发器302接收信号CLK。触发器304收到信号CLK的反向版，以触发器304时钟输入的泡泡(bubble)表示。触发器302响应信号WE，产生信号WE_D。信号WE_D送至触发器304和门306的输入。触发器304送信号(例如WE_D’)至门306的输入以响应信号WE_D。显示的门306以一个接收信号WE_D的反相输入或(OR)门构成。然而，其它门和门组合可被使用以达成特定构造的设计条件。
参照图8，此时序图显示许多图7信号。显示的信号CLK有许多正转换(positivetransition)320a-320n。写入执行显示发生于转换320a和转换320c之间，如同垂直虚线321a和321b表示。在正转换320a之后，信号WE有正转换322。为响应转换320b，信号WE_D有正转换324。信号WG_CLK为负转换326以回应正转换324。在正转换320b之后的下一个时钟信号CLK下降缘信号，WE_D’有正转换328。信号WG_CLK有正转换329以反应正转换328。在时钟信号CLK正转换320c之后，信号WE有负转换330。下个转换发生于信号WE_D有负转换332，这会在信号CLK的正转换320n时发生。在负转换332的一半时钟周期时，信号WE_D’有负转换333。
本发明在写入交易至储存组件130和132a-132n时，用脉冲时钟边缘减低电力损耗。当无写入动作时，时钟树125为静态的。因此时钟树单位(即缓冲器和触发器)不会消耗电力。所有在处理器102外围的可写触发器130和132a-132n通常接收写入门控时钟信号WG_CLK。
此处特定数量的触发器132a-132n可改变以达成特定构成的设计条件。例如，特定数量的触发器可构成。其中每个都与触发器132a-132n相似。单时钟信号WG_CLK被使用来驱动所有触发器排和单独触发器。大致上，此处没有连续操作的时钟信号CLK锁定可写入触发器。和使用另一芯片以避免使用局部门控时钟单位作比较，本发明的构造大致上减低面积。本发明也降低设计中不可测试网，本发明也可简化于时钟树中的时钟歪斜平衡(clock skewbalancing)。
本发明的多数信号通常为“打开”(例如数字高(digital high)，或1)或“关闭”(例如数字低(digital low)，或0)。然而，此种信号依照达成特定构成的设计条件，可特别调整极性(例如，反向)为“打开”(例如，置入)和“关闭”(例如，反置入(de-assert))状态。
在其一例子中，本发明可用在CDMA2000行动通信系统。然而，本发明也可用于其它设计。
随此发明被特别显示和描述于此较佳实施例，要了解在补偏离本发明精神范围下，许多不同形式的改变和细节可被熟知此技艺者执行。

Claims (12)

1.一种电子装置，包括：
一第一电路，用以针对(i)一写入使能信号以及(ii)一系统时钟信号响应产生一门控时钟信号，其中，该门控时钟信号在该写入使能信号运作时，是以脉冲式运作；以及
一第二电路，用以产生该写入使能信号。
2.如权利要求1所述的电子装置，其中，上述的门控时钟信号在每个写入周期内不产生多于一次的脉冲。
3.如权利要求1所述的电子装置，其中，上述的第一电路包含一写入门控时钟产生电路，其包含多个储存组件和一逻辑门。
4.如权利要求1所述的电子装置，其中，上述的第一电路包含一处理器。
5.如权利要求1所述的电子装置，更包含：
一时钟树，用以针对该门控时钟信号响应呈递多个第二门控时钟信号。
6.如权利要求5所述的电子装置，其中，上述的多个第二门控时钟信号的第一个是呈递至一第一储存组件。
7.如权利要求6所述的电子装置，其中，上述的第一储存组件被配置以接收一第一使能信号。
8.如权利要求5所述的电子装置，其中，上述的多个第二门控时钟信号的第二个是呈递至一第二储存组件。
9.如权利要求8所述的电子装置，其中，上述的第二储存组件被配置以接收一第二使能信号。
10.如权利要求9所述的电子装置，其中，上述的第二使能信号和该多个门控时钟信号的第二个是呈递至多个第二储存组件。
11.如权利要求1所述的电子装置，其中，上述的门控时钟信号包含一写入门控时钟信号。
12.如权利要求2所述的电子装置，其中，上述的门控时钟信号藉由在每个写入周期中不用多于一次的脉冲，以减低电力损耗。
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