CN1945489A - 串行数据输入系统 - Google Patents

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Abstract

本发明提供一种串行数据输入系统，能够抑制消耗电流的增加以及电源噪声的增加，并且，能够容易地实施时钟偏移的防止对策。包括：移位寄存器(31)，其对被串行传输的显示数据与时钟(SCL)同步进行移位；数据输入时钟计数器(40)，其对时钟(SCL)进行计数，在该计数次数变为(8、16、24)时，输出对应的时钟计数信号(BIT8、BIT16、BIT24)；和寄存器(32A、32B、32C)，其根据时钟计数信号(BIT8、BIT16、BIT24)，并行地一并存储在移位寄存器(31)中所保持的数据。

Description

串行数据输入系统
技术领域
本发明涉及一种输入并保持从外部电路串行传输而来的数据的串行(serial)数据输入系统。
背景技术
以往，在数码相机等中具备串行数据输入系统，用于输入并保持从微型计算机等的外部电路串行传输而来的显示数据。图12是这类串行数据输入系统的框图。该串行数据输入系统包括接口电路10和串行数据输入寄存器20。
从微型计算机对接口电路10输入与时钟CL同步被串行传输的数据DI(显示数据SDI以及在该显示数据SDI之前与时钟CL同步被串行传输的8位地址数据A0～A7)、时钟CL以及芯片使能(chip enable)信号CE。
然后，仅在上述地址数据A0～A7与接口电路10内预先存储的IC固有地址数据一致的情况下，原样输出所述显示数据SDI以及时钟CL。下面，将从接口电路10输出的时钟CL称作时钟SCL。
串行数据输入寄存器20，与从接口电路10输出的时钟SCL同步，对从接口电路10输出的显示数据SDI进行移位。该串行数据输入寄存器20如图13所示，通过串行连接分别由8个D-FF电路(延迟触发电路)构成的4个移位寄存器组21、22、23、24而构成。而且，对所有的D-FF电路施加了时钟SCL。
参照图14的时序图，对上述的串行数据输入系统的动作进行说明。如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平(high)，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，32位的显示数据D0～D31顺次输入到串行数据输入寄存器20的移位寄存器组21～24，被移位。SD31～SD0是被保持在构成移位寄存器组21～24的各D-FF电路的Q端子中的输出数据。这样，32位的显示数据D0～D31被输入到串行数据输入寄存器20。关于接口电路10，记载于专利文献1中。
专利文献1：特开2005-94694号公报
但是，在串行数据输入寄存器20中，由于4个移位寄存器组21、22、23、24串行连接，对所有的D-FF电路施加时钟SCL，所以，如果显示数据D0～D31被串行输入，则会导致在时钟SCL的每一个时钟，所有的D-FF电路中会流过数据更新用的贯通电流。因此，串行数据输入寄存器20的位数(D-FF电路的数量)越多，在各D-FF电路的电源-地之间流过的贯通电流越会增加，结果，产生了系统整体的消耗功率增加的问题。而且，如果这样的贯通电流增加，则由于电源噪声也会增加，所以，为了EMC对策需要花费大量的劳力。
并且，如果串行数据输入寄存器20的位数增加，则由于配置在IC芯片上的D-FF电路的数量增加，连接各D-FF电路之间的布线也增加，所以，容易在对各D-FF电路输入的时钟SCL之间产生延迟时间之差，存在D-FF电路会错误动作的可能性。因此，为了防止时钟偏移(clockskew)需要花费大量的时间。
发明内容
本发明正是鉴于上述问题而提出的。
本发明的串行数据输入系统，其特征在于，具备：第一寄存器，其对被串行传输的数据与时钟同步进行移位；时钟计数器，其对所述时钟进行计数，在变为第一计数次数时输出第一时钟计数信号；和第二寄存器，其根据所述第一时钟计数信号，并行地一并存储被所述第一寄存器移位、且保持的数据。
根据本发明的串行数据输入系统，即使通过一次串行传输而输入的数据的位数增加，由于在串行数据输入中，总是与时钟同步而动作的寄存器只有第一寄存器，所以，可以抑制消耗电流的增加以及电源噪声的增加。
而且，由于对时钟偏移的防止对策而言，也是只要将重点放置到总是输入时钟的第一寄存器即可，所以，可以削减该对策所花费的时间。
并且，由于通过时钟计数器对时钟数量进行计数，所以，还可以检测数据传输错误。
附图说明
图1是本发明第一实施方式所涉及的串行数据输入系统的框图。
图2是图1的接口电路的电路图。
图3是图1的串行数据输入寄存器的电路图。
图4是本发明第一实施方式所涉及的串行数据输入系统的动作时序图。
图5是本发明第二实施方式所涉及的串行数据输入系统的框图。
图6是图5的串行数据输入寄存器的电路图。
图7是本发明第二实施方式所涉及的串行数据输入系统的动作时序图。
图8是本发明第三实施方式所涉及的串行数据输入系统的框图。
图9是图8的寄存器时钟产生电路的电路图。
图10是本发明第三实施方式所涉及的串行数据输入系统的第一动作时序图。
图11是本发明第三实施方式所涉及的串行数据输入系统的第二动作时序图。
图12是以往例所涉及的串行数据输入系统的框图。
图13是图12的串行数据输入寄存器的电路图。
图14是以往例所涉及的串行数据输入系统的动作时序图。
图中：10-接口电路，11-AND电路，12-数据寄存器时钟输出电路，13-CCB地址寄存器，14-CCB地址译码器，15-芯片使能检测电路，15A-延迟电路，15B-反相器，15C-OR电路，15D-AND电路，16-地址对照信号寄存器，20-串行数据输入寄存器，21～24-移位寄存器组，30-串行数据输入寄存器，31-移位寄存器，32A、32B、32C-寄存器，33-反相器，34A、34B、34C-AND电路，40-数据输入时钟计数器，50-串行数据输入寄存器，51-移位寄存器，52A、52B、52C-寄存器，53-锁存脉冲产生电路，53A-延迟电路，53B-反相器，53C-NOR电路，54A、54B、54C-AND电路，60-显示数据寄存器，70-控制数据寄存器，80-寄存器时钟产生电路，81-脉冲产生电路，81A-延迟电路，81B-反相器，81C-NOR电路，82、83-AND电路，A0～A7-地址数据，BIT08、BIT16、BIT24-时钟计数信号，BIT20、BIT28-时钟计数信号，CE-芯片使能信号，CL-时钟，D0～D31-显示数据，DI-数据，EN-使能信号，ENDP-脉冲信号，LCK20、LCK28-寄存器时钟信号，SCLP-锁存脉冲信号，SCL-时钟，SDI-显示数据。
具体实施方式
下面，对本发明第一实施方式所涉及的串行数据输入系统进行说明。图1是该串行数据输入系统的框图。串行数据输入系统具备：接口电路10、串行数据输入寄存器30以及数据输入时钟计数器40。
与图12的接口电路10基本相同，从微型计算机对接口电路10输入与时钟CL同步被串行传输的数据DI(显示数据SDI以及在该显示数据SDI之前与时钟CL同步被串行传输的8位地址数据A0～A7)、时钟CL以及芯片使能信号CE。而且，仅在所述地址数据A0～A7与接口电路10内预先存储的IC固有地址数据一致时，接口电路10原样地输出所述显示数据SDI以及时钟CL。以下，将从接口电路10输出的时钟CL称作时钟SCL。
该接口电路10的具体电路结构如图2所示，具备：CCB地址寄存器13(CCB或Computer Control Bus的简称)，其取入与时钟SCL同步被串行传输而来的地址数据A0～A7，对该地址数据进行保持；CCB地址译码器14，其对CCB地址寄存器13所保持的地址数据A0～A7进行解码，并对照该解码后的地址数据A0～A7与预先设定在IC中的IC固有地址是否一致，来产生地址对照信号(被对照时成为高电平的信号)；芯片使能检测电路15，其检测出芯片使能信号CE的上升沿以及下降沿；由触发器构成的地址对照信号寄存器16，所述触发器与芯片使能信号CE的上升沿同步地取入并保持地址对照信号，与其下降沿同步地被复位；被输入数据DI以及地址对照信号寄存器16的输出信号的AND电路11；和数据寄存器时钟输出电路12，其被输入芯片使能信号CE、时钟CL以及地址对照信号寄存器16的输出信号。
所述芯片使能检测电路15由延迟芯片使能信号CE的延迟电路15A、对延迟电路15A的输出进行反相的反相器15B、分别被输入芯片使能信号CE和反相器15B的输出的OR电路15C以及AND电路15D构成。根据上述的接口电路10，如果地址对照信号寄存器16的输出信号变为高电平，则通过AND电路11输出显示数据SDI，通过数据寄存器时钟输出电路12输出时钟SCL。
另外，数据输入时钟计数器40，对从接口电路10输出的时钟SCL进行计数，在成为规定的计数次数时，例如在成为8、16、24的计数次数时，输出时钟计数信号(脉冲信号)BIT08、BIT16、BIT24。
向串行数据输入寄存器30，输入时钟SCL和从数据输入时钟计数器40输出的时钟计数信号BIT08、BIT16、BIT24以及显示数据SDI。串行数据输入寄存器30的具体电路结构如图3所示，具有：8位的移位寄存器31(第一寄存器)，其对被串行传输的数据与时钟SCL同步地进行移位；寄存器32A、32B、32C(第二寄存器)，其根据时钟计数信号(脉冲信号)BIT08、BIT16、BIT24，分别被并行地一并存储保持在移位寄存器31的8位显示数据。即，串行输入寄存器30是32位的寄存器被4分割成各8位的寄存器，由下述部分构成：根据时钟SCL，能够将显示数据串行地输入到8位的移位寄存器31(各D-FF电路的输出数据SD31～SD24)；在时钟SCL的计数次数为8时，能够一并存储保持在移位寄存器31中的显示数据D0～D7的寄存器32A(各D-FF电路的输出数据SD7～SD0)；在时钟SCL的计数次数为16时，能够一并存储保持在移位寄存器31中的显示数据D8～D15的寄存器32B(各D-FF电路的输出数据SD15～SD8)；和在时钟SCL的计数次数为24时，能够一并存储保持在移位寄存器31中的显示数据D16～D23的寄存器32C(各D-FF电路的输出数据SD23～SD16)。
为了能够实现从移位寄存器31向各寄存器32A、32B、32C一并传输显示数据，对AND电路34A、34B、34C输入由反相器33公共反相的时钟SCL，AND电路34A被输入时钟计数信号BIT08，AND电路34B被输入时钟计数信号BIT16，AND电路34C被输入时钟计数信号BIT24。
而且，AND电路34A的输出被公共地输入到寄存器32A的各D-FF电路的时钟输入端子C；AND电路34B的输出被公共地输入到寄存器32B的各D-FF电路的时钟输入端子C；AND电路34C的输出被公共地输入到寄存器32C的各D-FF电路的时钟输入端子C。由此，在确定移位寄存器31所保持的显示数据之后，根据时钟SCL的计数次数，移位寄存器31所保持的显示数据被一并向各寄存器32A、32B、32C传输。
接着，参照图4的时序图，对上述串行数据输入系统的动作进行说明。如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，32位的显示数据D0～D31被输入到串行数据输入寄存器30。
最初，显示数据D0～D7与时钟SCL的上升沿同步，被输入到移位寄存器31，在时钟SCL的计数次数变为8时，时钟计数信号BIT08成为高电平，与时钟SCL的下降沿同步，显示数据D0～D7被一并存储到寄存器32A。接着，如果显示数据D8～D15被输入到移位寄存器31，时钟SCL的计数次数变为16，则时钟计数信号BIT16变为高电平，与时钟SCL的下降沿同步，显示数据D8～D15被一并存储到存储器32B。进而，如果显示数据D16～D23被输入到移位寄存器31，时钟SCL的计数次数变为24，则时钟计数信号BIT24成为高电平，与时钟SCL的下降沿同步，显示数据D16～D23被一并存储到存储器32C。最后，显示数据D24～D31被存储到移位寄存器31。
根据本实施方式的串行数据输入系统，如果输入作为串行数据的显示数据，则与以往系统相比，由于总是与时钟SCL同步进行动作的串行数据输入寄存器30内的寄存器，只是移位寄存器31，总是与时钟SCL同步动作的D-FF电路的个数(8个)是整体D-FF电路个数(32个)的1/4，所以，能够抑制消耗电流的增加以及电源噪声的增加，并且，也可以容易地实施时钟偏移的防止对策。另外，输入到该串行数据输入系统的数据除了显示数据之外，也可以是其它的数据，例如用于控制显示的控制数据。而且，可以根据需要，对移位寄存器31以及寄存器32A、32B、32C的个数和位数进行增减。
接着，对本发明第二实施方式所涉及的串行数据输入系统进行说明。图5是该串行数据输入系统的框图。与第一实施方式的不同之处是串行数据输入寄存器50的电路结构。
串行数据输入寄存器50如图6所示，包括：移位寄存器51(第一寄存器)，其与时钟SCL同步地对被串行传输的数据进行移位；由锁存电路构成的寄存器52A、52B、52C(第二寄存器)，其根据时钟计数信号(脉冲信号)BIT08、BIT16、BIT24，分别并行地输入保持在移位寄存器51的8位显示数据。即，将由第一实施方式的D-FF电路构成的寄存器32A、32B、32C替换成由锁存电路构成的寄存器52A、52B、52C。
而且，为了能够从移位寄存器51向各寄存器52A、52B、52C一并输送显示数据，对AND电路54A、54B、54C共同输入来自锁存脉冲产生电路53的锁存脉冲信号SCLP，对AND电路54A输入时钟计数信号BIT08，对AND电路54B输入时钟计数信号BIT16，对AND电路54C输入时钟计数信号BIT24。锁存脉冲产生电路53是产生与时钟SCL的下降沿同步的锁存脉冲信号SCLP的电路，由延迟时钟SCL的延迟电路53A、对延迟电路53A的输出进行反相的反相器53B、和被输入时钟SCL与反相器53B的输出的NOR电路53C构成。
接着，参照图7的时序图，对上述的串行数据输入系统的动作进行说明。如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，32位的显示数据D0～D31被输入到串行数据输入寄存器50。
最初，显示数据D0～D7与时钟SCL的上升沿同步，被输入到移位寄存器51，在时钟SCL的计数次数变为8时，时钟计数信号BIT08成为高电平，与锁存脉冲信号SCLP同步，显示数据D0～D7被一并存储到寄存器52A。接着，如果显示数据D8～D15被输入到移位寄存器51，时钟SCL的计数次数变为16，则时钟计数信号BIT16变为高电平，与锁存脉冲信号SCLP同步，显示数据D8～D15被一并存储到寄存器52B。进而，如果显示数据D16～D23被输入到移位寄存器51，时钟SCL的计数次数变为24，则时钟计数信号BIT24成为高电平，与锁存脉冲信号SCLP同步，显示数据D16～D23被一并存储到寄存器52C。最后，显示数据D24～D31被输入到移位寄存器51。
根据第二实施方式的串行数据输入系统，由于从时钟SCL生成锁存脉冲信号SCLP，基于该锁存脉冲信号SCLP对移位寄存器51的显示数据进行锁存，所以，如果与第一实施方式的系统相比，则适用于时钟SCL的频率低的情况。在该情况下，根据第二实施方式的串行数据输入系统，能够与第一实施方式同样，抑制消耗电流的增加以及电源噪声的增加，并且，也可以容易地实施时钟偏移的防止对策。
而且，根据第二实施方式的串行数据输入系统，由于替代D-FF电路而通过锁存电路构成了寄存器52A、52B、52C，所以，具有可以减小电路规模的优点。另外，输入到该串行数据输入系统的数据除了显示数据之外，也可以是其它的数据，例如用于控制显示的控制数据。而且，可以根据需要，对移位寄存器51以及寄存器52A、52B、52C的个数和位数进行增减。
接着，对本发明第三实施方式所涉及的串行数据输入系统进行说明。在串行数据输入寄存器的次级，存在由对被串行传输而来的数据进行保持的D-FF电路、锁存电路、存储器等构成的寄存器。例如，显示驱动IC等具有用于控制显示的点亮/熄灭的显示数据寄存器、控制显示驱动IC的动作模式(振荡电路的动作/停止的选择、显示驱动方式的选择等)的控制数据寄存器。因此，本实施方式的串行数据输入系统具备那样的显示数据寄存器或控制数据寄存器。
该串行数据输入系统如图8所示，在第一实施方式的系统(图1)中，追加了28位的显示数据寄存器60以及20位的控制数据寄存器70，并且，还追加了产生寄存器时钟信号LCK28、LCK20的寄存器时钟产生电路80，所述寄存器时钟信号LCK28、LCK20用于从串行数据输入寄存器30向显示数据寄存器60、控制数据寄存器70传递显示数据等。
寄存器时钟产生电路80如图9所示，包括：脉冲产生电路81，其产生与使能信号EN的下降沿同步的脉冲信号ENDP；和两个AND电路82、83，其分别被输入来自数据输入时钟计数器40的时钟计数信号(脉冲信号)BIT20、BIT28，并被共同输入所述脉冲信号ENDP。而且，从AND电路82、83分别输出寄存器时钟信号LCK28、LCK20。
所谓的使能信号EN是指，接口电路10的地址对照信号寄存器16(参照图2)的输出信号。而且，时钟计数信号BIT20、BIT28是在时钟SCL的计数次数分别为20、28时，从数据输入时钟计数器40输出的信号。并且，所述脉冲产生电路81由延迟使能信号EN的延迟电路81A、对该延迟电路81A的输出进行反相的反相器81B、和被输入该反相器81B的输出与使能信号EN的NOR电路81C构成。
接着，参照图10的时序图，对在上述的串行数据输入系统中，被输入到串行数据输入寄存器30的28位显示数据向显示数据寄存器60传输、存储时的动作进行说明。如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，28位的显示数据D0～D27被输入到串行数据输入寄存器30。
最初，显示数据D0～D7与时钟SCL的上升沿同步，被输入到移位寄存器31，在时钟SCL的计数次数变为8时，时钟计数信号BIT08成为高电平，与时钟SCL的下降沿同步，显示数据D0～D7被一并存储到寄存器32A。接着，如果显示数据D8～D15被输入到移位寄存器31，时钟SCL的计数次数变为16，则时钟计数信号BIT16变为高电平，与时钟SCL的下降沿同步，显示数据D8～D15被一并存储到寄存器32B。进而接着，如果显示数据D16～D23被输入到移位寄存器31，时钟SCL的计数次数变为24，则时钟计数信号BIT24成为高电平，与时钟SCL的下降沿同步，显示数据D16～D23被一并存储到存储器32C。最后，4位显示数据D24～D27被存储到移位寄存器31。
如上所述，如果28位的所有显示数据全部被输入到串行数据输入寄存器30，则由于时钟SCL的计数次数变为28，所以，时钟计数信号BIT28成为高电平，在使能信号EN的下降沿，存储在寄存器32A的显示数据D0～D7、存储在寄存器32B的显示数据D8～D15、存储在寄存器32C的显示数据D16～D23、存储在移位寄存器31的显示数据D24～D27，被向显示数据寄存器60传输、存储。
接着，参照图11的时序图，对在上述的串行数据输入系统中，被输入到串行数据输入寄存器30的20位控制数据向控制数据寄存器70传输、存储时的动作进行说明。
如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，20位的控制数据D0～D19被输入到串行数据输入寄存器30。
最初，控制数据D0～D7与时钟SCL的上升沿同步，被输入到移位寄存器31，在时钟SCL的计数次数变为8时，时钟计数信号BIT08成为高电平，与时钟SCL的下降沿同步，控制数据D0～D7被一并存储到寄存器32A。接着，如果控制数据D8～D15被输入到移位寄存器31，时钟SCL的计数次数变为16，则时钟计数信号BIT16变为高电平，与时钟SCL的下降沿同步，控制数据D8～D15被一并存储到寄存器32B。最后，4位控制数据D16～D19被输入到移位寄存器31。
如上所述，如果20位的控制数据D0～D19全部被输入到串行数据输入寄存器30，则由于时钟SCL的计数次数变为20，所以，时钟计数信号BIT20成为高电平，在使能信号EN的下降沿，存储在寄存器32A的控制数据D0～D7、存储在寄存器32B的控制数据D8～D15、存储在移位寄存器31的控制数据D16～D19，被向控制数据寄存器70传输、存储。
另外，虽然上述的串行数据输入系统使用了第一实施方式的串行数据输入寄存器30，但是，在动作频率足够低的情况下，也可以使用第二实施方式的串行数据输入寄存器50。如上所述，即使是在串行数据输入寄存器30、50的次级，连接了各种数据保持用的寄存器的情况下，如果是串行数据输入寄存器30、50总位数以下的串行数据，则可以将取入到串行数据输入存储器30、50的数据，存储到次级的各种数据保持用的寄存器。

Claims (7)

1、一种串行数据输入系统，具备：
第一寄存器，其与时钟同步对被串行传输的数据进行移位；
时钟计数器，其对所述时钟进行计数，在变为第一计数次数时输出第一时钟计数信号；和
第二寄存器，其根据所述第一时钟计数信号，并行地一并存储被所述第一寄存器移位、且保持的数据。
2、根据权利要求1所述的串行数据输入系统，其特征在于，
所述第一寄存器由D-FF电路构成。
3、根据权利要求1或2所述的串行数据输入系统，其特征在于，
所述第二寄存器由D-FF电路或锁存电路构成。
4、根据权利要求1所述的串行数据输入系统，其特征在于，
具备接口电路，所述接口电路在所述被串行传输的数据之前，仅当被串行传输的地址数据和被预先存储的固有地址数据一致时，将所述数据以及所述时钟向所述第一寄存器输出。
5、根据权利要求1或4所述的串行数据输入系统，其特征在于，
具备第三寄存器，其通过所述时钟计数器对所述时钟进行计数，在变成比所述第一计数次数大的第二计数次数时输出第二时钟计数信号，根据该第二时钟计数信号，被输入保持在所述第一寄存器以及所述第二寄存器中的数据。
6、根据权利要求5所述的串行数据输入系统，其特征在于，
所述第三寄存器是用于控制显示的点亮以及熄灭的显示数据寄存器、或者控制显示驱动IC的动作模式的控制寄存器。
7、根据权利要求1、2、3、4、5、6所述的串行数据输入系统，其特征在于，
所述数据是显示数据。
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