JPH03157036A - シリアルｉ／ｏ回路 - Google Patents
シリアルｉ／ｏ回路Info
- Publication number
- JPH03157036A JPH03157036A JP1294921A JP29492189A JPH03157036A JP H03157036 A JPH03157036 A JP H03157036A JP 1294921 A JP1294921 A JP 1294921A JP 29492189 A JP29492189 A JP 29492189A JP H03157036 A JPH03157036 A JP H03157036A
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- JP
- Japan
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- shift register
- signal
- transmission
- reception
- serial
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 47
- 238000010586 diagram Methods 0.000 description 6
- 239000012141 concentrate Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電子回路における入出力回路（＋１０回路
）に係わり、特にシリアル１１０回路に関するものであ
る。
）に係わり、特にシリアル１１０回路に関するものであ
る。
［従来の技術１
第３図は従来のシリアル１７０回路を示すブロック図で
あり、図においてＣＫはシリアル１７０回路のシフト動
作を制御するクロック信号、（１）は入力端子Ｓ ｆＮ
および出力端子Ｓ。０，７を有しかつクロック信号ＣＫ
に同期してシリアルデータをシフトするシフトレジスタ
、（２）はこのシフトレジスタ（１）と並列に接続され
かつクロック信号ＣＫが入力されてシフトレジスタ（１
）のビット１分のクロック信号ＣＫをカウントすると、
シリアル送受信が終了したことを示す送受信終了信号Ｔ
ＲＴＳを出力するクロックカウンタである。
あり、図においてＣＫはシリアル１７０回路のシフト動
作を制御するクロック信号、（１）は入力端子Ｓ ｆＮ
および出力端子Ｓ。０，７を有しかつクロック信号ＣＫ
に同期してシリアルデータをシフトするシフトレジスタ
、（２）はこのシフトレジスタ（１）と並列に接続され
かつクロック信号ＣＫが入力されてシフトレジスタ（１
）のビット１分のクロック信号ＣＫをカウントすると、
シリアル送受信が終了したことを示す送受信終了信号Ｔ
ＲＴＳを出力するクロックカウンタである。
従来のシリアル１１０回路は上記のように構成され、そ
の動作は次のようになる。ここでシフトレジスタ（１）
のビット数は８ビツトとする。
の動作は次のようになる。ここでシフトレジスタ（１）
のビット数は８ビツトとする。
シフトレジスタ（１）はクロック信号ＧＫが入力される
と、。その１サイクル毎に入力端子Ｓ ｒＮからシリア
ルデータを１ビツトずつ入力され、これをシフトし、か
つ出力端子Ｓ。ＩＪＴに１ビツトのシリアルデータを出
力する。この動作は同クロック信号ＣＫが入力される限
り繰り返される。８ビ・ノドのシリアルデータを送信す
る場合は、シフトレジスタ（１）に８ビツトのシリアル
データをセットし、クロック信号ＣＫを８サイクル入力
することにより、各クロック信号ＣＫに同期して出力端
子Ｓ ＱＬＩＴからシリアルデータが出力される。８ビ
ツトのシリアルデータを入力するには、クロック信号Ｃ
Ｋに同期して８ビツト分のシリアルデータを入力端子Ｓ
ＩＮからシフトレジスタ（１）へ入カスればよく、ク
ロック信号ＣＫの８サイクル目に８ビツト目のシリアル
データがシフトレジスタ（１）に入力される。クロック
カウンタ（２）は、８サイクルのクロック信号ＣＫをカ
ウントすると、その都度送受信終了信号ＴＲＴＳを出力
し、８ビツト分のシリアルデータを送受信した旨をＣＰ
Ｕや外部回路などの他の回路（図示しない）に報知する
。
と、。その１サイクル毎に入力端子Ｓ ｒＮからシリア
ルデータを１ビツトずつ入力され、これをシフトし、か
つ出力端子Ｓ。ＩＪＴに１ビツトのシリアルデータを出
力する。この動作は同クロック信号ＣＫが入力される限
り繰り返される。８ビ・ノドのシリアルデータを送信す
る場合は、シフトレジスタ（１）に８ビツトのシリアル
データをセットし、クロック信号ＣＫを８サイクル入力
することにより、各クロック信号ＣＫに同期して出力端
子Ｓ ＱＬＩＴからシリアルデータが出力される。８ビ
ツトのシリアルデータを入力するには、クロック信号Ｃ
Ｋに同期して８ビツト分のシリアルデータを入力端子Ｓ
ＩＮからシフトレジスタ（１）へ入カスればよく、ク
ロック信号ＣＫの８サイクル目に８ビツト目のシリアル
データがシフトレジスタ（１）に入力される。クロック
カウンタ（２）は、８サイクルのクロック信号ＣＫをカ
ウントすると、その都度送受信終了信号ＴＲＴＳを出力
し、８ビツト分のシリアルデータを送受信した旨をＣＰ
Ｕや外部回路などの他の回路（図示しない）に報知する
。
［発明が解決しようとする課題］
上記のような従来のシリアル１１０回路では、シフトレ
ジスタにクロック信号が入力されると必ずシリアル送受
信が行われ、複数のシリアルデータのうちの特定のもの
だけを選択的に送受信できないという問題点があった。
ジスタにクロック信号が入力されると必ずシリアル送受
信が行われ、複数のシリアルデータのうちの特定のもの
だけを選択的に送受信できないという問題点があった。
例えば、クロックカウンタによるカウントクロックがオ
ーバフローするまでの特定バイト（ここでは８ビツトを
１バイトとする）目のシリアル送受信データだけをシリ
アル送受信し、それ以外のカウントバイトに対応するデ
ータの送受信を行わないようにすることができないとい
う問題点があった・ この発明は、このような問題点を解決するためになされ
たもので、複数のシリアルデータのうちの特定のものだ
けをシリアル送受信できるシリアル１１０回路を得るこ
とを目的とする。
ーバフローするまでの特定バイト（ここでは８ビツトを
１バイトとする）目のシリアル送受信データだけをシリ
アル送受信し、それ以外のカウントバイトに対応するデ
ータの送受信を行わないようにすることができないとい
う問題点があった・ この発明は、このような問題点を解決するためになされ
たもので、複数のシリアルデータのうちの特定のものだ
けをシリアル送受信できるシリアル１１０回路を得るこ
とを目的とする。
［課題を解決するための手段］
この発明に係るシリアル１１０回路は、外部から印加さ
れたクロック信号に同期してシリアルデータをシフトし
て送受信する第１シフトレジスタと、前記クロック信号
を所定回数カウントする毎にオーバフロー信号を出力す
るクロックカウンタと、このクロックカウンタから出力
された前記オーフロー信号に同期して前記第１シフトレ
ジスタにシフト動作させるシリアル送受信制御信号を出
力する第２シフトレジスタと、この第２シフトレジスタ
から出力された前記送受信制御信号により前記クロック
信号の前記第１シフトレジスタへの印加を制御する回路
と、前記送受信制御信号により前記オーバフロー信号を
制御して送受信の終了を示す送受信終了信号を与える回
路とを設けたものである。
れたクロック信号に同期してシリアルデータをシフトし
て送受信する第１シフトレジスタと、前記クロック信号
を所定回数カウントする毎にオーバフロー信号を出力す
るクロックカウンタと、このクロックカウンタから出力
された前記オーフロー信号に同期して前記第１シフトレ
ジスタにシフト動作させるシリアル送受信制御信号を出
力する第２シフトレジスタと、この第２シフトレジスタ
から出力された前記送受信制御信号により前記クロック
信号の前記第１シフトレジスタへの印加を制御する回路
と、前記送受信制御信号により前記オーバフロー信号を
制御して送受信の終了を示す送受信終了信号を与える回
路とを設けたものである。
［作 用］
この発明においては、クロックカウンタから出力された
オーバフロー信号でシフト動作する第２シフトレジスタ
の指定したバイト目に、第１シフトレジスタをシフトさ
せる送受信制御信号のデータを予めセットしておくこと
により、指定してないバイト目においてはシリアル送受
信は行われず、従って複数のデータのうち特定のデータ
のみを選択的にシリアル送受信することができる。
オーバフロー信号でシフト動作する第２シフトレジスタ
の指定したバイト目に、第１シフトレジスタをシフトさ
せる送受信制御信号のデータを予めセットしておくこと
により、指定してないバイト目においてはシリアル送受
信は行われず、従って複数のデータのうち特定のデータ
のみを選択的にシリアル送受信することができる。
［実施例コ
第１図はこの発明の一実施例を示すブロック図であり、
（１人）は第３図に示したシフトレジスタ（１）と同じ
ものであるが、ここでは第１シフトレジスタという。
（１人）は第３図に示したシフトレジスタ（１）と同じ
ものであるが、ここでは第１シフトレジスタという。
（２Ａ）は第３図に示したクロックカウンタ（２）と同
じものであるが、ここでは外部からのクロック信号ＣＫ
を所定回数例えば８回カウントする毎にオーバフロー信
号ＯＦを出力するクロックカウンタ、（３）はこのクロ
ックカウンタ（２Ａ）の出力側に制御側が接続されかつ
出力側が入力側に接続され、オーバフロー信号ＯＦによ
り予め設定されたシリアルデータを１つづつシフトして
シリアル送受信制御信号ＴＲＣ５を出力する例えば４ビ
ツトの第２シフトレジスタ１、（４）は入力側がクロッ
ク信号入力端子および第２シフトレジスタ（３）の出力
側ニ接続されかつ出力側が第１シフトレジスタ（ＩＡ）
の制御側に接続され、外部からのクロック信号ＣＫと第
２シフトレジスタ（３）からの送受信制御信号ＴＲＣ５
が入力されると制御クロック信号ＣＣＫを第１シフトレ
ジスタ（ＩＡ）に供給して第１シフトレジスタ（ＩＡ）
のシフト動作を制御するクロ・ツク信号制御回路、（５
）は入力側がクロックカウンタ（２人）と第２シフトレ
ジスタ（３）の出力側に接続され、クロックカウンタ（
２人）からのオーバフロー信号ＯＦと第２シフトレジス
タ（３）からの送受信制御信号とが入力されるとシリア
ル送受信が終了したことを示す送受信終了信号ＴＲＣ５
を出力する終了信号制御回路である。
じものであるが、ここでは外部からのクロック信号ＣＫ
を所定回数例えば８回カウントする毎にオーバフロー信
号ＯＦを出力するクロックカウンタ、（３）はこのクロ
ックカウンタ（２Ａ）の出力側に制御側が接続されかつ
出力側が入力側に接続され、オーバフロー信号ＯＦによ
り予め設定されたシリアルデータを１つづつシフトして
シリアル送受信制御信号ＴＲＣ５を出力する例えば４ビ
ツトの第２シフトレジスタ１、（４）は入力側がクロッ
ク信号入力端子および第２シフトレジスタ（３）の出力
側ニ接続されかつ出力側が第１シフトレジスタ（ＩＡ）
の制御側に接続され、外部からのクロック信号ＣＫと第
２シフトレジスタ（３）からの送受信制御信号ＴＲＣ５
が入力されると制御クロック信号ＣＣＫを第１シフトレ
ジスタ（ＩＡ）に供給して第１シフトレジスタ（ＩＡ）
のシフト動作を制御するクロ・ツク信号制御回路、（５
）は入力側がクロックカウンタ（２人）と第２シフトレ
ジスタ（３）の出力側に接続され、クロックカウンタ（
２人）からのオーバフロー信号ＯＦと第２シフトレジス
タ（３）からの送受信制御信号とが入力されるとシリア
ル送受信が終了したことを示す送受信終了信号ＴＲＣ５
を出力する終了信号制御回路である。
上記のように構成されたシリアル１７０回路においては
、第１シフトレジスタ（１人）は従来のシリアル１１０
回路と同様に動作する。クロックカウンタ（２Ａ）は外
部からのクロック信号ＣＫを８回カウントする毎にオー
バフロー信号ＯＦを出力する。
、第１シフトレジスタ（１人）は従来のシリアル１１０
回路と同様に動作する。クロックカウンタ（２Ａ）は外
部からのクロック信号ＣＫを８回カウントする毎にオー
バフロー信号ＯＦを出力する。
第２シフトレジスタ（３）は、これに予め設定されたシ
リアルデータの最終ビット値がクロ・ツクカウンタ（２
）からのオーバフロー信号ＯＦにより送受信制御信号Ｔ
ＲＣ５としてクロック信号制御回路（４）および終了信
号制御回路（５）に送出され、第１シフトレジスタ（１
＾）のシリアル送受信を制御すると共に終了信号回路（
５）に送受信終了信号ＴＲＣ５を送出させる。クロック
信号制御回路（４）ではクロック信号ＣＫを受けると共
に第２シフトレジスタ（３）からの送受信制御信号ＴＲ
Ｃ５が２進数「１」の間に第１シフトレジスタ（ＩＡ）
へ制御クロック信号ＣＣＫを出力する。また、終了信号
制御回路（５）ではクロックカウンタ（２Ａ）からのオ
ーバフロー信号ＯＦを受けると共に第２シフトレジスタ
（３）からの送受信制御信号ＴＲＣ５が２進数「１」の
間に送受信終了信号ＴＲＣ５を出力する。
リアルデータの最終ビット値がクロ・ツクカウンタ（２
）からのオーバフロー信号ＯＦにより送受信制御信号Ｔ
ＲＣ５としてクロック信号制御回路（４）および終了信
号制御回路（５）に送出され、第１シフトレジスタ（１
＾）のシリアル送受信を制御すると共に終了信号回路（
５）に送受信終了信号ＴＲＣ５を送出させる。クロック
信号制御回路（４）ではクロック信号ＣＫを受けると共
に第２シフトレジスタ（３）からの送受信制御信号ＴＲ
Ｃ５が２進数「１」の間に第１シフトレジスタ（ＩＡ）
へ制御クロック信号ＣＣＫを出力する。また、終了信号
制御回路（５）ではクロックカウンタ（２Ａ）からのオ
ーバフロー信号ＯＦを受けると共に第２シフトレジスタ
（３）からの送受信制御信号ＴＲＣ５が２進数「１」の
間に送受信終了信号ＴＲＣ５を出力する。
第２図は第１図の実施例の動作時の第２シフトレジスタ
（３）に予め設定されたシリアルデータの各バイト目の
状態を示す説明図である。図において、値設定時の１バ
イト目では、送受信制御信号ＴＲＣ５は「０」でシリア
ル送受信は行われない。クロックカウンタ（２Ａ）がオ
ーバフローすると、そのオーバフロー信号ＯＦが人力さ
れることにより、設定シリアルデータが１ビツト分例え
ば右ヘシフトし、最終ビット「０」は入力側にフィード
バックされ、最初のビットになる。この結果、２バイト
目では、最終ビットが「１」になるため、第１シフトレ
ジスタ（ＩＡ）によりシリアル送受信が行われる。３バ
イト目、４バイト目では最終ピントが「０」になるため
シリアル送受信は行われない。
（３）に予め設定されたシリアルデータの各バイト目の
状態を示す説明図である。図において、値設定時の１バ
イト目では、送受信制御信号ＴＲＣ５は「０」でシリア
ル送受信は行われない。クロックカウンタ（２Ａ）がオ
ーバフローすると、そのオーバフロー信号ＯＦが人力さ
れることにより、設定シリアルデータが１ビツト分例え
ば右ヘシフトし、最終ビット「０」は入力側にフィード
バックされ、最初のビットになる。この結果、２バイト
目では、最終ビットが「１」になるため、第１シフトレ
ジスタ（ＩＡ）によりシリアル送受信が行われる。３バ
イト目、４バイト目では最終ピントが「０」になるため
シリアル送受信は行われない。
５バイト目で初めの状態に戻り、６バイト目で再び／リ
アル送受信が行われる。このようにして、第２シフトレ
ジスタ（３）に予め設定されたシリアルデータに従って
、その時にのみシリアル送受信が行われることになる。
アル送受信が行われる。このようにして、第２シフトレ
ジスタ（３）に予め設定されたシリアルデータに従って
、その時にのみシリアル送受信が行われることになる。
なお、上記実施例では、第２シフトレジスタ（３）にお
いて最終ビットが１ビツト目にフィード／＜−）りされ
、送受信制御信号ＴＲＣ５を形成していたため、４バイ
トが繰り返されたが、切換え回路を挿入して３ビツト目
で送受信制御信号ＴＲＣ５を出力できるようにすること
により、３バイトを繰り返すようにすることができ、ま
た第２シフトレジスタ（３）の設定値をｒｌｏｌＯＪと
することにより２バイトを繰り返すようにすることがで
き、同様の効果を得ることができる。
いて最終ビットが１ビツト目にフィード／＜−）りされ
、送受信制御信号ＴＲＣ５を形成していたため、４バイ
トが繰り返されたが、切換え回路を挿入して３ビツト目
で送受信制御信号ＴＲＣ５を出力できるようにすること
により、３バイトを繰り返すようにすることができ、ま
た第２シフトレジスタ（３）の設定値をｒｌｏｌＯＪと
することにより２バイトを繰り返すようにすることがで
き、同様の効果を得ることができる。
また、上記実施例では第２７フトレジスタ（３）は４ビ
、トとしたが、４ビツトと限定しなくても同様の効果を
得ることができる。
、トとしたが、４ビツトと限定しなくても同様の効果を
得ることができる。
また、上記実施例では第１７フトレジスタ（ＩＡ）は８
ビツトとしたが、これに限定されることはなく、クロッ
クカウンタ（２人）がオーバフローするカウント数と第
１ソフトレジスタ（ＩＡ）のビット数が等しければよ（
、同様の効果を得ることができる。
ビツトとしたが、これに限定されることはなく、クロッ
クカウンタ（２人）がオーバフローするカウント数と第
１ソフトレジスタ（ＩＡ）のビット数が等しければよ（
、同様の効果を得ることができる。
更に、上記実施例においてリセット（ＲＥＳＥＴ） 解
除後の設定シリアルデータを全てのビットが「１」にな
るように設定しておき、それ以上第２シフトレジスタ（
３）に値を設定しなければ、従来のシリアル１１０回路
と同様に動作させることができる。
除後の設定シリアルデータを全てのビットが「１」にな
るように設定しておき、それ以上第２シフトレジスタ（
３）に値を設定しなければ、従来のシリアル１１０回路
と同様に動作させることができる。
［発明の効果］
この発明は、以上説明したとおり、外部から印加された
クロック信号に同期してシリアルデータをシフトして送
受信する第１シフトレジスタと、前記クロック信号を所
定回数カウントする毎にオーフロー信号を出力するクロ
ックカウンタと、このクロックカウンタから出力された
前記オーバフロー信号に同期して前記第１シフトレジス
タにシフト動作させるシリアル送受信制御信号を出力す
る第２シフトレジスタと、この第２シフトレジスタから
出力された前記送受信制御信号により前記クロック信号
の前記第１シフトレジスタへの印加を制御する回路と、
前記送受信制御信号により前記オーバフロー信号を制御
して送受信の終了を示す送受信終了信号を与える回路と
を設けることにより、クロック信号の特定バイト時にの
みシリアル送受信を行うことができ、従ってそれ以外の
ときは他の処理に専念できる効果がある。また第２シフ
トレジスタに一度データを設定すればプログラムなどに
より再び値を所定間隔で設定する必要がなく、装置を簡
単化できる効果がある。
クロック信号に同期してシリアルデータをシフトして送
受信する第１シフトレジスタと、前記クロック信号を所
定回数カウントする毎にオーフロー信号を出力するクロ
ックカウンタと、このクロックカウンタから出力された
前記オーバフロー信号に同期して前記第１シフトレジス
タにシフト動作させるシリアル送受信制御信号を出力す
る第２シフトレジスタと、この第２シフトレジスタから
出力された前記送受信制御信号により前記クロック信号
の前記第１シフトレジスタへの印加を制御する回路と、
前記送受信制御信号により前記オーバフロー信号を制御
して送受信の終了を示す送受信終了信号を与える回路と
を設けることにより、クロック信号の特定バイト時にの
みシリアル送受信を行うことができ、従ってそれ以外の
ときは他の処理に専念できる効果がある。また第２シフ
トレジスタに一度データを設定すればプログラムなどに
より再び値を所定間隔で設定する必要がなく、装置を簡
単化できる効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の実施例の動作時の第２シフトレジスタに予め
設定されたデータの各バイト目の状態を示す説明図、第
３図は従来のシリアル１７０回路を示すブロック図であ
る。 図において、（ＩＡ）は第１シフトレジスタ、（２Ａ）
はクロックカウンタ、（３）は第２シフトレジスタ、（
４）はクロック信号制御回路、（５）は終了信号制御回
路である。 なお、各図中、同一符号は同一または相当部分を示す。
は第１図の実施例の動作時の第２シフトレジスタに予め
設定されたデータの各バイト目の状態を示す説明図、第
３図は従来のシリアル１７０回路を示すブロック図であ
る。 図において、（ＩＡ）は第１シフトレジスタ、（２Ａ）
はクロックカウンタ、（３）は第２シフトレジスタ、（
４）はクロック信号制御回路、（５）は終了信号制御回
路である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 外部から印加されたクロック信号に同期してシリアルデ
ータをシフトして送受信する第１シフトレジスタと、前
記クロック信号を所定回数カウントする毎にオーバフロ
ー信号を出力するクロックカウンタと、このクロックカ
ウンタから出力された前記オーバフロー信号に同期して
前記第１シフトレジスタにシフト動作させるシリアル送
受信制御信号を出力する第２シフトレジスタと、この第
２シフトレジスタから出力された前記送受信制御信号に
より前記クロック信号の前記第１シフトレジスタへの印
加を制御する回路と、前記送受信制御信号により前記オ
ーバフロー信号を制御して送受信の終了を示す送受信終
了信号を与える回路とを備えたことを特徴とするシリア
ルＩ／Ｏ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294921A JPH03157036A (ja) | 1989-11-15 | 1989-11-15 | シリアルｉ／ｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294921A JPH03157036A (ja) | 1989-11-15 | 1989-11-15 | シリアルｉ／ｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157036A true JPH03157036A (ja) | 1991-07-05 |
Family
ID=17813982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294921A Pending JPH03157036A (ja) | 1989-11-15 | 1989-11-15 | シリアルｉ／ｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038898A (ko) * | 2005-10-06 | 2007-04-11 | 산요덴키가부시키가이샤 | 시리얼 데이터 입력 시스템 |
-
1989
- 1989-11-15 JP JP1294921A patent/JPH03157036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038898A (ko) * | 2005-10-06 | 2007-04-11 | 산요덴키가부시키가이샤 | 시리얼 데이터 입력 시스템 |
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