JP3585048B2 - シリアルデータ表示制御回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、通信機器やシリアルデータ処理装置等のシリアルデータの表示制御装置に関する。
【０００２】
【従来の技術】
従来、シリアルデータを外部表示する手段として、たとえば、特開昭６２−１９２７９３のようにいったんＣＰＵ等のプロセッサにデータを取り込みメモリに記憶させ、このメモリから希望するデータを取り出して外部表示装置に出力している。
【０００３】
【発明が解決しようとする課題】
従来の表示装置においては、シリアルデータを外部表示するためにプロセッサに余分の処理をさせ、このため回路が複雑になっている。
本発明は、簡単な構成のシリアルデータ表示制御回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、ＣＰＵのシリアル送受信データの表示制御装置において、前記シリアル送受信データをクロック信号と同期して前記シリアル送信データまたは前記シリアル受信データのいずれかを選択するデータセレクタと、前記クロック信号を入力しバイトまたはワードごとのキャリー信号を出力するバイト／ワード分離器と、前記キャリー信号をカウントし、設定アドレスと一致すると出力ラッチイネーブル信号を出力するアドレス比較器と、前記出力ラッチイネーブル信号を入力し、前記データセレクタからの出力信号をバイトまたはワードのパラレルデータ出力するシフトレジスタとこのシフトレジスタの出力を表示する表示回路とを備えたことを特徴とする。
【０００５】
【作用】
本発明によると、任意ビット長、任意アドレスの送受信データが１ビットごとにクロックに同期してシフトレジスタに入力するが、バイト／ワード分離器のカウンタが任意ビット長ごとにクロックを出力し、このクロックのカウント値が設定アドレス分と一致すれば出力ラッチイネーブル信号を送出してパラレルデータが表示される。
【０００６】
【実施例】
以下、本発明の具体的実施例を図１に示して説明する。１ａはシリアル送信データ、１ｂはシリアル受信データ、２はＣＰＵ、３はクロック回路、４はデータセレクタ、５はアドレス指定器、６はバイト／ワード分離器、７はアドレス比較器、８はシフトレジスタ、９は表示回路である。ＣＰＵ２からシリアル送信データ１ａが出力され、シリアル受信データ１ｂがＣＰＵ２に入力される。これら入出力データはクロック回路３によりクロック信号３ａと同期し、また、データセレクタ４により選択されてシフトレジスタ８に入力される。クロック回路３のクロック信号３ａは、プリセツト機能付のカウンタであるバイト／ワード分離器６内のカウンタによりバイトまたはワードごとに区切られ、キャリー信号６ａとして出力されアドレス比較器７のクロックになる。アドレス比較器７もプリセット機能付のカウンタであり、キャリー信号６ａをカウントし、アドレス指定器５により設定したアドレスと一致するとシフトレジスタ８に出力ラッチイネーブル信号７ａを出力する。たとえば、キャラクタコードのＡすなわち、（４１）ｈを受信する場合、このビットパターンは８ビットの１、０すなわち、（０１０００００１）で構成されているから、このようなデータが１ビットごとにクロックに同期して、シフトレジスタ８を通過する。そして、バイト／ワード分離器６のカウンタがこのクロックをカウントし、８ビット（１バイト）ごとにクロックを出力する。つぎに、このバイト／ワード分離器６の出力がアドレス指定器５であらかじめ入力された設定アドレス分カウントされ、シフトレジスタ８の出力ラッチイネーブル信号７ａを出力する。シリアルデータから変換されたバイトまたはワードのパラレルデータは表示回路９により外部表示される。
図２は図１の各部の信号を表すタイムチャートである。図２（Ａ）にはクロック信号３ａが８個ごとに出力するキャリー信号６ａを示している。もちろん、任意のビットで区切ることは可能である。１ａまたは１ｂはデータＤ０ からＤ１５までのシリアルデータを示す。図２（Ｂ）にはキャリー信号６ａが８個ごとに出力する出力ラッチイネーブル信号７ａを示している。
【０００７】
【発明の効果】
以上説明したように、本発明によればシリアル送受信データをＣＰＵ等の演算装置に負担をかけることなく、ハードウェアのみにより表示装置を構成することが可能で、しかも任意長、任意アドレスのデータを指定することができる。
【図面の簡単な説明】
【図１】本発明の実施例をあらわす図。
【図２】図１の各部の信号を表すタイムチャート。
【符号の説明】
１ａ シリアル送信データ １ｂ シリアル受信データ
２ ＣＰＵ ３ クロック回路
３ａ クロック信号 ４ データセレクタ
５ アドレス指定器 ６ バイト／ワード分離器
７ アドレス比較器 ８ シフトレジスタ
９ 表示回路
【産業上の利用分野】
本発明は、通信機器やシリアルデータ処理装置等のシリアルデータの表示制御装置に関する。
【０００２】
【従来の技術】
従来、シリアルデータを外部表示する手段として、たとえば、特開昭６２−１９２７９３のようにいったんＣＰＵ等のプロセッサにデータを取り込みメモリに記憶させ、このメモリから希望するデータを取り出して外部表示装置に出力している。
【０００３】
【発明が解決しようとする課題】
従来の表示装置においては、シリアルデータを外部表示するためにプロセッサに余分の処理をさせ、このため回路が複雑になっている。
本発明は、簡単な構成のシリアルデータ表示制御回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、ＣＰＵのシリアル送受信データの表示制御装置において、前記シリアル送受信データをクロック信号と同期して前記シリアル送信データまたは前記シリアル受信データのいずれかを選択するデータセレクタと、前記クロック信号を入力しバイトまたはワードごとのキャリー信号を出力するバイト／ワード分離器と、前記キャリー信号をカウントし、設定アドレスと一致すると出力ラッチイネーブル信号を出力するアドレス比較器と、前記出力ラッチイネーブル信号を入力し、前記データセレクタからの出力信号をバイトまたはワードのパラレルデータ出力するシフトレジスタとこのシフトレジスタの出力を表示する表示回路とを備えたことを特徴とする。
【０００５】
【作用】
本発明によると、任意ビット長、任意アドレスの送受信データが１ビットごとにクロックに同期してシフトレジスタに入力するが、バイト／ワード分離器のカウンタが任意ビット長ごとにクロックを出力し、このクロックのカウント値が設定アドレス分と一致すれば出力ラッチイネーブル信号を送出してパラレルデータが表示される。
【０００６】
【実施例】
以下、本発明の具体的実施例を図１に示して説明する。１ａはシリアル送信データ、１ｂはシリアル受信データ、２はＣＰＵ、３はクロック回路、４はデータセレクタ、５はアドレス指定器、６はバイト／ワード分離器、７はアドレス比較器、８はシフトレジスタ、９は表示回路である。ＣＰＵ２からシリアル送信データ１ａが出力され、シリアル受信データ１ｂがＣＰＵ２に入力される。これら入出力データはクロック回路３によりクロック信号３ａと同期し、また、データセレクタ４により選択されてシフトレジスタ８に入力される。クロック回路３のクロック信号３ａは、プリセツト機能付のカウンタであるバイト／ワード分離器６内のカウンタによりバイトまたはワードごとに区切られ、キャリー信号６ａとして出力されアドレス比較器７のクロックになる。アドレス比較器７もプリセット機能付のカウンタであり、キャリー信号６ａをカウントし、アドレス指定器５により設定したアドレスと一致するとシフトレジスタ８に出力ラッチイネーブル信号７ａを出力する。たとえば、キャラクタコードのＡすなわち、（４１）ｈを受信する場合、このビットパターンは８ビットの１、０すなわち、（０１０００００１）で構成されているから、このようなデータが１ビットごとにクロックに同期して、シフトレジスタ８を通過する。そして、バイト／ワード分離器６のカウンタがこのクロックをカウントし、８ビット（１バイト）ごとにクロックを出力する。つぎに、このバイト／ワード分離器６の出力がアドレス指定器５であらかじめ入力された設定アドレス分カウントされ、シフトレジスタ８の出力ラッチイネーブル信号７ａを出力する。シリアルデータから変換されたバイトまたはワードのパラレルデータは表示回路９により外部表示される。
図２は図１の各部の信号を表すタイムチャートである。図２（Ａ）にはクロック信号３ａが８個ごとに出力するキャリー信号６ａを示している。もちろん、任意のビットで区切ることは可能である。１ａまたは１ｂはデータＤ０ からＤ１５までのシリアルデータを示す。図２（Ｂ）にはキャリー信号６ａが８個ごとに出力する出力ラッチイネーブル信号７ａを示している。
【０００７】
【発明の効果】
以上説明したように、本発明によればシリアル送受信データをＣＰＵ等の演算装置に負担をかけることなく、ハードウェアのみにより表示装置を構成することが可能で、しかも任意長、任意アドレスのデータを指定することができる。
【図面の簡単な説明】
【図１】本発明の実施例をあらわす図。
【図２】図１の各部の信号を表すタイムチャート。
【符号の説明】
１ａ シリアル送信データ １ｂ シリアル受信データ
２ ＣＰＵ ３ クロック回路
３ａ クロック信号 ４ データセレクタ
５ アドレス指定器 ６ バイト／ワード分離器
７ アドレス比較器 ８ シフトレジスタ
９ 表示回路
Claims (1)
- ＣＰＵのシリアル送受信データの表示制御装置において、前記シリアル送受信データをクロック信号と同期して前記シリアル送信データまたは前記シリアル受信データのいずれかを選択するデータセレクタと、前記クロック信号を入力しバイトまたはワードごとのキャリー信号を出力するバイト／ワード分離器と、前記キャリー信号をカウントし、設定アドレスと一致すると出力ラッチイネーブル信号を出力するアドレス比較器と、前記出力ラッチイネーブル信号を入力し、前記データセレクタからの出力信号をバイトまたはワードのパラレルデータ出力するシフトレジスタとこのシフトレジスタの出力を表示する表示回路とを備えたことを特徴とするシリアルデータ表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10488094A JP3585048B2 (ja) | 1994-04-18 | 1994-04-18 | シリアルデータ表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10488094A JP3585048B2 (ja) | 1994-04-18 | 1994-04-18 | シリアルデータ表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287558A JPH07287558A (ja) | 1995-10-31 |
| JP3585048B2 true JP3585048B2 (ja) | 2004-11-04 |
Family
ID=14392510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10488094A Expired - Fee Related JP3585048B2 (ja) | 1994-04-18 | 1994-04-18 | シリアルデータ表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585048B2 (ja) |
-
1994
- 1994-04-18 JP JP10488094A patent/JP3585048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07287558A (ja) | 1995-10-31 |
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