KR200158764Y1 - 동기식 직렬 수신 장치 - Google Patents
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Abstract
본 고안은 전송 클럭의 오류로 인하여 전송 데이터의 전송 단위가 어긋나는 현상을 감지하고, 전송 단위를 일정하게 유지하는 기능을 지닌 동기식 직렬 수신장치에 관한 것으로서, 동기식 직렬 수신장치는 클럭 단자, 직렬 데이터 입력단자, 클리어 단자, 출력단자 및 병렬 데이터의 비트수에 해당하는 플립플롭을 구비한 시프트 레지스터; 시프트 레지스터의 출력 단자로부터의 데이터를 일시 저장하도록 하는 로드 명령을 받는 로드 단자를 구비한 래치; 카운트 진행명령 입력단자, 클리어 단자 및 래치에 로드 명령을 주는 로드명령 출력단자를 구비하고, 전송 클럭 라인의 전송 클럭에 동기되어 카운트를 진행하는 클럭 카운트부; 및 전송 클럭 라인에서 전송 클럭을 입력받아 상기 전송 클럭의 주기를 검사하여, 상기 전송 클럭이 소정의 주기를 벗어나는 경우 시프트 레지스터와 클럭 카운트부의 클리어 명령을 주고 전송 클럭이 소정의 주기에 맞게 입력되는 경우에는 클럭 카운트부에 카운트 진행명령을 활성화하여 주는 오류 클럭 탐지부를 포함함을 특징으로 한다.
본 고안에 의하면, 동기식 직렬 데이터 전송에 있어서 전송 클락의 오류를 판별함으로서 전송 데이터의 전송 단위를 적절하게 유지하여 보다 신뢰성 있는 데이터 전송이 이루어질 수 있다.
Description
본 고안은 동기식 직렬 수신장치에 관한 것으로서, 특히 전송 클럭의 오류로 인하여 전송 데이터의 전송 단위가 어긋나는 현상을 감지하고, 전송 단위를 일정하게 유지하는 기능을 지닌 동기식 직렬 수신장치에 관한 것이다.
디지털 회로의 입출력(I/O:Input/Output) 포트(port)는 외부로부터의 데이터를 병렬(Parallel) 또는 직렬(Serial) 형태로 송수신한다. 병렬 형태의 신호는 신호선의 수가 많고 전송 가능 길이에 제한이 있지만 전송속도는 높다는 장점을 갖는다. 반면에, 직렬 형태의 신호는 신호선이 적고 전송 가능 길이는 길지만 전송속도가 낮다는 단점을 갖는다.
직렬 형태의 전송은 동기식과 비동기식으로 구분된다. 특히, 서로 가까이 위치하고 있는 송수신 장치들이, 동기식 직렬전송 방식을 사용하는 경우에는 전송 클럭과 데이터가 별도의 라인으로 전송된다. 따라서, 입력되는 데이터는 상기 전송 클럭에 의해 동기화되어, 소정의 수(N)의 플립플롭으로 구성된 시프트 레지스터에 차례로 저장된다. 도 1은 상기 설명과 같은 종래의 기술에 의한 동기식 직렬 수신장치의 구성을 도시한 것이다. 즉, N비트의 직렬입력 데이터는 N비트의 시프트 레지스터를 사용하여 순차적으로 저장한 다음, 시스템 버스에 통해 병렬식으로 처리된다.
그런데, 단순히 시프트 레지스터를 사용하여 처리하는 경우, 전송 클럭에 잡음 등으로 인한 오류가 발생하여 클럭을 잃어버리면, 직렬 데이터의 전송 단위가 어긋나게 되어 계속적으로 오류 데이터를 발생시키는 경우가 일어난다. 이러한 경우, 오류의 확인 및 복구가 어려워 전체 시스템의 동작이 불안해지는 요인이 된다.
본 고안은 상기의 문제점을 해결하기 위하여 창작된 것으로서, 동기식 직렬 데이터 전송에 있어서 전송 클락의 오류를 판별하여 전송 데이터의 전송 단위를 적절하게 유지함으로써 신뢰성 있는 동기식 직렬 수신장치를 제공함을 목적으로 한다.
도 1은 종래의 기술에 의한 동기식 직렬 수신장치의 구성을 도시한 것이다.
도 2는 본 고안에 의한 동기식 직렬 수신장치의 구성블락도이다.
도 3은 도 2의 오류 클럭 탐지부의 일실시예인 단안정 멀티 바이브레이터에 대한 상세 구성도이다.
도 4는 도 3의 단안정 멀티 바이브레이터의 입력 전송 클럭과 출력 생성 펄스의 관계를 도시한 파형도이다.
상기의 목적을 달성하기 위한 본 고안의 구성은 다음과 같다.
전송 클럭 라인과 직렬 데이터 라인을 별도로 구비하고, 직렬 데이터를 소정의 비트수의 병렬 데이터로 변환하는 근거리 동기식 직렬 수신장치는 상기 전송 클럭 라인에 접속되는 클럭 단자, 상기 직렬 데이터 라인에 접속하는 직렬 데이터 입력단자, 클리어 단자, 상기 병렬 데이터의 비트수만큼의 출력단자 및 상기 병렬 데이터의 비트수에 해당하는 플립플롭을 구비한 시프트 레지스터; 상기 시프트 레지스터의 출력 단자로부터의 데이터를 일시 저장하도록 하는 로드 명령을 받는 로드 단자를 구비한 래치; 카운트 진행명령 입력단자, 클리어 단자 및 상기 래치에 로드 명령을 주는 로드명령 출력단자를 구비하고, 상기 카운트 진행명령 입력단자로부터 입력된 카운트 진행명령이 활성화되어 있는 경우에는 상기 전송 클럭 라인의 전송 클럭에 동기되어 카운트를 진행하고, 상기 카운트된 클럭의 값이 상기 병렬 데이터의 비트수와 일치하면 상기 로드명령 출력단자를 통해 상기 로드 명령을 주고, 상기 클리어 단자로부터의 클리어 명령에 의해 상기 카운트된 클럭의 값을 초기화하는 클럭 카운트부; 및 상기 전송 클럭 라인에서 전송 클럭을 입력받아 상기 전송 클럭의 주기를 검사하여, 상기 전송 클럭이 소정의 주기를 벗어나는 경우 상기 시프트 레지스터와 상기 클럭 카운트부의 상기 클리어 단자에 상기 클리어 명령을 주는 클리어 출력단자 및 상기 전송 클럭이 소정의 주기에 맞게 입력되는 경우에는 상기 클럭 카운트부에 카운트 진행명령을 활성화하여 주는 카운트 진행명령 출력단자를 구비한 오류 클럭 탐지부를 포함함을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.
도 2는 본 고안에 의한 동기식 직렬 수신장치의 구성블락도이다. 도 2에 의하면, 본 고안에 의한 동기식 직렬 수신장치는 시프트 레지스터(220), 래치(230), 클럭 카운트부(210) 및 오류 클럭 탐지부(200)를 포함하여 구성된다.
상기 시프트 레지스터(220)는 소정의 수의 플립플롭으로 구성된 저장소자로서 하나의 플립플롭의 출력은 다음 플립플롭의 입력으로 연결되어 있다. 따라서, 상기 시프트 레지스터(220)는 입력된 전송 클럭에 의해 동기되어 입력된 데이터 비트를 첫번째 플립플롭에 저장한다. 이와 함께, 상기 동일한 전송 클럭에 동기되어 상기 시프트 레지스터(220)를 구성하는 각 플립플롭에 저장된 데이터 비트들은 차례로 다음 플립플롭으로 시프트되어 저장된다. 상기 시프트 레지스터(220)는 상기 오류 클럭 탐지부(200)로부터 클리어 명령을 받은 경우에는 기존에 저장된 모든 내용을 지워버리고 초기화 상태를 유지한다.
상기 래치(230)는 상기 클럭 카운트부에서 발생하는 데이터 로드 명령에 의해 상기 시프트 레지스터(220)로부터 데이터 전송 단위가 되는 한 프레임의 데이터를 일괄적으로 전달받아 일시 저장한다. 상기 저장된 데이터는 시스템 데이터 버스에 연결되어 병렬전송에 의해 메모리 또는 프로세서의 레지스터에 전송된다.
상기 클럭 카운트부(210)는 상기 오류 클럭 탐지부(200)에서 발생하는 카운트 진행 명령이 활성화되어 있는 경우에는 상기 전송 클럭을 입력받아 그 갯수를 카운트한다. 상기 카운트된 클럭의 갯수가 전송 단위의 비트의 수와 일치하면 상기 시프트 레지스터(220)에 저장된 데이터를 상기 래치(230)에 로드하도록 하는 명령을 준다. 상기 오류 클럭 탐지부(200)로부터 클리어 명령을 받은 경우에는 상기 클럭 카운트부의 카운터값은 초기화된다.
상기 오류 클럭 탐지부(200)는 상기 전송 클럭을 입력받아 전송 클럭의 주기를 검사한다. 상기 오류 클럭 탐지부(200)는 상기 전송 클럭이 소정의 주기를 벗어나는 경우에는 상기 시프트 레지스터(220)와 상기 클럭 카운트부(210)에 클리어 명령을 주고, 상기 전송 클럭이 소정의 주기에 맞추어 입력되는 경우에는 상기 클럭 카운트부(210)에 카운트 진행 명령을 준다.
도 3은 도 2의 오류 클럭 탐지부의 일실시예인 단안정 멀티 바이브레이터에 대한 상세 구성도이다. 상기 단안정 멀티 바이브레이터는 일명 원삿(One Shot) 멀티 바이브레이터로서, 입력단에 어떤 펄스가 들어오면 이 펄스에 대하여 필요한 폭의 펄스를 생성해내는 회로이며, 입력단의 저항값과 콘덴스값에 의해 생성될 펄스의 폭이 결정된다.
본 고안에서의 전송 클럭은 일정한 주기를 갖는 펄스의 형태로 소정의 전송단위의 전송 비트의 수만큼 연속적으로 입력된다. 상기 전송 클럭의 갯수는 상기 클럭 카운트부(210)에서 확인되지만, 하나의 데이터 프레임에 해당하는 전송 비트의 입력과정에서 하나의 클럭 펄스라도 전송선로 상의 노이즈 등으로 인하여 잃어버리게 되면, 이전까지 입력된 것을 오류 데이터로 보아 제거하여야 한다. 이에, 단안정 멀티 바이브레이터의 생성 펄스의 폭을 입력되는 전송 클럭의 주기보다 1.2배 내지 1.5배 길게 발생되도록 하면, 일정 주기로 클럭이 입력된 후 더 이상 클럭이 입력되지 않는 경우에는 상기 단안정 멀티 바이브레이터의 생성 펄스는 안정상태로 떨어지게 된다. 상기 생성 펄스가 안정상태로 떨어지는 시점에 상기 시프트 레지스터(220)와 상기 클럭 카운트부(210)를 초기화시키면 오류 데이터는 제거된다.
도 4는 도 3의 단안정 멀티 바이브레이터의 입력 전송 클럭과 출력 생성 펄스의 관계를 도시한 파형도이다.
본 고안에 의하면, 동기식 직렬 데이터 전송에 있어서 전송 클럭의 오류를 판별함으로서 전송 데이터의 전송 단위를 적절하게 유지하여 보다 신뢰성 있는 데이터 전송이 이루어질 수 있다.
Claims (2)
- 전송 클럭 라인과 직렬 데이터 라인을 별도로 구비하고, 직렬 데이터를 소정의 비트수의 병렬 데이터로 변환하는 근거리 동기식 직렬 수신장치에 있어서,상기 전송 클럭 라인에서 전송 클럭을 입력받아 상기 전송 클럭이 소정의 주기를 벗어나는 경우에는 클리어 명령을 생성하여 출력하고 및 상기 전송 클럭이 소정의 주기에 맞게 입력되는 경우에는 카운트 진행명령을 활성화하여 출력하는 오류 클럭 탐지부;상기 오류 클럭 탐지부로부터 입력된 카운트 진행명령이 활성화되어 있는 경우에는 상기 전송 클럭 라인의 전송 클럭에 동기되어 카운트를 진행하고, 카운트된 클럭의 값이 상기 병렬 데이터의 비트 수와 일치하면 로드 명령을 생성하여 출력하고, 상기 오류 클럭 탐지부로부터 상기 클리어 명령이 입력된 경우에는 카운트된 클럭의 값을 초기화하는 클럭 카운트부;상기 전송 클럭에 동기되어 상기 직렬 데이터 라인으로부터 데이터를 입력받아 순차적으로 시프트시키면서 병렬로 출력하는 상기 병렬 데이터의 비트 수에 해당하는 플립플롭들을 구비하고, 상기 오류 클럭 탐지부로부터 상기 클리어 명령이 입력된 경우에는 입력된 데이터를 초기화하는 시프트 레지스터; 및상기 로드 명령에 의해 상기 시프트 레지스터에서 출력되는 데이터를 일시 저장하는 래치를 포함함을 특징으로 하는 동기식 직렬 수신장치.
- 제1항에 있어서, 상기 오류 클럭 탐지부는상기 전송 클럭의 주기보다 1.2배 내지 1.5배 긴 출력 펄스를 생성함으로써, 상기 출력 펄스가 생성되는 시점에서 상기 카운터 진행 명령이 활성화 상태로 전이되고, 상기 출력 펄스가 안정값으로 전이되는 시점에서 상기 클리어 명령이 생성되면서 상기 카운터 진행 명령이 비활성화 상태로 전이되는 단안정 멀티바이브레이터임을 특징으로 동기식 직렬 수신장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970000281U KR200158764Y1 (ko) | 1997-01-10 | 1997-01-10 | 동기식 직렬 수신 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970000281U KR200158764Y1 (ko) | 1997-01-10 | 1997-01-10 | 동기식 직렬 수신 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980056313U KR19980056313U (ko) | 1998-10-15 |
| KR200158764Y1 true KR200158764Y1 (ko) | 1999-10-15 |
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ID=19494267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970000281U KR200158764Y1 (ko) | 1997-01-10 | 1997-01-10 | 동기식 직렬 수신 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200158764Y1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010095265A (ko) * | 2000-04-05 | 2001-11-03 | 이데이 노부유끼 | 송신 회로와 그 방법, 수신 회로와 그 방법 및 데이터통신 장치 |
-
1997
- 1997-01-10 KR KR2019970000281U patent/KR200158764Y1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010095265A (ko) * | 2000-04-05 | 2001-11-03 | 이데이 노부유끼 | 송신 회로와 그 방법, 수신 회로와 그 방법 및 데이터통신 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980056313U (ko) | 1998-10-15 |
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