JP2709011B2 - ボーレートクロック選択保護回路 - Google Patents
ボーレートクロック選択保護回路Info
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- JP2709011B2 JP2709011B2 JP4338460A JP33846092A JP2709011B2 JP 2709011 B2 JP2709011 B2 JP 2709011B2 JP 4338460 A JP4338460 A JP 4338460A JP 33846092 A JP33846092 A JP 33846092A JP 2709011 B2 JP2709011 B2 JP 2709011B2
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Description
【０００１】
【産業上の利用分野】本発明はボーレートクロック選択
保護回路に関し、特に、誤動作のないボーレートクロッ
ク選択保護回路に関するものである。
保護回路に関し、特に、誤動作のないボーレートクロッ
ク選択保護回路に関するものである。
【０００２】
【従来技術】コンピュータ通信等でデータ送信する場
合、送信側装置の伝送速度と受信側装置の受信速度が一
致している必要がある。送信側速度は送信側で任意に決
定することになるが、受信側の受信速度は上記送信速度
に一致させる必要がある。そこで、受信データより送信
速度を判別して、送信速度を決定するのがボーレートク
ロック選択保護回路である。ボーレートクロック（受信
基準クロック）は表１に示すように複数Ｎ（例えば５
種）の周波数があり、当該ボーレートクロック選択保護
回路ではその中の一つが選択されることになる。
合、送信側装置の伝送速度と受信側装置の受信速度が一
致している必要がある。送信側速度は送信側で任意に決
定することになるが、受信側の受信速度は上記送信速度
に一致させる必要がある。そこで、受信データより送信
速度を判別して、送信速度を決定するのがボーレートク
ロック選択保護回路である。ボーレートクロック（受信
基準クロック）は表１に示すように複数Ｎ（例えば５
種）の周波数があり、当該ボーレートクロック選択保護
回路ではその中の一つが選択されることになる。
【０００３】図７はボーレートクロック選択保護回路の
従来例を示すブロック図であり、図８はそのタイミング
図である。本回路では受信データラインより入力される
受信データの先頭に付加された図６（ａ）に示すような
受信スタートデータＤｓが入力され解読されることによ
り、受信に必要な周波数のボーレートクロックＳｃ
k （k：ボーレートクロックを区分する添字、１≦ｋ≦
Ｎ）が選択されるようになっており、その後、選択され
た周波数のボーレートクロックＳｃk に基づいて本来の
データが入力処理されるようになっている。
従来例を示すブロック図であり、図８はそのタイミング
図である。本回路では受信データラインより入力される
受信データの先頭に付加された図６（ａ）に示すような
受信スタートデータＤｓが入力され解読されることによ
り、受信に必要な周波数のボーレートクロックＳｃ
k （k：ボーレートクロックを区分する添字、１≦ｋ≦
Ｎ）が選択されるようになっており、その後、選択され
た周波数のボーレートクロックＳｃk に基づいて本来の
データが入力処理されるようになっている。
【０００４】尚、一般的な５種のボーレートクロックＳ
ｃ1 〜Ｓｃ5 の相互の関係は下記の如くである。
ｃ1 〜Ｓｃ5 の相互の関係は下記の如くである。
【０００５】
【表１】
【０００６】上記のように受信データＤｃの先頭に付加
された受信スタートデータＤｓのパターン（キャラクタ
コード）は図６（ａ）（ｂ）に示すように"0000001001
1" となっており、当該受信スタートデータＤｓがどの
ボーレートクロックに対応するかは、該受信スタートデ
ータＤｓの１ビットの長さによって決定される。また、
その１ビットの長さは表２に示すようにサンプリングク
ロックＳｃ0 （周波数ｎ、すなわちボーレートクロック
Ｓｃ1 の周波数と同じ）の１５倍前後（図６（ｃ）と
（ｄ）の関係参照）、２５倍前後、…となっている。
された受信スタートデータＤｓのパターン（キャラクタ
コード）は図６（ａ）（ｂ）に示すように"0000001001
1" となっており、当該受信スタートデータＤｓがどの
ボーレートクロックに対応するかは、該受信スタートデ
ータＤｓの１ビットの長さによって決定される。また、
その１ビットの長さは表２に示すようにサンプリングク
ロックＳｃ0 （周波数ｎ、すなわちボーレートクロック
Ｓｃ1 の周波数と同じ）の１５倍前後（図６（ｃ）と
（ｄ）の関係参照）、２５倍前後、…となっている。
【０００７】
【表２】
【０００８】図７の従来回路において、上記のような受
信スタートデータをヘッダに持つ受信データ（図８
（ａ）参照）がサンプリングクロックＳｃ0 で駆動され
る２ビットシフトレジスタ１０を介して各１１ビットシ
フトレジスタ２０k （２０1 〜２０5 ）に入力されるよ
うになっている。
信スタートデータをヘッダに持つ受信データ（図８
（ａ）参照）がサンプリングクロックＳｃ0 で駆動され
る２ビットシフトレジスタ１０を介して各１１ビットシ
フトレジスタ２０k （２０1 〜２０5 ）に入力されるよ
うになっている。
【０００９】一方、サンプリングクロックＳｃ0 はカウ
ンタ５０にも入力され、表２に示すように周波数ｍ，ｍ
／２，ｍ／４，ｍ／８，ｍ／１６，（ｍ＝ｎ／１６）の
ラッチクロックＣｒk （Ｃｒ1 〜Ｃｒ5 ）が形成され
る。このラッチクロックＣｒkは上記した１１ビットシ
フトレジスタ２０k にそれぞれ入力され、上記のように
２ビットシフトレジスタ１０を介して得られた受信デー
タを図８（ｄ）に示すようにラッチして、順次シフトす
るようになっている。
ンタ５０にも入力され、表２に示すように周波数ｍ，ｍ
／２，ｍ／４，ｍ／８，ｍ／１６，（ｍ＝ｎ／１６）の
ラッチクロックＣｒk （Ｃｒ1 〜Ｃｒ5 ）が形成され
る。このラッチクロックＣｒkは上記した１１ビットシ
フトレジスタ２０k にそれぞれ入力され、上記のように
２ビットシフトレジスタ１０を介して得られた受信デー
タを図８（ｄ）に示すようにラッチして、順次シフトす
るようになっている。
【００１０】これによって、１１個のラッチクロック、
例えばラッチクロックＣｒ 1 が出力されると、シフトレ
ジスタ２０1 を構成する各フリップフロップの出力が並
列にキャラクタデコーダ３０1 に入力されて、上記基準
パターンであるときには、該デコーダ３０1 の出力を
“１”にする。この出力はラッチ手段４０にラッチされ
出力ゲートＧ1 を開きボーレートクロックＳｃ1 をフリ
ップフロップ６０より出力する。また、ボーレートクロ
ックＣｒk の周波数がｎ／２に対応しているときにラッ
チクロックＣｒ2 でシフトレジスタ２０2 にラッチされ
た受信スタートデータＤｓが上記基準パターンであると
きに出力ゲートＧ2 が開かれることになり、以下他のボ
ーレートクロックＳｃ3 〜Ｓｃ5 に関しても同様であ
る。
例えばラッチクロックＣｒ 1 が出力されると、シフトレ
ジスタ２０1 を構成する各フリップフロップの出力が並
列にキャラクタデコーダ３０1 に入力されて、上記基準
パターンであるときには、該デコーダ３０1 の出力を
“１”にする。この出力はラッチ手段４０にラッチされ
出力ゲートＧ1 を開きボーレートクロックＳｃ1 をフリ
ップフロップ６０より出力する。また、ボーレートクロ
ックＣｒk の周波数がｎ／２に対応しているときにラッ
チクロックＣｒ2 でシフトレジスタ２０2 にラッチされ
た受信スタートデータＤｓが上記基準パターンであると
きに出力ゲートＧ2 が開かれることになり、以下他のボ
ーレートクロックＳｃ3 〜Ｓｃ5 に関しても同様であ
る。
【００１１】上記２ビットシフトレジスタ１０を構成す
る初段のフリップフロップの出力は反転されてアンドゲ
ート１１に入力され、２段目のフリップフロップの出力
はそのままアンドゲート１１に入力される。
る初段のフリップフロップの出力は反転されてアンドゲ
ート１１に入力され、２段目のフリップフロップの出力
はそのままアンドゲート１１に入力される。
【００１２】従って、図８（ｂ）に示すように受信デー
タが“１”の状態から“０”の状態になった瞬間に初段
のフリップフロップにラッチされた“０”の状態がカウ
ンタ５０にロード信号として入力され、カウンタを
“０”にロードする。これによって受信スタートデータ
Ｄｓが入力されると同時にカウンタ５０はロードされる
ようになっている。
タが“１”の状態から“０”の状態になった瞬間に初段
のフリップフロップにラッチされた“０”の状態がカウ
ンタ５０にロード信号として入力され、カウンタを
“０”にロードする。これによって受信スタートデータ
Ｄｓが入力されると同時にカウンタ５０はロードされる
ようになっている。
【００１３】
【発明が解決しようとする課題】上記ロード信号は受信
データが受信スタートデータＤｓであるときばかりでな
く、通常のデータＤｃであるときも、該受信データが
“１”から“０”に移行するときに発生する。
データが受信スタートデータＤｓであるときばかりでな
く、通常のデータＤｃであるときも、該受信データが
“１”から“０”に移行するときに発生する。
【００１４】そこで、周波数ｎのボーレートクロックＳ
ｃ1 に対応した受信スタートデータＤｓ1 以降の受信デ
ータＤｃ1 が図８に示すように受信スタートデータＤｓ
の入力後に"1001001001001001001100001" となる場合を
考察すると以下のようになる。
ｃ1 に対応した受信スタートデータＤｓ1 以降の受信デ
ータＤｃ1 が図８に示すように受信スタートデータＤｓ
の入力後に"1001001001001001001100001" となる場合を
考察すると以下のようになる。
【００１５】まず最初に受信データが“０”になると同
時t0にロード信号Ｌ0 が出力される。これによってカウ
ンタ５０にロードＬ0 がかけられた後、カウンタ５０が
サンプリングクロックＳｒ0 を３２回計数することによ
って、図８（ｅ）に示すラッチクロックＣｒ2 を“１”
にする（ｔ1 ）。このラッチクロックＣｒ2 が“１”の
とき、受信データは“０”であるので、シフトレジスタ
２０2 には“０”がラッチされることになる。次いで、
受信データの次の“１”の立ち下がりｔ2 でカウンタ５
０にロード信号Ｌ1 が入力されて該カウンタ５０はロー
ドされ、そのカウンタ５０が基準クロックＳｒ0 を３２
回計数すると、ラッチクロックＣｒ2 が“１”となる
（ｔ3 ）。このとき受信データは“０”であるので該
“０”が１１ビットシフトレジスタ２０2 にラッチされ
る。このようにして、上記ラッチクロックＣｒ2 によっ
てシフトレジスタ２０2 に順次ラッチされるデータが図
８（ｆ）に示すように上記条件下では通信開始パターン
になる。従って、現在、ボーレートクロックＳｃ1 に対
応する通信データＤｃが送信されているのに、上記の誤
動作によってボーレートクロックがＳｃ1 からＳｃ2 に
移行してしまい正確なデータの通信が出来なくなる。
時t0にロード信号Ｌ0 が出力される。これによってカウ
ンタ５０にロードＬ0 がかけられた後、カウンタ５０が
サンプリングクロックＳｒ0 を３２回計数することによ
って、図８（ｅ）に示すラッチクロックＣｒ2 を“１”
にする（ｔ1 ）。このラッチクロックＣｒ2 が“１”の
とき、受信データは“０”であるので、シフトレジスタ
２０2 には“０”がラッチされることになる。次いで、
受信データの次の“１”の立ち下がりｔ2 でカウンタ５
０にロード信号Ｌ1 が入力されて該カウンタ５０はロー
ドされ、そのカウンタ５０が基準クロックＳｒ0 を３２
回計数すると、ラッチクロックＣｒ2 が“１”となる
（ｔ3 ）。このとき受信データは“０”であるので該
“０”が１１ビットシフトレジスタ２０2 にラッチされ
る。このようにして、上記ラッチクロックＣｒ2 によっ
てシフトレジスタ２０2 に順次ラッチされるデータが図
８（ｆ）に示すように上記条件下では通信開始パターン
になる。従って、現在、ボーレートクロックＳｃ1 に対
応する通信データＤｃが送信されているのに、上記の誤
動作によってボーレートクロックがＳｃ1 からＳｃ2 に
移行してしまい正確なデータの通信が出来なくなる。
【００１６】本発明は上記従来の事情に鑑みて提案され
たものであって、ボーレートクロック選択の誤動作を防
止したボーレートクロック選択保護回路を提供すること
を目的とするものである。
たものであって、ボーレートクロック選択の誤動作を防
止したボーレートクロック選択保護回路を提供すること
を目的とするものである。
【００１７】
【課題を解決するための手段】本発明はデータ伝送にお
ける受信速度を決める複数種Ｎの周波数のボーレートク
ロックのそれぞれに対応した周波数のラッチクロックＣ
ｒk で、受信データが該複数種のボーレートクロックに
対応するシフトレジスタ２k をシフトされ、該シフトレ
ジスタ２k に所定ビットがラッチされた状態をキャラク
タデコーダ３ａ k で判読し、該判読結果が受信スタート
データのパターンとなっているときに、対応するボーレ
ートクロックに対応する出力ゲートＧk を開くボーレー
トクロック選択保護回路をその前提としている。
ける受信速度を決める複数種Ｎの周波数のボーレートク
ロックのそれぞれに対応した周波数のラッチクロックＣ
ｒk で、受信データが該複数種のボーレートクロックに
対応するシフトレジスタ２k をシフトされ、該シフトレ
ジスタ２k に所定ビットがラッチされた状態をキャラク
タデコーダ３ａ k で判読し、該判読結果が受信スタート
データのパターンとなっているときに、対応するボーレ
ートクロックに対応する出力ゲートＧk を開くボーレー
トクロック選択保護回路をその前提としている。
【００１８】そして、上記ボーレートクロック選択保護
回路において、図１に示すように、前段のシフトレジス
タ２k-1 の内容がすべて“０”であるか否かを判読する
零デコーダ３ｂk-1 と、前段までの零デコーダ３ｂ1 〜
３ｂk-1 の判読結果がすべて零であったときに、開かれ
て受信データを通過させるゲート手段ＯＧk と、受信ス
タートデータを構成するビット数の中、前段までの零デ
コーダ３ｂ1 〜３ｂk- 1)の判読対象となったビット数の
残りのビット数を、上記ゲート手段ＯＧk の出力よりラ
ッチするシフトレジスタ２k とを備えるようにしてい
る。
回路において、図１に示すように、前段のシフトレジス
タ２k-1 の内容がすべて“０”であるか否かを判読する
零デコーダ３ｂk-1 と、前段までの零デコーダ３ｂ1 〜
３ｂk-1 の判読結果がすべて零であったときに、開かれ
て受信データを通過させるゲート手段ＯＧk と、受信ス
タートデータを構成するビット数の中、前段までの零デ
コーダ３ｂ1 〜３ｂk- 1)の判読対象となったビット数の
残りのビット数を、上記ゲート手段ＯＧk の出力よりラ
ッチするシフトレジスタ２k とを備えるようにしてい
る。
【００１９】上記構成において、初段のシフトレジスタ
２1 は受信スタートデータを構成するビット数と同じビ
ット数を備え、かつ受信データがゲート手段ＯＧk を介
さずに入力されるようになっている。
２1 は受信スタートデータを構成するビット数と同じビ
ット数を備え、かつ受信データがゲート手段ＯＧk を介
さずに入力されるようになっている。
【００２０】また、最終段が上記零デコーダ３ｂk を備
えない構成となっている。上記前段の零デコーダ３ｂ
k-1 の出力は、ラッチ手段７０k-1 に保持され、該ラッ
チ手段７０k-1 の出力が上記ゲート手段ＯＧk に入力さ
れる。
えない構成となっている。上記前段の零デコーダ３ｂ
k-1 の出力は、ラッチ手段７０k-1 に保持され、該ラッ
チ手段７０k-1 の出力が上記ゲート手段ＯＧk に入力さ
れる。
【００２１】更に、上記キャラクタデコーダ３ａk の出
力に基づいてラッチ手段７０k をリセットするリセット
手段８０がそなえられる。
力に基づいてラッチ手段７０k をリセットするリセット
手段８０がそなえられる。
【００２２】
【作用】１１ビットの初段のシフトレジスタ２1 にラッ
チされた受信データが全部“０”であるとき、キャラク
タデコーダ３ａ1 の出力は“０”のままであるのでボー
レートクロックＳｃ1 に対応する出力ゲートＧ1 は開か
れない。一方、零デコーダ３ｂ1 の出力は“１”となっ
て２段目のゲート手段ＯＧ2 が開かられる。
チされた受信データが全部“０”であるとき、キャラク
タデコーダ３ａ1 の出力は“０”のままであるのでボー
レートクロックＳｃ1 に対応する出力ゲートＧ1 は開か
れない。一方、零デコーダ３ｂ1 の出力は“１”となっ
て２段目のゲート手段ＯＧ2 が開かられる。
【００２３】２段目のシフトレジスタ２2 のラッチクロ
ックＣｒ2 の周期は初段のラッチクロックＣｒ1 の倍の
周期（周波数波１／２）であるので、上記のように初段
のシフトレジスタ２1 に１１ビットのデータがラッチさ
れ各ビットが全部“０”であることを零デコーダ３ｂ1
が解読したことは、該２段目では受信スタートデータＤ
ｓの５ビット迄が“０”であることを意味している。従
って、該２段目では６ビット〜１１ビット迄の６ビット
のみのパターンを判定すればよいことになるので、６ビ
ッドのシフトレジスタ２2 が用いられる。
ックＣｒ2 の周期は初段のラッチクロックＣｒ1 の倍の
周期（周波数波１／２）であるので、上記のように初段
のシフトレジスタ２1 に１１ビットのデータがラッチさ
れ各ビットが全部“０”であることを零デコーダ３ｂ1
が解読したことは、該２段目では受信スタートデータＤ
ｓの５ビット迄が“０”であることを意味している。従
って、該２段目では６ビット〜１１ビット迄の６ビット
のみのパターンを判定すればよいことになるので、６ビ
ッドのシフトレジスタ２2 が用いられる。
【００２４】ここで、該シフトレジスタ２2 にラッチさ
れたデータが通信スタートデータＤｓの６ビット〜１１
ビット迄のパターンを有しているときには、キャラクタ
デコーダ３ａ2 の出力が“１”になるが、全部“０”で
あるときには零デコーダ３ｂ 2 の出力が“１”となって
次段のゲート手段ＯＧ3 を開くことになる。
れたデータが通信スタートデータＤｓの６ビット〜１１
ビット迄のパターンを有しているときには、キャラクタ
デコーダ３ａ2 の出力が“１”になるが、全部“０”で
あるときには零デコーダ３ｂ 2 の出力が“１”となって
次段のゲート手段ＯＧ3 を開くことになる。
【００２５】上記のように、１段目と２段目の零デコー
ダ３ｂ1 、３ｂ2 がいずれも全部“０”を検出したこと
は、前記１段目で“０”であった５ビットと、２段目で
“０”であった６ビットを合わせた１１ビットすべてが
“０”であったことになる。
ダ３ｂ1 、３ｂ2 がいずれも全部“０”を検出したこと
は、前記１段目で“０”であった５ビットと、２段目で
“０”であった６ビットを合わせた１１ビットすべてが
“０”であったことになる。
【００２６】更に第３段目のラッチクロックＣｒ3 の周
期は２段目のラッチクロックＣｒ3の周期の２倍である
ので、上記２段目１１ビット全部が“０”であったこと
は、３段目の通信スタートデータの１〜５ビット迄がす
べて“０”であったことを意味することになり、従っ
て、第３段目のシフトレジスタ２０3 は通信スタートデ
ータの６ビット〜１１ビットの６ビットのパターンをラ
ッチしてデコードすればよいことになる。
期は２段目のラッチクロックＣｒ3の周期の２倍である
ので、上記２段目１１ビット全部が“０”であったこと
は、３段目の通信スタートデータの１〜５ビット迄がす
べて“０”であったことを意味することになり、従っ
て、第３段目のシフトレジスタ２０3 は通信スタートデ
ータの６ビット〜１１ビットの６ビットのパターンをラ
ッチしてデコードすればよいことになる。
【００２７】尚、上記各零デコーダ３ｂk の出力を保持
するためにラッチ手段７０k が使用され、またいずれか
のキャラクタデコータ３ａk が“１”になったとき、す
なわち受信スタートデータが判読されたとき上記ラッチ
手段７０k をリセットするためのリセット手段８０が設
けられている。
するためにラッチ手段７０k が使用され、またいずれか
のキャラクタデコータ３ａk が“１”になったとき、す
なわち受信スタートデータが判読されたとき上記ラッチ
手段７０k をリセットするためのリセット手段８０が設
けられている。
【００２８】以上のような動作によって各段の前段まで
の零デコーダ３ｂk-1 によって受信スタートデータの前
半部の５ビット迄が確実に検出されたことになり、従来
回路のように本来の通信データによって誤動作すること
はなくなる。
の零デコーダ３ｂk-1 によって受信スタートデータの前
半部の５ビット迄が確実に検出されたことになり、従来
回路のように本来の通信データによって誤動作すること
はなくなる。
【００２９】
【実施例】図２は説明を簡単にするために選択される周
波数が２つである場合に限定した本発明の一実施例を示
すブロック図であり、図３はそのタイムチャートであ
る。
波数が２つである場合に限定した本発明の一実施例を示
すブロック図であり、図３はそのタイムチャートであ
る。
【００３０】従来と同様サンプリングクロックＳｃ
0 （周波数ｎ、ここではボーレートクロックＳｃ1 と同
じ）がカウンタ５０に入力され、周波数ｍ、ｍ／２、
（例えばｍ＝ｎ／１６）のラッチクロックＣｒ1 ，Ｃｒ
2 が形成される。
0 （周波数ｎ、ここではボーレートクロックＳｃ1 と同
じ）がカウンタ５０に入力され、周波数ｍ、ｍ／２、
（例えばｍ＝ｎ／１６）のラッチクロックＣｒ1 ，Ｃｒ
2 が形成される。
【００３１】図３（ｃ）に示す第１のラッチクロックＣ
ｒ1 が初段の１１ビットシフトレジスタ２1 に入力さ
れ、従来と同様の２ビットシフトレジスタ１０を介して
得られる図３（ａ）に示す受信データをラッチして順次
シフトするようになっている。
ｒ1 が初段の１１ビットシフトレジスタ２1 に入力さ
れ、従来と同様の２ビットシフトレジスタ１０を介して
得られる図３（ａ）に示す受信データをラッチして順次
シフトするようになっている。
【００３２】該初段のシフトレジスタ２1 の出力（１１
ビットのシフトレジスタ２1 の各ビットを構成するフリ
ップフロップの出力）は上記出力が通信開始パターンで
あるか否かを解読するキャラクタデコーダ３ａ1 と上記
出力が全部“０”であるか否かを解読する零デコーダ３
ｂ1 とに入力される。
ビットのシフトレジスタ２1 の各ビットを構成するフリ
ップフロップの出力）は上記出力が通信開始パターンで
あるか否かを解読するキャラクタデコーダ３ａ1 と上記
出力が全部“０”であるか否かを解読する零デコーダ３
ｂ1 とに入力される。
【００３３】上記初段のシフトレジスタ２1 にラッチさ
れたパターンが第１のボーレートクロックＳｃ1 に対応
する受信スタートデータのパターンであると、上記キャ
ラクタデコーダ３ａ1 が“１”を出力し、この状態がラ
ッチ手段４０に保持されて対応する周波数ｎ（３０７．
２ＫＨｚ）のボーレートクロックＳｃ1 を出力ゲートＧ
1 （図７参照）を介してフリップフロップ６０より出力
することになる。
れたパターンが第１のボーレートクロックＳｃ1 に対応
する受信スタートデータのパターンであると、上記キャ
ラクタデコーダ３ａ1 が“１”を出力し、この状態がラ
ッチ手段４０に保持されて対応する周波数ｎ（３０７．
２ＫＨｚ）のボーレートクロックＳｃ1 を出力ゲートＧ
1 （図７参照）を介してフリップフロップ６０より出力
することになる。
【００３４】ここで、入力される受信データＤｃの前半
部が図３（ａ）に示すように、上記した“100100100100
1001100001”であって、後半部が２段目のボレートクロ
ックＳｃ 2 に対応する受信スタートデータであるとす
る。上記初段のシフトレジスタ２1 は１１ビットが全部
零でない限り、該初段の零デコーダ３ｂ 1 の出力は
“０”となるので、上記２段目のボレートクロックＳｃ
2 に対応する受信スタートデータの５ビット目が入力さ
れるまでは該零デコーダ３ｂ 1 の出力は“０”の状態を
保持することになる。この零デコーダ３ｂ 1 の出力はＪ
Ｋフリップフロップ７ 1 のＪ端子に入力されており、該
ＪＫフリップフロップ７ 1 はその本来の性質上入力に
“１”が入力されな限り該入力をラッチすることはない
ので、その出力を“１”に保持する。 上記２段目のボレ
ートクロックＳｃ 2 に対応する受信スタートデータの６
ビット目が上記初段のシフトレジスタ２ 1 に入力される
と、該シフトレジスタ２ 1 の各ビットは全て“０”にな
るので、上記零デコーダ３ｂ 1 の出力は“１”となり、
ＪＫフリップフロップ７ 1 の出力を“０”に保持し、こ
の状態は、後に説明するリセット信号が出力されるまで
継続する。
部が図３（ａ）に示すように、上記した“100100100100
1001100001”であって、後半部が２段目のボレートクロ
ックＳｃ 2 に対応する受信スタートデータであるとす
る。上記初段のシフトレジスタ２1 は１１ビットが全部
零でない限り、該初段の零デコーダ３ｂ 1 の出力は
“０”となるので、上記２段目のボレートクロックＳｃ
2 に対応する受信スタートデータの５ビット目が入力さ
れるまでは該零デコーダ３ｂ 1 の出力は“０”の状態を
保持することになる。この零デコーダ３ｂ 1 の出力はＪ
Ｋフリップフロップ７ 1 のＪ端子に入力されており、該
ＪＫフリップフロップ７ 1 はその本来の性質上入力に
“１”が入力されな限り該入力をラッチすることはない
ので、その出力を“１”に保持する。 上記２段目のボレ
ートクロックＳｃ 2 に対応する受信スタートデータの６
ビット目が上記初段のシフトレジスタ２ 1 に入力される
と、該シフトレジスタ２ 1 の各ビットは全て“０”にな
るので、上記零デコーダ３ｂ 1 の出力は“１”となり、
ＪＫフリップフロップ７ 1 の出力を“０”に保持し、こ
の状態は、後に説明するリセット信号が出力されるまで
継続する。
【００３５】このＪＫフリップフロップ７1 の出力はゲ
ート手段としてのオアゲートＯＧ2に入力されており、
また、このオアゲートＯＧ2 には２ビットシフトレジス
タ１０の出力が入力されている。従って、図３（ｄ）に
示すように、上記ＪＫフリップフロップ７1 の出力が
“１”である間は、該オアゲートＯＧ2 の入力をマスク
することになり、上記のように第２のキャラクタデコー
ダ３ａ 2 で誤動作を起こすおそれのある上記受信データ
Ｄｃの前半部は２段目の６ビットシフトレジスタに入力
されないことになる。また、上記のようにＪＫフリップ
フロップ７1 の出力が“０”になる（時刻ｔ10）と、該
マスクが外されてシフトレジスタ１０の出力が周波数ｍ
／２のラッチクロックＣｒ2 （図３（ｅ））によって６
ビットシフトレジスタ２2 に入力される。
ート手段としてのオアゲートＯＧ2に入力されており、
また、このオアゲートＯＧ2 には２ビットシフトレジス
タ１０の出力が入力されている。従って、図３（ｄ）に
示すように、上記ＪＫフリップフロップ７1 の出力が
“１”である間は、該オアゲートＯＧ2 の入力をマスク
することになり、上記のように第２のキャラクタデコー
ダ３ａ 2 で誤動作を起こすおそれのある上記受信データ
Ｄｃの前半部は２段目の６ビットシフトレジスタに入力
されないことになる。また、上記のようにＪＫフリップ
フロップ７1 の出力が“０”になる（時刻ｔ10）と、該
マスクが外されてシフトレジスタ１０の出力が周波数ｍ
／２のラッチクロックＣｒ2 （図３（ｅ））によって６
ビットシフトレジスタ２2 に入力される。
【００３６】ところで、２段目のラッチクロックＣｒ2
は初段のラッチクロックの周波数の半分ｍ／２であるの
で、上記のように初段のシフトレジスタ２1 の出力が全
部“０”であったということは、当該２段目の受信スタ
ートデータの１１ビットの中の５ビット迄が“０”であ
ったことを意味する。逆にいうと当該２段目の５ビット
までの受信開始パターンが既に上記１段目の零デコーダ
３ｂ1 で判読されたことになる。従って、当該２段目の
シフトレジスタ２2 は残りの６ビットをラッチできる長
さとしている。
は初段のラッチクロックの周波数の半分ｍ／２であるの
で、上記のように初段のシフトレジスタ２1 の出力が全
部“０”であったということは、当該２段目の受信スタ
ートデータの１１ビットの中の５ビット迄が“０”であ
ったことを意味する。逆にいうと当該２段目の５ビット
までの受信開始パターンが既に上記１段目の零デコーダ
３ｂ1 で判読されたことになる。従って、当該２段目の
シフトレジスタ２2 は残りの６ビットをラッチできる長
さとしている。
【００３７】上記構成によって、該２段目の６ビットの
シフトレジスタ２2 に図３（ｆ）に示すように順次受信
データがシフトされ、そのパターンが受信開始パターン
の６〜１１ビットに対応するとき、２段目のキャラクタ
デコーダ３ａ2 が“１”を出力する（ｔ11）ことにな
る。このキャラクタデコーダ３ａ2 の出力を受けてラッ
チ手段４０が“１”を出力し図７に示す出力ゲートＧ2
よりｎ／２の周波数のボーレートクロックを出力するこ
とになる。
シフトレジスタ２2 に図３（ｆ）に示すように順次受信
データがシフトされ、そのパターンが受信開始パターン
の６〜１１ビットに対応するとき、２段目のキャラクタ
デコーダ３ａ2 が“１”を出力する（ｔ11）ことにな
る。このキャラクタデコーダ３ａ2 の出力を受けてラッ
チ手段４０が“１”を出力し図７に示す出力ゲートＧ2
よりｎ／２の周波数のボーレートクロックを出力するこ
とになる。
【００３８】上記構成において、各キャラクタデコーダ
３ａ1 、３ａ2 の出力はリセット手段８０を構成するＤ
フリップフロップ８のＤ端子に入力され、該Ｄフリップ
フロップ８のＣＫ端子にはサンプリングクロックＳｃ1
が入力されている。これによって、上記キャラクタデコ
ーダ３ａ1 、又は２ａ2 の出力が“１”になったとき、
すなわち、いずれかのキャラクタデコーダ３ａ1 、３ａ
2 が受信スタートパターンＤｓを検出したとき、該出力
“１”をＤフリップフロップ８の出力信号の立上がりで
ラッチ部４０に保持する。
３ａ1 、３ａ2 の出力はリセット手段８０を構成するＤ
フリップフロップ８のＤ端子に入力され、該Ｄフリップ
フロップ８のＣＫ端子にはサンプリングクロックＳｃ1
が入力されている。これによって、上記キャラクタデコ
ーダ３ａ1 、又は２ａ2 の出力が“１”になったとき、
すなわち、いずれかのキャラクタデコーダ３ａ1 、３ａ
2 が受信スタートパターンＤｓを検出したとき、該出力
“１”をＤフリップフロップ８の出力信号の立上がりで
ラッチ部４０に保持する。
【００３９】更に、上記Ｄフリップフロップ８の入力信
号（図３（ｇ））と出力（図３（ｈ））の反転信号がア
ンドゲートＧ10に入力されている。これによって、該ア
ンドゲートより上記フリップフロップ８の入力と出力の
遅れ分だけの幅のパルスが出力され、このパルスを上記
ＪＫフリップフロップ７1 、のクリアパルス（図３
（ｉ））として用いる（図３、（ｇ）（ｈ）（ｉ）参
照）。従っていずれのキャラタデコーダ３ａ1 （３
ａ2 ）が“１”になった時点でＪＫフリップフロップ７
1の出力は“１”となってオアゲートＯＧ2 にマスクが
かけられることになる。
号（図３（ｇ））と出力（図３（ｈ））の反転信号がア
ンドゲートＧ10に入力されている。これによって、該ア
ンドゲートより上記フリップフロップ８の入力と出力の
遅れ分だけの幅のパルスが出力され、このパルスを上記
ＪＫフリップフロップ７1 、のクリアパルス（図３
（ｉ））として用いる（図３、（ｇ）（ｈ）（ｉ）参
照）。従っていずれのキャラタデコーダ３ａ1 （３
ａ2 ）が“１”になった時点でＪＫフリップフロップ７
1の出力は“１”となってオアゲートＯＧ2 にマスクが
かけられることになる。
【００４０】上記の構成によって、受信スタートデータ
Ｄｓの前半の６ビット迄に“１”があった場合にも従来
のように誤動作することはなくなる。特に、ボーレート
クロックが周波数ｎに対応する受信データで、従来回路
では次段の受信スタートデータと判断してしまう図３
（ａ）の前半に示す受信データＤｃ1 （図８（ａ）の後
半のデータと同じ）が入力されたときであっても、図３
（ｄ）に示すように次段のオアゲートＯＧ2 は初段のシ
フトレジスタ２1 に全部“０”がラッチされるまでマス
クされているので、誤動作を起こすことはない。
Ｄｓの前半の６ビット迄に“１”があった場合にも従来
のように誤動作することはなくなる。特に、ボーレート
クロックが周波数ｎに対応する受信データで、従来回路
では次段の受信スタートデータと判断してしまう図３
（ａ）の前半に示す受信データＤｃ1 （図８（ａ）の後
半のデータと同じ）が入力されたときであっても、図３
（ｄ）に示すように次段のオアゲートＯＧ2 は初段のシ
フトレジスタ２1 に全部“０”がラッチされるまでマス
クされているので、誤動作を起こすことはない。
【００４１】図４は５種類のボーレートクロックＳｃ1
〜Ｓｃ5 を備えた本願の一実施例を示すブロック図であ
る。２段目迄の説明は、前記図２、図３の実施例で説明
した通りであるので省略する。
〜Ｓｃ5 を備えた本願の一実施例を示すブロック図であ
る。２段目迄の説明は、前記図２、図３の実施例で説明
した通りであるので省略する。
【００４２】３段目のラッチクロックＣｒ3 の周波数は
２段目のラッチクロックＣｒ2 の半分ｍ／４であるの
で、２段目の零デコーダ３ｂ2 の出力が“１”であった
とすると、３段目の受信スタートデータの５ビット迄が
“０”であったことを意味する。従って、３段目のシフ
トレジスタ２3 も残りビットのパターン、すなわち６ビ
ット分をラッチできる機能があれば足りる。同様にして
４段目、５段目も６ビットのシフトレジスタ２4 、２5
が用いられることになる。
２段目のラッチクロックＣｒ2 の半分ｍ／４であるの
で、２段目の零デコーダ３ｂ2 の出力が“１”であった
とすると、３段目の受信スタートデータの５ビット迄が
“０”であったことを意味する。従って、３段目のシフ
トレジスタ２3 も残りビットのパターン、すなわち６ビ
ット分をラッチできる機能があれば足りる。同様にして
４段目、５段目も６ビットのシフトレジスタ２4 、２5
が用いられることになる。
【００４３】図５は上記回路で５段目のボーレートクロ
ックｎ／５（１９．２ＫＨｚ）が選択される場合のタイ
ムチャートを示したものである。図５（ａ）に示すよう
に５段目のボーレートクロックＳｃ5 に対応する受信デ
ータＤｃの受信スタートデータＤｓ5 が入力されると、
受信データが立ち下がった時（ｔ10）以後第１のラッチ
クロックＣｒ1 （図５（ｆ）参照）で１段目のシフトレ
ジスタ２1 に１１ビットの“０”がラッチされたとき、
ＪＫフリップフロップ７1 の出力は“０”となるので、
オアゲートＯＧ2 のマスクが外れる（図５（ｂ）：
ｔ11）。
ックｎ／５（１９．２ＫＨｚ）が選択される場合のタイ
ムチャートを示したものである。図５（ａ）に示すよう
に５段目のボーレートクロックＳｃ5 に対応する受信デ
ータＤｃの受信スタートデータＤｓ5 が入力されると、
受信データが立ち下がった時（ｔ10）以後第１のラッチ
クロックＣｒ1 （図５（ｆ）参照）で１段目のシフトレ
ジスタ２1 に１１ビットの“０”がラッチされたとき、
ＪＫフリップフロップ７1 の出力は“０”となるので、
オアゲートＯＧ2 のマスクが外れる（図５（ｂ）：
ｔ11）。
【００４４】２段目のシフトレジスタ２2 に６ビットの
“０”がラッチされたとき、ＪＫフリップフロップ７2
の出力は“０”となるので、オアゲートＯＧ3 のマスク
がはずれる（図５（ｃ）：ｔ12）。このようにして、３
段目、４段目、５段目のオアゲートＯＧ3 〜ＯＧ5 のマ
スクが次々とはずれて、図５（ｇ）に示すように５段目
のシフトレジスタ２5 に受信データが順次６ビットラッ
チされ、キャラクタデコーダ３ａ5 で判定されることに
なる。
“０”がラッチされたとき、ＪＫフリップフロップ７2
の出力は“０”となるので、オアゲートＯＧ3 のマスク
がはずれる（図５（ｃ）：ｔ12）。このようにして、３
段目、４段目、５段目のオアゲートＯＧ3 〜ＯＧ5 のマ
スクが次々とはずれて、図５（ｇ）に示すように５段目
のシフトレジスタ２5 に受信データが順次６ビットラッ
チされ、キャラクタデコーダ３ａ5 で判定されることに
なる。
【００４５】
【発明の効果】以上説明したように本発明は前段のシフ
トレジスタに入力された１１ビット分のデータが全部
“０”であるときのみ、後段のシフトレジスタに残り６
ビットのデータをラッチして、そのパターンを判定する
ようにしているので、ロード信号が無差別に発生するこ
とによって、後段のシフトレジスタに受信スタートデー
タのパターンがラッチされることを防止することができ
る。
トレジスタに入力された１１ビット分のデータが全部
“０”であるときのみ、後段のシフトレジスタに残り６
ビットのデータをラッチして、そのパターンを判定する
ようにしているので、ロード信号が無差別に発生するこ
とによって、後段のシフトレジスタに受信スタートデー
タのパターンがラッチされることを防止することができ
る。
【図１】本発明の原理図である。
【図２】本発明の一実施例ブロック図である。
【図３】図２のタイムチャートである。
【図４】本発明の他の実施例ブロック図である。
【図５】図４のタイムチャートである。
【図６】受信スタートデータの構造図である。
【図７】従来例ブロック図である。
【図８】従来例タイムチャートである。
２k シフトレジスタ ３ａk キャラクタデコーダ ３ｂk （３ｂk-1 ） 零デコーダ ７０k ラッチ手段 ８０ リセット手段 Ｃｒk ラッチクロック Ｄｓ 受信スタートデータ Ｇk 出力ゲート ＯＧk ゲート手段
Claims (3)
- 【請求項１】 データ伝送における受信速度を決める複
数種Ｎの周波数のボーレートクロックのそれぞれに対応
して、 該ボーレートクロックの各周波数に対応したラッチクロ
ック(Cr k )(k:ボーレートクロックを区分する添字、１≦
ｋ≦Ｎ）で、受信データをシフトさせるシフトレジスタ
(2 k )と、該シフトレジスタ(2 k )に所定ビットがラッチさ
れた状態を判読するキャラクタデコーダ(3a k ) と、該判
読結果が所定のパターンとなっているときに開かれる出
力ゲート(G k )とが設けられるとともに、 上記Ｋの大きさに対応する１段目からＮ段目に向かって
対象となるボーレートクロックの周波数が低くなるボー
レートクロック選択保護回路において、 ２段目以降（ｋ≧２）において： 前段のシストレジスタ(2 k-1 )の内容がすべて“０”であ
るか否かを判読する前段の零デコーダ(3b k-1 )と、 上記前段の零デコーダ(3b k-1 )の出力を保持して、上記
ゲート手段(0G k ) に入力するラッチ手段(70 k-1 )と、 前段のラッチ手段(70 k-1 )の出力が零であるときに、開
かれて受信データを通過させるゲート手段(0G k ) と、 受信スタートデータを構成するビット数の中、前段まで
の零デコーダ(3b 1 〜3b k-1 )の判読対象となったビット数
の残りのビット数を、上記ゲート手段(0G k ) の出力より
ラッチする上記シフトレジスタ(2 k )と、 上記シフトレジスタ(2 k )にラッチされた状態が受信スタ
ートデータを構成するビット数の中、前段までの零デコ
ーダ(3b 1 〜3b k-1 )の判読対象となったビットの残りのビ
ットのパターンと同じであるか否かを判読するキャラク
タデコーダ(3a k ) と、 上記キャラクタデコーダ(3a k ) が同じであると判断した
ときの出力に基づいて、前段までのラッチ手段(70 1 〜7
0 k-1 )をリセットするリセット手段(80)を備えたことを
特徴とするボーレートクロック選択保護回路。 - 【請求項２】 初段のシフトレジスタ(21)が受信スタト
ーデータを構成するビット数と同じビット数を備え、か
つ受信データがゲート手段(0Gk) を介さずに入力される
請求項１に記載のボーレートクロック選択保護回路。 - 【請求項３】 最終段のシフトレジスタ(2N)の後段に上
記零デコーダ(3bk)を備えない構成の請求項１に記載の
ボーレートクロック選択保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338460A JP2709011B2 (ja) | 1992-12-18 | 1992-12-18 | ボーレートクロック選択保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338460A JP2709011B2 (ja) | 1992-12-18 | 1992-12-18 | ボーレートクロック選択保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188869A JPH06188869A (ja) | 1994-07-08 |
| JP2709011B2 true JP2709011B2 (ja) | 1998-02-04 |
Family
ID=18318377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338460A Expired - Fee Related JP2709011B2 (ja) | 1992-12-18 | 1992-12-18 | ボーレートクロック選択保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709011B2 (ja) |
-
1992
- 1992-12-18 JP JP4338460A patent/JP2709011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188869A (ja) | 1994-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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