JPH07212413A - 非同期データの受信回路 - Google Patents
非同期データの受信回路Info
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- JPH07212413A JPH07212413A JP6001020A JP102094A JPH07212413A JP H07212413 A JPH07212413 A JP H07212413A JP 6001020 A JP6001020 A JP 6001020A JP 102094 A JP102094 A JP 102094A JP H07212413 A JPH07212413 A JP H07212413A
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Abstract
(57)【要約】 （修正有）
【目的】 ノイズ等により受信データにビット誤りが発
生した場合でも、スタートビットと、データビットの誤
りの無い検出を可能とする。 【構成】 受信データからスタートビットの立下がりエ
ッジを検出するエッジを検出回路1 と、検出信号により
伝送データの１ビット分の時間幅のパルスを生成するワ
ンショットパルス生成回路2 と、その１ビット分のパル
スをイネーブル信号として,受信データのｎ倍の速度の
各クロックにより取り込むシフトレジスタ3 と、出力デ
ータを，通信速度のクロックでラッチするラッチ回路4
と、ラッチデータをアドレス値とするメモリ回路5とを
具え、メモリ回路が、アドレス値に対応したデータを出
力する事により、ｎ倍速度の各クロックによりｎ回サン
プリングされたデータに応じてスタート、データビット
の判定を行った判定値Doを、ビット単位で出力する。
生した場合でも、スタートビットと、データビットの誤
りの無い検出を可能とする。 【構成】 受信データからスタートビットの立下がりエ
ッジを検出するエッジを検出回路1 と、検出信号により
伝送データの１ビット分の時間幅のパルスを生成するワ
ンショットパルス生成回路2 と、その１ビット分のパル
スをイネーブル信号として,受信データのｎ倍の速度の
各クロックにより取り込むシフトレジスタ3 と、出力デ
ータを，通信速度のクロックでラッチするラッチ回路4
と、ラッチデータをアドレス値とするメモリ回路5とを
具え、メモリ回路が、アドレス値に対応したデータを出
力する事により、ｎ倍速度の各クロックによりｎ回サン
プリングされたデータに応じてスタート、データビット
の判定を行った判定値Doを、ビット単位で出力する。
Description
【０００１】
【産業上の利用分野】本発明は非同期データ通信の受信
回路に関する。非同期データ通信では、図13のデータフ
ォーマット例に示す如く、直列伝送データの先頭ビット
を示すスタートビット，中央部の複数ビットのデー
タビット，最後尾を示すストップビットから成るフレ
ームの１個又は複数個のフレームを、送信側から送信し
て、受信側で受信する。この際、受信側としては、ノイ
ズ等により受信データにビット誤りが発生した場合で
も、前記スタートビットの確実な検出と、データビ
ットの誤りの無い検出とが要求される。
回路に関する。非同期データ通信では、図13のデータフ
ォーマット例に示す如く、直列伝送データの先頭ビット
を示すスタートビット，中央部の複数ビットのデー
タビット，最後尾を示すストップビットから成るフレ
ームの１個又は複数個のフレームを、送信側から送信し
て、受信側で受信する。この際、受信側としては、ノイ
ズ等により受信データにビット誤りが発生した場合で
も、前記スタートビットの確実な検出と、データビ
ットの誤りの無い検出とが要求される。
【０００２】
【従来の技術】データ通信には、前述のスタートビット
により各データ間の同期はとるが各ビット間の同期情報
は送らない非同期式と、同時に送られるクロックにより
各ビット間の同期を取る同期式とがある。非同期式で
は、データは必ず文字（キャラクタ）単位で送られる。
各文字の前後に同期の為の情報が挿入される。時間的に
文字の前に入るスタートビット，その後に入るストップ
ビットである。スタートビットは、其の１ビットの期間
が"0" であり，ストップビットと其れ以降のデータを伝
送しないアイドル状態は、"1" であるので、"1" から
"0"への変化があり，此の変化が同期のための情報とな
る。この同期情報は、文字の開始を示す。非同期式は、
そのスタートビットで各文字の同期をとるので，キャラ
クタ同期とも呼ばれ、送信側から特別にビット同期の情
報のクロックは送らない。受信側は受信したデータから
各ビットの区切りを自分で見付ける。直列伝送では伝送
速度が一定なので、受信側は、受信したスタートビット
によりキャラクタの開始を識別したら、其の後は自分で
時間を計ってデータビットの区切りを判定する。受信側
のビットクロック作成回路は、図14に示す如く、一般に
伝送データの速度の16倍の速度の16倍クロックによ
り、受信データをシフトレジスタに取り込む為のビッ
トクロックを作成する。即ち、受信データから、先
ず、状態"1" から状態"0" へのスタートビットを検出
し、其れにより、カウンタをリセットする。そしてカ
ウンタの16クロックの半分８クロックを計数する毎の出
力Q4を、ビットクロックとして使用し、シフトレジス
タに受信データを取り込む。図13のデータフォーマッ
トの最後尾のストップビットは、其の１ビット期間が状
態"1" であるが、積極的な同期の役割は持たない。しか
し、同期を保証する。伝送が続いている間は、ストップ
ビットに続いて直ぐ, 次のキャラクタのスタートビット
が来る。ストップビットにより, 次のキャラクタの同期
情報が保証される。伝送データが途切れた場合は、その
ままアイドル状態"1" となり, 変化は生じない。
により各データ間の同期はとるが各ビット間の同期情報
は送らない非同期式と、同時に送られるクロックにより
各ビット間の同期を取る同期式とがある。非同期式で
は、データは必ず文字（キャラクタ）単位で送られる。
各文字の前後に同期の為の情報が挿入される。時間的に
文字の前に入るスタートビット，その後に入るストップ
ビットである。スタートビットは、其の１ビットの期間
が"0" であり，ストップビットと其れ以降のデータを伝
送しないアイドル状態は、"1" であるので、"1" から
"0"への変化があり，此の変化が同期のための情報とな
る。この同期情報は、文字の開始を示す。非同期式は、
そのスタートビットで各文字の同期をとるので，キャラ
クタ同期とも呼ばれ、送信側から特別にビット同期の情
報のクロックは送らない。受信側は受信したデータから
各ビットの区切りを自分で見付ける。直列伝送では伝送
速度が一定なので、受信側は、受信したスタートビット
によりキャラクタの開始を識別したら、其の後は自分で
時間を計ってデータビットの区切りを判定する。受信側
のビットクロック作成回路は、図14に示す如く、一般に
伝送データの速度の16倍の速度の16倍クロックによ
り、受信データをシフトレジスタに取り込む為のビッ
トクロックを作成する。即ち、受信データから、先
ず、状態"1" から状態"0" へのスタートビットを検出
し、其れにより、カウンタをリセットする。そしてカ
ウンタの16クロックの半分８クロックを計数する毎の出
力Q4を、ビットクロックとして使用し、シフトレジス
タに受信データを取り込む。図13のデータフォーマッ
トの最後尾のストップビットは、其の１ビット期間が状
態"1" であるが、積極的な同期の役割は持たない。しか
し、同期を保証する。伝送が続いている間は、ストップ
ビットに続いて直ぐ, 次のキャラクタのスタートビット
が来る。ストップビットにより, 次のキャラクタの同期
情報が保証される。伝送データが途切れた場合は、その
ままアイドル状態"1" となり, 変化は生じない。
【０００３】
【発明が解決しようとする課題】上述の如く、従来技術
では、受信データを、シフトレジスタに、カウンタの16
クロック計数毎に、取り込むようにしているが、この場
合、受信データをシフトレジスタに取り込むのにカウン
タが、16クロックをカウントする間に１回しか取り込ん
でいないので、其の受信データにノイズ等が含まれて誤
りが生じていると、其のストップビット, データビット
が何れか判らないという問題があった。本発明の目的
は、ノイズ等により受信データにビット誤りが発生した
場合でも、スタートビットと中央部のデータビットと
が、確実にそれと判定できる非同期データ通信の受信回
路を提供することにある。
では、受信データを、シフトレジスタに、カウンタの16
クロック計数毎に、取り込むようにしているが、この場
合、受信データをシフトレジスタに取り込むのにカウン
タが、16クロックをカウントする間に１回しか取り込ん
でいないので、其の受信データにノイズ等が含まれて誤
りが生じていると、其のストップビット, データビット
が何れか判らないという問題があった。本発明の目的
は、ノイズ等により受信データにビット誤りが発生した
場合でも、スタートビットと中央部のデータビットと
が、確実にそれと判定できる非同期データ通信の受信回
路を提供することにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の請求項１の基本構成は、図１の原理図に示す如
く、受信データからスタートビットの立下がりエッジ
("1"→"0")を検出するエッジ検出回路(1) と、其の検出
信号により伝送データ１ビット分の時間幅のパルスを生
成するワンショットパルス生成回路(2) と、其の生成し
た１ビット分のパルスをイネーブル信号として,受信デ
ータの速度のｎ倍の速度のクロックの各クロックにより
受信データを取り込むシフト動作を行うシフトレジスタ
(3) と、其のシフト出力のデータを，通信速度と同じ速
度のクロックでラッチするラッチ回路(4)と、其のラッ
チされたデータを其のままアドレス値として使用するメ
モリ回路(5) とを具え、該メモリ回路(5) が、ラッチ回
路(4) からのアドレス値に対応したデータDoを出力する
事により、受信データの速度のｎ倍速度のクロックの各
クロックによりｎ回サンプリングされたデータに応じて
スタートビット及びデータビットの判定を行った結果の
判定値Doが、ビット単位で出力される様に構成する。ま
た、本発明の請求項２は、前記ビット単位で得られたス
タートビット及びデータビットの判定値Doが、スタート
ビットからデータビットまでの１フレーム単位で、一度
に得られる様にする事を目的としたものであり、上記の
請求項１の構成の後段に、前段のメモリ回路(5)の出力
値Doを受信データの速度の各クロックで取り込み出力す
るラッチ回路の複数n個(61,62─6n)から成るシフトレジ
スタ(6) を具え、該シフトレジスタ(6) の出力として受
信データの１フレーム分の判定結果(Do)を一度に出力す
る様に構成する。また、本発明の請求項３は、前記請求
項１，２では通信速度のｎ倍速度のクロックによりｎ回
サンプリングしたデータに応じてスタートビットを判定
するシフトレジスタ(3),ラッチ回路(4),メモリ回路(5)
から成る処理回路が複雑なので通信速度以上のｎ倍速度
のクロックを使用せずに，通信速度のクロックのみでス
タートビットの判定を行える事を目的としたものであ
り、ワンショットパルス生成回路(2) の出力のデータ１
ビット分のパルスのイネーブル信号の間だけ受信データ
を通過させる窓回路(3) と、其の窓出力の１ビット幅の
受信データをｎ段に一定時間だけ遅延させて出力する遅
延回路(3) と、該遅延回路(3) のｎ段出力のデータの"1
/0" を一定時間の間だけ比較し, オール"0" の場合,オ
ール"1" の場合, 其れ以外の場合と区別して判定する判
定回路(4) とを具え、該判定回路(4) のオール"0" の判
定出力をスタートビットの判定値として出力する様に構
成する。しかし、受信データの１ビット幅のスタートビ
ット内にノイズが含まれている場合には，スタートビッ
トを正規のデータビットと誤認識してしまう恐れがある
ので、本発明の請求項４では、先ず受信データに含まれ
るノイズ成分の検出を行い，其のノイズ成分の検出出力
を基にして受信データの判定を行うことを可能とする事
を目的としたものであり、ワンショットパルス生成回路
(2) の出力のデータ１ビット分のパルスのイネーブル信
号の時間だけ、受信データに含まれるノイズ等の立上が
りエッジをクロック入力として計数するカウンタ回路
(3) と、該カウンタ回路(3)の出力のエッジ回数のカウ
ント値A を基にして, 受信データの１ビットがスタート
ビットとして有効か否かを判定する判定回路(4)とを具
える様に構成する。また、本発明の請求項５は、前記受
信データの１ビットがスタートビットとして有効か否か
の判定を、受信データの１ビット幅の間のノイズ等の立
上がりエッジの回数ではなくて，"1"と"0" の各々の占
有時間の総計を計数し其の時間の総計によりスタートビ
ットの判定を行う事を目的としたものであり、ワンショ
ットパルス生成回路(2) の出力の１ビット分の時間幅の
パルスのイネーブル信号の時間内で，通信速度のｎ倍速
度のクロックの１クロック間だけ受信データを通過させ
る窓回路(3) と、該窓回路(3) の出力をクロック入力と
し、受信データの中の"1" をイネーブル信号として受信
データの状態"1" の時間をカウントするカウンタ回路
(4) と、該カウンタ回路(4) の出力のカウント値A を基
にして受信データの或る１ビットがスタートビットとし
て有効か否かを判定する判定回路(5)を具える様に構成
する。
発明の請求項１の基本構成は、図１の原理図に示す如
く、受信データからスタートビットの立下がりエッジ
("1"→"0")を検出するエッジ検出回路(1) と、其の検出
信号により伝送データ１ビット分の時間幅のパルスを生
成するワンショットパルス生成回路(2) と、其の生成し
た１ビット分のパルスをイネーブル信号として,受信デ
ータの速度のｎ倍の速度のクロックの各クロックにより
受信データを取り込むシフト動作を行うシフトレジスタ
(3) と、其のシフト出力のデータを，通信速度と同じ速
度のクロックでラッチするラッチ回路(4)と、其のラッ
チされたデータを其のままアドレス値として使用するメ
モリ回路(5) とを具え、該メモリ回路(5) が、ラッチ回
路(4) からのアドレス値に対応したデータDoを出力する
事により、受信データの速度のｎ倍速度のクロックの各
クロックによりｎ回サンプリングされたデータに応じて
スタートビット及びデータビットの判定を行った結果の
判定値Doが、ビット単位で出力される様に構成する。ま
た、本発明の請求項２は、前記ビット単位で得られたス
タートビット及びデータビットの判定値Doが、スタート
ビットからデータビットまでの１フレーム単位で、一度
に得られる様にする事を目的としたものであり、上記の
請求項１の構成の後段に、前段のメモリ回路(5)の出力
値Doを受信データの速度の各クロックで取り込み出力す
るラッチ回路の複数n個(61,62─6n)から成るシフトレジ
スタ(6) を具え、該シフトレジスタ(6) の出力として受
信データの１フレーム分の判定結果(Do)を一度に出力す
る様に構成する。また、本発明の請求項３は、前記請求
項１，２では通信速度のｎ倍速度のクロックによりｎ回
サンプリングしたデータに応じてスタートビットを判定
するシフトレジスタ(3),ラッチ回路(4),メモリ回路(5)
から成る処理回路が複雑なので通信速度以上のｎ倍速度
のクロックを使用せずに，通信速度のクロックのみでス
タートビットの判定を行える事を目的としたものであ
り、ワンショットパルス生成回路(2) の出力のデータ１
ビット分のパルスのイネーブル信号の間だけ受信データ
を通過させる窓回路(3) と、其の窓出力の１ビット幅の
受信データをｎ段に一定時間だけ遅延させて出力する遅
延回路(3) と、該遅延回路(3) のｎ段出力のデータの"1
/0" を一定時間の間だけ比較し, オール"0" の場合,オ
ール"1" の場合, 其れ以外の場合と区別して判定する判
定回路(4) とを具え、該判定回路(4) のオール"0" の判
定出力をスタートビットの判定値として出力する様に構
成する。しかし、受信データの１ビット幅のスタートビ
ット内にノイズが含まれている場合には，スタートビッ
トを正規のデータビットと誤認識してしまう恐れがある
ので、本発明の請求項４では、先ず受信データに含まれ
るノイズ成分の検出を行い，其のノイズ成分の検出出力
を基にして受信データの判定を行うことを可能とする事
を目的としたものであり、ワンショットパルス生成回路
(2) の出力のデータ１ビット分のパルスのイネーブル信
号の時間だけ、受信データに含まれるノイズ等の立上が
りエッジをクロック入力として計数するカウンタ回路
(3) と、該カウンタ回路(3)の出力のエッジ回数のカウ
ント値A を基にして, 受信データの１ビットがスタート
ビットとして有効か否かを判定する判定回路(4)とを具
える様に構成する。また、本発明の請求項５は、前記受
信データの１ビットがスタートビットとして有効か否か
の判定を、受信データの１ビット幅の間のノイズ等の立
上がりエッジの回数ではなくて，"1"と"0" の各々の占
有時間の総計を計数し其の時間の総計によりスタートビ
ットの判定を行う事を目的としたものであり、ワンショ
ットパルス生成回路(2) の出力の１ビット分の時間幅の
パルスのイネーブル信号の時間内で，通信速度のｎ倍速
度のクロックの１クロック間だけ受信データを通過させ
る窓回路(3) と、該窓回路(3) の出力をクロック入力と
し、受信データの中の"1" をイネーブル信号として受信
データの状態"1" の時間をカウントするカウンタ回路
(4) と、該カウンタ回路(4) の出力のカウント値A を基
にして受信データの或る１ビットがスタートビットとし
て有効か否かを判定する判定回路(5)を具える様に構成
する。
【０００５】
【作用】本発明の請求項１の図１の構成では、エッジ検
出回路(1) が、受信データの中のスタートビットの立下
がりエッジ("1"→"0")を検出すると、其の検出信号を、
ワンショットパルス生成回路(2) へ送出する。ワンショ
ットパルス生成回路(2)は、受信データの１ビット分の
時間幅のパルスを生成し、シフトレジスタ(3) へ其のイ
ネーブル信号として送出する。シフトレジスタ(3) は、
受信データの速度のｎ倍速度のクロックの各クロックで
入力の受信データを取り込むシフト動作を行う。シフト
レジスタ(3)のシフト出力のデータは、ラッチ回路(4)
にラッチされるが、其のラッチの周期はデータの伝送速
度と同じ速度のクロック周期で行う。ラッチ回路(4) に
ラッチされたデータはそのまま、メモリ回路(5) のアド
レス値として使用され、メモリ回路(5) は、入力のアド
レス値に対応したデータを例えばスタートビットである
か否かの判定値Doとして出力する。此れにより、受信デ
ータの各１ビットの時間を、そのｎ倍速度のクロックに
てｎ回サンプリングしてスタートビット及びデータビッ
トの判定を行い、その結果の判定値Doが、データの１ビ
ット毎に出力されることになる。次に請求項２の図２の
構成では、前記請求項１の構成のメモリ回路(5) の後段
に設けた複数n のラッチ回路(61,62─6n) から成るシフ
トレジスタ(6) が、前段のメモリ回路(5)の出力値Do
を、受信データの速度のクロックで１フレーム分のビッ
ト数のｎ回だけ入力し一括出力する事により、前段のメ
モリ回路(5) にてビット単位で得られたスタートビット
及びデータビットの判定値Doが、スタートビットからデ
ータビットまでの１フレーム単位で、一挙に出力される
ことになる。次の請求項３の図３の構成では、窓回路
(3) が、ワンショットパルス生成回路(2) の出力のデー
タ１ビット分のパルスのイネーブル信号の間だけ受信デ
ータを通過させ、遅延回路(4) が、窓回路(3) の出力の
１ビット幅の受信データを、ｎ段に一定時間だけ遅延さ
せて出力する。そして、判定回路(5) が、遅延回路(4)
のｎ段出力のデータの"1/0" を一定時間の間について比
較し, オール"0" の場合,オール"1" の場合, 其れ以外
の場合と区別して、そのオール"0" の判定出力をスター
トビットの判定値Doとして出力する。従って、通信速度
以上のｎ倍速度のクロックを使用せずに，通信速度のク
ロックのみでスタートビットの判定を行うので、スター
トビットの判定の処理回路は簡素化される。次に請求項
４の図４の構成では、カウンタ回路(3) が、ワンショッ
トパルス生成回路(2) の出力のデータ１ビット分のパル
スのイネーブル信号の時間だけ、受信データに含まれる
ノイズ等の立上がりエッジをクロック入力とするカウン
ト動作を行い、判定回路(4) が、カウンタ回路(3) の出
力の立上がりエッジ回数のカウント値A を基にして, 受
信データの各１ビットがスタートビットとして有効か否
かを判定する。従って、受信データの１ビット幅に含ま
れるノイズ成分の検出出力を基にして直ぐに受信データ
の判定を行うことが可能となる。次の請求項５の図５の
構成では、窓回路(3) が、ワンショットパルス生成回路
(2)の出力の１ビット分のパルスのイネーブル信号の時
間内で，通信速度のｎ倍速度のクロックの１クロック間
だけ受信データを通過させ、カウンタ回路(4) が、該窓
回路(3) の出力をクロック入力とし、受信データの１ビ
ット幅の中の状態"1" の時間のカウント動作を行う。そ
して判定回路(5) が、カウンタ回路(4) の出力のカウン
ト値A を基にして, 受信データの１ビットがスタートビ
ットとして有効か否かを判定する。つまり、スタートビ
ットとして有効か否かの判定を、受信データの１ビット
幅の中のノイズ等の立上がりエッジの回数ではなくて，
状態"1" と"0" の各々の占有時間の総計により行うの
で、立上がりエッジの回数で判定を行う請求項４の構成
では受信データの判定が困難である場合に有効である。
出回路(1) が、受信データの中のスタートビットの立下
がりエッジ("1"→"0")を検出すると、其の検出信号を、
ワンショットパルス生成回路(2) へ送出する。ワンショ
ットパルス生成回路(2)は、受信データの１ビット分の
時間幅のパルスを生成し、シフトレジスタ(3) へ其のイ
ネーブル信号として送出する。シフトレジスタ(3) は、
受信データの速度のｎ倍速度のクロックの各クロックで
入力の受信データを取り込むシフト動作を行う。シフト
レジスタ(3)のシフト出力のデータは、ラッチ回路(4)
にラッチされるが、其のラッチの周期はデータの伝送速
度と同じ速度のクロック周期で行う。ラッチ回路(4) に
ラッチされたデータはそのまま、メモリ回路(5) のアド
レス値として使用され、メモリ回路(5) は、入力のアド
レス値に対応したデータを例えばスタートビットである
か否かの判定値Doとして出力する。此れにより、受信デ
ータの各１ビットの時間を、そのｎ倍速度のクロックに
てｎ回サンプリングしてスタートビット及びデータビッ
トの判定を行い、その結果の判定値Doが、データの１ビ
ット毎に出力されることになる。次に請求項２の図２の
構成では、前記請求項１の構成のメモリ回路(5) の後段
に設けた複数n のラッチ回路(61,62─6n) から成るシフ
トレジスタ(6) が、前段のメモリ回路(5)の出力値Do
を、受信データの速度のクロックで１フレーム分のビッ
ト数のｎ回だけ入力し一括出力する事により、前段のメ
モリ回路(5) にてビット単位で得られたスタートビット
及びデータビットの判定値Doが、スタートビットからデ
ータビットまでの１フレーム単位で、一挙に出力される
ことになる。次の請求項３の図３の構成では、窓回路
(3) が、ワンショットパルス生成回路(2) の出力のデー
タ１ビット分のパルスのイネーブル信号の間だけ受信デ
ータを通過させ、遅延回路(4) が、窓回路(3) の出力の
１ビット幅の受信データを、ｎ段に一定時間だけ遅延さ
せて出力する。そして、判定回路(5) が、遅延回路(4)
のｎ段出力のデータの"1/0" を一定時間の間について比
較し, オール"0" の場合,オール"1" の場合, 其れ以外
の場合と区別して、そのオール"0" の判定出力をスター
トビットの判定値Doとして出力する。従って、通信速度
以上のｎ倍速度のクロックを使用せずに，通信速度のク
ロックのみでスタートビットの判定を行うので、スター
トビットの判定の処理回路は簡素化される。次に請求項
４の図４の構成では、カウンタ回路(3) が、ワンショッ
トパルス生成回路(2) の出力のデータ１ビット分のパル
スのイネーブル信号の時間だけ、受信データに含まれる
ノイズ等の立上がりエッジをクロック入力とするカウン
ト動作を行い、判定回路(4) が、カウンタ回路(3) の出
力の立上がりエッジ回数のカウント値A を基にして, 受
信データの各１ビットがスタートビットとして有効か否
かを判定する。従って、受信データの１ビット幅に含ま
れるノイズ成分の検出出力を基にして直ぐに受信データ
の判定を行うことが可能となる。次の請求項５の図５の
構成では、窓回路(3) が、ワンショットパルス生成回路
(2)の出力の１ビット分のパルスのイネーブル信号の時
間内で，通信速度のｎ倍速度のクロックの１クロック間
だけ受信データを通過させ、カウンタ回路(4) が、該窓
回路(3) の出力をクロック入力とし、受信データの１ビ
ット幅の中の状態"1" の時間のカウント動作を行う。そ
して判定回路(5) が、カウンタ回路(4) の出力のカウン
ト値A を基にして, 受信データの１ビットがスタートビ
ットとして有効か否かを判定する。つまり、スタートビ
ットとして有効か否かの判定を、受信データの１ビット
幅の中のノイズ等の立上がりエッジの回数ではなくて，
状態"1" と"0" の各々の占有時間の総計により行うの
で、立上がりエッジの回数で判定を行う請求項４の構成
では受信データの判定が困難である場合に有効である。
【０００６】
【実施例】図６は、図１の本発明の請求項１の実施例の
構成図であり、図１の請求項１のエッジ検出回路(1) と
ワンショットパルス生成回路(2) は、図６のフリップフ
ロップJK-FF とモノステーブルマルチバイブレータとで
構成され、JK-FF の CLK入力端に入力する受信データの
最初の状態"1" で、回路動作を開始し，以後の１ビット
の間は動作を停止して，１ビットの時間幅の１パルスを
Q出力端から次段へ出力する。次段の図１のシフトレジ
スタ(3) は、図６の通信速度の任意のｎ倍クロックを分
周回路で分周した例えば８倍速度のクロックで、DATA入
力端に入力する受信データを取り込むシフト動作をする
8 bitシフトレジスタで構成され、図１のラッチ回路
(4) は、図６の通信速度と同速度のクロックで、該 8 b
itシフトレジスタの出力データQ A 〜Q H を入力端D0〜
D7にラッチするフリップフロップFFで構成される。そし
て図１のメモリ回路(5) は、図６の 1 x nメモリで構成
され、前記ラッチ回路(4) の FF の出力データQ0〜Q
7を、アドレスA0〜A7として入力し該アドレスA0〜A7に
対応したデータQ0〜Q7をｎ回だけ基準データと比較して
例えばスタートビットであるか否かの判定値Doとして出
力する。此れにより、受信データの各１ビットの時間
を, その８倍速度（周期は1/8)のクロックにより，８回
サンプリングされたデータに応じたスタートビット及び
データビットの判定を行い、その結果の判定値Doが、受
信データの１ビット単位で、出力される。次に図７は、
図２の本発明の請求項２の実施例の構成図であり、図２
の請求項２のシフトレジスタ(6) は、図７のｎビットの
シフトレジスタ(6)で構成され、図６の 1 x nメモリ(5)
と同じ図７の 1 x nメモリ(5) の後段に設けられて、
前段のメモリ回路(5)の出力のビット単位の判定値Do
を、受信データの速度のクロックで１フレームのビット
数に等しいｎ回だけ入力し一括出力する事により、先に
メモリ回路(5) にてビット単位で得たスタートビット及
びデータビットの判定値Doを、スタートビットからデー
タビットまでの１フレーム単位で、判定値1 〜判定値n
として一挙に出力する。次に図８は、図３の本発明の請
求項３の実施例の構成図であり、図３の請求項３の窓回
路(3) は、図８の ANDゲート(3) で構成される。該 AND
ゲート(3) は、モノマルチバイブレータ(2) の Q出力で
あるデータ１ビット分のパルスのイネーブル信号の間だ
け受信データを通過させ、遅延回路(4) であるディレイ
ライン(4) が、該ANDゲート(3) の出力の１ビット幅の
受信データを、４段に一定時間だけ遅延させて出力Out1
〜Out4を出力する。そして判定回路(5) であるデータセ
レクタ(5) が、ディレイライン(4) の４段出力Out1〜Ou
t4をアドレスとするデータの状態"1/0" を一定時間の間
について比較し、その出力Out を，通信速度のクロック
により，D-FFにラッチする事で、オール"0" の場合,オ
ール"1" の場合, 其れ以外の場合と区別する。そして、
オール"0" の判定出力をスタートビットの判定値Doとし
て出力する。従って、通信速度以上のｎ倍速度のクロッ
クを使用せずに，通信速度のクロックのみでスタートビ
ットの判定を行うので、スタートビットを判定する処理
回路が簡素化される。次に図９は、図４の本発明の請求
項４の実施例の構成図であり、図４の請求項４のカウン
タ(3) は、図９の例えば４bit のカウンタとして構成さ
れ、モノマルチバイブレータ(2) の Q出力であるデータ
１ビット分のパルスをイネーブル信号としてENB に入力
している時間の間に、受信データに含まれているノイズ
成分の立上がりの回数を計数する。判定回路(4) のコン
パレータ(4)が、カウンタ(3) の出力Q A 〜QDの立上が
り回数のカウント値A を基準回数データB と比較し, 受
信データの各１ビットがスタートビットとして有効か否
かを判定する。従って、受信データに含まれるノイズ成
分の検出出力を基にして直接に受信データの判定を行う
ことが可能となる。図10は、此の請求項４の実施例の動
作のタイムチャートであり、(1)受信データのスタート
ビットの１ビット幅の期間に、４個のノイズが含まれて
いる場合の、(2) イネーブル信号と、(3) カウンタ値と
を示す。判定回路(4) における判定の為の基準回数デー
タB を、例えば10回とすれば、受信データの１ビット幅
の期間に４個のノイズが含まれていても、其の１ビット
はスタートビットであると判定する。しかし、此の請求
項４の方法は、受信データの１ビット幅の期間に含まれ
るノイズの数が多い場合には有効であるが、少ない場合
には不適切である。此の１ビット幅の期間に含まれるノ
イズの数が少ない場合に対応する方法が、請求項５の構
成である。図11は、図５の本発明の請求項５の実施例の
構成図であり、図12は其の実施例の動作のタイムチャー
トである。図５の請求項５の窓回路(3) は、図11の実施
例では ANDゲート(3) で構成され、図５のカウンタ(4)
は、図11ではｎ倍クロックでカウント動作をするカウン
タ回路(4) として構成される。AND ゲート(3) は、ワン
ショットパルス生成回路(2) の出力の１ビット分のパル
スのイネーブル信号の時間内で，通信速度のｎ倍速度
のクロックの１クロック間だけ受信データを通過させ、
カウンタ回路(4) が、該AND ゲート( 3)の出力をクロ
ック入力とし、受信データの中の"1" をイネーブル
信号として, 受信データの状態"1" の時間のカウント動
作を行う。そして判定回路(5) が、カウンタ回路(4) の
出力のカウント値A =9を基にして, 受信データの１ビ
ット幅がスタートビットとして有効か否かを判定する。
つまり、受信データの任意の１ビットが、スタートビッ
トとして有効か否かの判定を、受信データの１ビット幅
の間のノイズ等の立上がりエッジの回数ではなくて，１
ビット幅内の状態"1" と"0" の各々の占有時間の総計に
より行うので、ノイズの立上がりエッジの回数で判定を
行う請求項４の構成では受信データの判定が困難である
場合に有効である。なお、以上の実施例では、受信デー
タの１ビットのスタートビットの判定処理についてのみ
記載したが、スタートビットからデータビットまでの複
数ビットの１フレーム分についての一括判定も可能であ
る。この場合には、イネーブル信号は１ビット分ではな
くて、１フレーム分の長さとなる。請求項４，請求項５
のカウンタのカウント値による判定方法についても同じ
であり、受信データに応じてカウント値は決まっている
ので、カウント値が其の規定のカウント値以外となった
場合は、エラーとすれば良い。
構成図であり、図１の請求項１のエッジ検出回路(1) と
ワンショットパルス生成回路(2) は、図６のフリップフ
ロップJK-FF とモノステーブルマルチバイブレータとで
構成され、JK-FF の CLK入力端に入力する受信データの
最初の状態"1" で、回路動作を開始し，以後の１ビット
の間は動作を停止して，１ビットの時間幅の１パルスを
Q出力端から次段へ出力する。次段の図１のシフトレジ
スタ(3) は、図６の通信速度の任意のｎ倍クロックを分
周回路で分周した例えば８倍速度のクロックで、DATA入
力端に入力する受信データを取り込むシフト動作をする
8 bitシフトレジスタで構成され、図１のラッチ回路
(4) は、図６の通信速度と同速度のクロックで、該 8 b
itシフトレジスタの出力データQ A 〜Q H を入力端D0〜
D7にラッチするフリップフロップFFで構成される。そし
て図１のメモリ回路(5) は、図６の 1 x nメモリで構成
され、前記ラッチ回路(4) の FF の出力データQ0〜Q
7を、アドレスA0〜A7として入力し該アドレスA0〜A7に
対応したデータQ0〜Q7をｎ回だけ基準データと比較して
例えばスタートビットであるか否かの判定値Doとして出
力する。此れにより、受信データの各１ビットの時間
を, その８倍速度（周期は1/8)のクロックにより，８回
サンプリングされたデータに応じたスタートビット及び
データビットの判定を行い、その結果の判定値Doが、受
信データの１ビット単位で、出力される。次に図７は、
図２の本発明の請求項２の実施例の構成図であり、図２
の請求項２のシフトレジスタ(6) は、図７のｎビットの
シフトレジスタ(6)で構成され、図６の 1 x nメモリ(5)
と同じ図７の 1 x nメモリ(5) の後段に設けられて、
前段のメモリ回路(5)の出力のビット単位の判定値Do
を、受信データの速度のクロックで１フレームのビット
数に等しいｎ回だけ入力し一括出力する事により、先に
メモリ回路(5) にてビット単位で得たスタートビット及
びデータビットの判定値Doを、スタートビットからデー
タビットまでの１フレーム単位で、判定値1 〜判定値n
として一挙に出力する。次に図８は、図３の本発明の請
求項３の実施例の構成図であり、図３の請求項３の窓回
路(3) は、図８の ANDゲート(3) で構成される。該 AND
ゲート(3) は、モノマルチバイブレータ(2) の Q出力で
あるデータ１ビット分のパルスのイネーブル信号の間だ
け受信データを通過させ、遅延回路(4) であるディレイ
ライン(4) が、該ANDゲート(3) の出力の１ビット幅の
受信データを、４段に一定時間だけ遅延させて出力Out1
〜Out4を出力する。そして判定回路(5) であるデータセ
レクタ(5) が、ディレイライン(4) の４段出力Out1〜Ou
t4をアドレスとするデータの状態"1/0" を一定時間の間
について比較し、その出力Out を，通信速度のクロック
により，D-FFにラッチする事で、オール"0" の場合,オ
ール"1" の場合, 其れ以外の場合と区別する。そして、
オール"0" の判定出力をスタートビットの判定値Doとし
て出力する。従って、通信速度以上のｎ倍速度のクロッ
クを使用せずに，通信速度のクロックのみでスタートビ
ットの判定を行うので、スタートビットを判定する処理
回路が簡素化される。次に図９は、図４の本発明の請求
項４の実施例の構成図であり、図４の請求項４のカウン
タ(3) は、図９の例えば４bit のカウンタとして構成さ
れ、モノマルチバイブレータ(2) の Q出力であるデータ
１ビット分のパルスをイネーブル信号としてENB に入力
している時間の間に、受信データに含まれているノイズ
成分の立上がりの回数を計数する。判定回路(4) のコン
パレータ(4)が、カウンタ(3) の出力Q A 〜QDの立上が
り回数のカウント値A を基準回数データB と比較し, 受
信データの各１ビットがスタートビットとして有効か否
かを判定する。従って、受信データに含まれるノイズ成
分の検出出力を基にして直接に受信データの判定を行う
ことが可能となる。図10は、此の請求項４の実施例の動
作のタイムチャートであり、(1)受信データのスタート
ビットの１ビット幅の期間に、４個のノイズが含まれて
いる場合の、(2) イネーブル信号と、(3) カウンタ値と
を示す。判定回路(4) における判定の為の基準回数デー
タB を、例えば10回とすれば、受信データの１ビット幅
の期間に４個のノイズが含まれていても、其の１ビット
はスタートビットであると判定する。しかし、此の請求
項４の方法は、受信データの１ビット幅の期間に含まれ
るノイズの数が多い場合には有効であるが、少ない場合
には不適切である。此の１ビット幅の期間に含まれるノ
イズの数が少ない場合に対応する方法が、請求項５の構
成である。図11は、図５の本発明の請求項５の実施例の
構成図であり、図12は其の実施例の動作のタイムチャー
トである。図５の請求項５の窓回路(3) は、図11の実施
例では ANDゲート(3) で構成され、図５のカウンタ(4)
は、図11ではｎ倍クロックでカウント動作をするカウン
タ回路(4) として構成される。AND ゲート(3) は、ワン
ショットパルス生成回路(2) の出力の１ビット分のパル
スのイネーブル信号の時間内で，通信速度のｎ倍速度
のクロックの１クロック間だけ受信データを通過させ、
カウンタ回路(4) が、該AND ゲート( 3)の出力をクロ
ック入力とし、受信データの中の"1" をイネーブル
信号として, 受信データの状態"1" の時間のカウント動
作を行う。そして判定回路(5) が、カウンタ回路(4) の
出力のカウント値A =9を基にして, 受信データの１ビ
ット幅がスタートビットとして有効か否かを判定する。
つまり、受信データの任意の１ビットが、スタートビッ
トとして有効か否かの判定を、受信データの１ビット幅
の間のノイズ等の立上がりエッジの回数ではなくて，１
ビット幅内の状態"1" と"0" の各々の占有時間の総計に
より行うので、ノイズの立上がりエッジの回数で判定を
行う請求項４の構成では受信データの判定が困難である
場合に有効である。なお、以上の実施例では、受信デー
タの１ビットのスタートビットの判定処理についてのみ
記載したが、スタートビットからデータビットまでの複
数ビットの１フレーム分についての一括判定も可能であ
る。この場合には、イネーブル信号は１ビット分ではな
くて、１フレーム分の長さとなる。請求項４，請求項５
のカウンタのカウント値による判定方法についても同じ
であり、受信データに応じてカウント値は決まっている
ので、カウント値が其の規定のカウント値以外となった
場合は、エラーとすれば良い。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、
受信データの１ビット幅におけるサンプリングを，通信
速度のｎ倍速度のクロックの各クロックによりｎ回行う
ので、従来の１回よりも多く行うことが出来て且つスタ
ートビット及びデータビットの判定が簡単に出来る。
其の判定がハードウェアの回路により行われてソフトウ
ェアを使用しなくともよいので、判定の信頼性を向上す
る効果が得られる。
受信データの１ビット幅におけるサンプリングを，通信
速度のｎ倍速度のクロックの各クロックによりｎ回行う
ので、従来の１回よりも多く行うことが出来て且つスタ
ートビット及びデータビットの判定が簡単に出来る。
其の判定がハードウェアの回路により行われてソフトウ
ェアを使用しなくともよいので、判定の信頼性を向上す
る効果が得られる。
【図１】 本発明の請求項１の非同期データの受信回路
の原理図
の原理図
【図２】 本発明の請求項２の非同期データの受信回路
の原理図
の原理図
【図３】 本発明の請求項３の非同期データの受信回路
の原理図
の原理図
【図４】 本発明の請求項４の非同期データの受信回路
の原理図
の原理図
【図５】 本発明の請求項５の非同期データの受信回路
の原理図
の原理図
【図６】 本発明の請求項１の実施例の構成図
【図７】 本発明の請求項２の実施例の構成図
【図８】 本発明の請求項３の実施例の構成図
【図９】 本発明の請求項４の実施例の構成図
【図１０】 本発明の請求項４の実施例の動作のタイム
チャート
チャート
【図１１】 本発明の請求項５の実施例の構成図
【図１２】 本発明の請求項５の実施例の動作のタイム
チャート
チャート
【図１３】 従来の非同期通信のデータフォーマット例
【図１４】 従来の非同期通信の受信側のビットクロッ
ク作成回路と其の動作のタイムチャート
ク作成回路と其の動作のタイムチャート
図１, 図２中、(1) はエッジ検出回路、(2) ワンショッ
トパルス生成回路、(3)はシフトレジスタ、(4) はラッ
チ回路、(5) はメモリ回路、(6) はシフトレジスタ、図
３中、(1) はエッジ検出回路、(2) ワンショットパルス
生成回路、(3)は窓回路、(4) は遅延回路、(5) は判定
回路、図４中、(1) はエッジ検出回路、(2) ワンショッ
トパルス生成回路、(3) はカウンタ回路、(4) は判定回
路、図５中、(1) はエッジ検出回路、(2) ワンショット
パルス生成回路、(3) は窓回路、(4) はカウンタ回路、
(5) は判定回路である。
トパルス生成回路、(3)はシフトレジスタ、(4) はラッ
チ回路、(5) はメモリ回路、(6) はシフトレジスタ、図
３中、(1) はエッジ検出回路、(2) ワンショットパルス
生成回路、(3)は窓回路、(4) は遅延回路、(5) は判定
回路、図４中、(1) はエッジ検出回路、(2) ワンショッ
トパルス生成回路、(3) はカウンタ回路、(4) は判定回
路、図５中、(1) はエッジ検出回路、(2) ワンショット
パルス生成回路、(3) は窓回路、(4) はカウンタ回路、
(5) は判定回路である。
Claims (5)
- 【請求項１】 直列伝送データの先頭を示す符号"0" の
１ビットで同期情報でもあるスタートビットと中央の複
数ビットのデータビットと最後尾を示す符号"1" のスト
ップビットとから成るフレームの１個又は複数個を受信
した受信データから該スタートビットとデータビットと
を判別する非同期データの受信回路において、該受信デ
ータからスタートビットの立下がりエッジ("1"→"0")を
検出するエッジ検出回路(1) と、其の検出信号により伝
送データの１ビット分の時間幅のパルスを生成するワン
ショットパルス生成回路(2) と、其の生成した１ビット
分のパルスをイネーブル信号として,受信データの速度
のｎ倍の速度のクロックの各クロックにより受信データ
を取り込むシフト動作を行うシフトレジスタ(3)と、其
のシフト出力のデータを，伝送速度と同じ速度のクロッ
クでラッチするラッチ回路(4)と、其のラッチされたデ
ータを其のままアドレス値として使用するメモリ回路
(5) とを具え、該メモリ回路(5) が、ラッチ回路(4)か
らのアドレス値に対応したデータ(Do)を出力する事によ
り、受信データのｎ倍の速度の各クロックによりｎ回サ
ンプリングされたデータに応じてスタートビット及びデ
ータビットの判定を行った判定値(Do)をビット単位で出
力することを特徴とした非同期データの受信回路。 - 【請求項２】 前記メモリ回路(5) の後段に、前段のメ
モリ回路(5)の出力値(Do)を受信データの各クロックで
取り込み出力するラッチ回路の複数n個(61,62─6n)から
成るシフトレジスタ(6)を具え、該シフトレジスタ(6)
の出力として受信データの１フレーム分のスタートビッ
ト及びデータビットの判定結果を一度に出力することを
特徴とした請求項１記載の非同期データの受信回路。 - 【請求項３】 前記ワンショットパルス生成回路(2) の
出力のデータ１ビット分のパルスのイネーブル信号の間
だけ受信データを通過させる窓回路(3) と、其の窓出力
の１ビット幅の受信データをｎ段に一定時間だけ遅延さ
せて出力する遅延回路(4) と、該遅延回路(4) のｎ段出
力のデータを一定時間について比較し, オール"0" の場
合,オール"1" の場合, 其れ以外の場合と区別して判定
する判定回路(5) とを具え、判定回路(5) のオール"0"
の判定出力をスタートビットの判定値(Do)とすることを
特徴とした請求項１記載の非同期データの受信回路。 - 【請求項４】 前記ワンショットパルス生成回路(2) の
出力のデータ１ビット分のパルスのイネーブル信号の時
間だけ、受信データに含まれるノイズ等の立上がりエッ
ジをクロック入力としてカウントするカウンタ回路(3)
と、該カウンタ回路(3)の出力のカウント値(A) を基に
して, 受信データの或る１ビットがスタートビットとし
て有効か否かを判定する判定回路(4)とを具えたことを
特徴とした請求項１記載の非同期データの受信回路。 - 【請求項５】 前記ワンショットパルス生成回路(2) の
出力のデータ１ビット分のパルスのイネーブル信号の時
間内で，通信速度のｎ倍の速度のクロックの１クロック
間だけ受信データを通過させる窓回路(3) と、該窓回路
(3) の出力をクロック入力とし受信データの中の"1" を
イネーブル信号として受信データの状態"1" の時間をカ
ウント動作を行うカウンタ回路(4) と、該カウンタ回路
(4) の出力のカウント値(A)を基にして受信データの或
る１ビットがスタートビットとして有効か否かを判定す
る判定回路(5)とを具えたことを特徴とした請求項１記
載の非同期データの受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001020A JPH07212413A (ja) | 1994-01-11 | 1994-01-11 | 非同期データの受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001020A JPH07212413A (ja) | 1994-01-11 | 1994-01-11 | 非同期データの受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212413A true JPH07212413A (ja) | 1995-08-11 |
Family
ID=11489891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001020A Withdrawn JPH07212413A (ja) | 1994-01-11 | 1994-01-11 | 非同期データの受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212413A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393621B1 (ko) * | 2001-08-09 | 2003-08-02 | 삼성전자주식회사 | 데이터 수신기에서 잡음제거장치 및 방법 |
| US6643793B1 (en) * | 1999-10-21 | 2003-11-04 | Oki Electric Industry Co., Ltd. | Apparatus for transferring and holding data based on a selected clock rate |
| JP2012085051A (ja) * | 2010-10-08 | 2012-04-26 | Fujitsu Semiconductor Ltd | シリアルデータ受信装置 |
-
1994
- 1994-01-11 JP JP6001020A patent/JPH07212413A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643793B1 (en) * | 1999-10-21 | 2003-11-04 | Oki Electric Industry Co., Ltd. | Apparatus for transferring and holding data based on a selected clock rate |
| KR100393621B1 (ko) * | 2001-08-09 | 2003-08-02 | 삼성전자주식회사 | 데이터 수신기에서 잡음제거장치 및 방법 |
| JP2012085051A (ja) * | 2010-10-08 | 2012-04-26 | Fujitsu Semiconductor Ltd | シリアルデータ受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |