KR910013272A - 2개의 비동기 포인터들 사이의 비교차와 프로그래값들 사이의 측정차를 결정하기 위한 방법 및 장치 - Google Patents

2개의 비동기 포인터들 사이의 비교차와 프로그래값들 사이의 측정차를 결정하기 위한 방법 및 장치 Download PDF

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Abstract

내용 없음.

Description

2개의 비동기 포인터들 사이의 비교차와 프로그램값들 사이의 측정차를 결정하기 위한 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 플래그 발생 회로(flag generation circuit)를 포함한 선입선출 메모리(이하FIFO 메모리라 함)의 블록도,
제2도는 제1도에 예시된 FIFO 메모리의 상태 플래그 발생회로의 블록도,
제3도는 제2도에 도시된 계수기 블록의 상세 논리도.

Claims (5)

  1. 규정된 2진수에 비교되는 제1클럭 신호와 제2클럭 신호 사이의 차를 나타내는 출력 신호를 발생시키는 장치에 있어서, 상기 장치는, (a) 상기 제 1클럭 신호의 제1클럭 펄스들의 수와 상기 제 2클럭 신호의 제 2클럭 펄스들의 수를 각각 계수하는 제 1계수기 및 제 2계수기와; (b) 상기 제 1계수기의 계수차와 상기 제 2계수기의 계수차에 각각 대응하며, 균일한 클럭 계수와 비균일한 클럭 계수들에 각각 대응하는 제 1 및 제 2 논리 상태를 각각 가지는 "참" 및 "보상" 차 신호들은 각각 발생시키는 감산기 회로와; (c) 상기 "참" 및 "보상" 차 신호들중 선택적 신호의 논리 상태를 상기 규정된 2진수의 논리 상태에 비교하기 위한 "참" 및 "보상" 신호 입력들을 가지는 비교기 회로와; (d) 상기 규정된 2진수가 제1논리 상태에 있을때에는 상기 "참" 및 "보상" 차 신호들을 상기 비교기의 "참" 입력 및 "보상" 입력에 선택적으로 연결하고, 상기 규정된 2진수가 제 2 논리 상태에 있을때에는 상기 "참" 및 "보상" 차 신호들을 상기 비교기의 "참" 입력 및 "보상" 입력에 선택적으로 각각 연결하도록 상기 감산기 회로와 상기 비교기 회로 사이에 삽입된 프로그램 선택기 회로와; (e) 상기 선택된 차 신호의 논리 상태가 상기 규정된 2진수의 논리 상태와 동일하면 제 1 논리 상태의 출력을 제공하고, 상기 선택된 차신호의 논리 상태가 상기 규정된 2진수의 논리 상태와 같지 않으면 제 2 논리 상태의 출력을 제공하는 출력 회로로 구성됨을 특징으로 하는 규정된 2진수에 비교되는 제 1클럭 신호와 제 2 클럭 신호 사이의 차를 나타내는 출력 신호를 발생시키는 장치.
  2. 제1항에 있어서, 상기 프로그램 선택기 회로는 제 1전송 게이트와 제 2 전송 게이트로 구성되고, 상기 전송 게이트의 각각은 상기 규정된 2진수의 논리 상태에 대응하는 논리 상태를 가지는 프로그램 비트를 수신하도록 연결된 입력을 가지며, 한 전송 게이트는 "참" 및 "보상" 차 신호들중 한 신호에 연결된 입력을 가지며 다른 전송 게이트는 상기 "참" 및 "보상" 차 신호들중 상기 다른 신호에 연결된 입력을 가지며, 상기 전송 게이트들은 상기 비교기 회로의 "참" 및 "보상" 신호 입력들에 각각 연결된 제 1 및 제 2전송 게이트 출력들을 가짐을 특징으로 하는 규정된 2진수에 비교되는 제 1클럭 신호와 제 2클럭 신호 사이의 차를 나타내는 출력 신호를 발생시키는 장치.
  3. FIFO 메모리의 "풀리스" 또는 "엠프티니스"에 관련된 출력 신호를 발생시키는 회로의 블록을 내포하는 FIFO 메모리에 있어서, 상기 회로의 블록은, (a) 상기 FIFO메모리에 의해 수신된 판독 클럭 펄스들의 수와 기록 펄스들의 수를 각각 계수하는 제1계수기 및 제2계수기와; (b) 상기 제1계수기의 판독 펄스 계수와 상기 제2계수기의 기록 펄스 계수 차에 대응하며, 균일한 펄스 계수와 비균일한 펄스 계수들에 대응하는 제1 및 제 2논리 상태들을 각각 가지는 "참" 및 "보상" 차 신호를 각각 발생시키는 감산기 회로와; (c) 상기 "참" 및 "보상" 차 신호들증 선택된 신호의 논리 상태를 상기 규정된 2진수의 논리 상태에 비교하기 위한 "참" 및 "보상" 신호 입력들을 가지는 비교기 회로와; (d) 상기 규정된 2진수의 논리 상태에 따라서 상기 "참" 및 "보상" 차 신호들을 각각 상기 비교기의 "참" 입력 및 "보상" 입력에 선택적으로 연결 및 횡-연결하기 위하여 상기 감산기 회로와 상기 비교기 사이에 삽입된 프로그램 선택기 회로와; (e) 상기 선택된 차 신호의 논리 상태가 상기 규정된 2진수의 논리 상태와 같으면 상기 출력 신호를 제1논리 상태에 있게하는 수단으로 구성됨을 특징으로 하는 FIFO 메모리의 "풀리스" 또는 "엠프티니스"에 관련된 출력 신호를 발생시키는 회로의 블록을 내포하는 FIFO 메모리.
  4. 제3항에 있어서, 상기 프로그램 선택기 회로는 제 1전송 게이트와 제 2전송 게이트로 구성되며, 상기 전송 게이트의 각각은 상기 규정된 2진수의 논리 상태에 대응하는 논리 상태를 가지는 프로그램 비트를 수신하도록 연결된 입력을 가지며, 한 전송 게이트는 상기 "참" 및 "보상" 차 신호들중 한 신호에 연결된 입력을 가지며 다른 전송 게이트는 상기 "참" 및 "보상" 차 신호들중의 상기 다른 신호에 연결된 입력을 가지며, 상기 전송 게이트들은 상기 비교기 회로의 상기 "참" 및 "보상" 신호 입력들에 각각 연결된 "참" 및 "보상" 전송 게이트 출력들을 가짐을 특징으로 하는 FIFO 메모리의 "풀리스" 또는 "엠프티니스"에 관련된 출력 신호를 발생시키는 회로의 블록을 내포하는 FIFO 메모리.
  5. 규정된 2진수에 비교되는 2개의 비동기 클럭 신호들 사이의 차를 나타내는 출력 신호를 발생시키는 방법에 있어서, (a) 제 1계수기에서 상기 제1클럭 신호의 제1클럭 펄스들의 수를 계수하고 제2게수기에서 상기 제2클럭 신호의 제2클럭 펄스들의 수를 계수하는 단계와; (b) 상기 제2계수기의 계수에서 상기 제1계수의 계수를 감산하여 균일한 클럭 계수와 비균일한 클럭 계수에 각각 대응하는 제1 및 제 2논리 상태를 각각 가지는 "참" 및 "보상" 차 신호들을 발생하는 단계와; (c) 상기 단계(b)에서 발생된 상기 "참" 및 "보상" 차 신호들중 선택된 신호의 논리 상태를 상기 규정된 2진수의 논리 상태와 비교하는 단계와; (d) 상기 선택된 차 신호의 논리 상태가 상기 규정된 2진수의 논리 상태와 같으면 상기 출력 신호를 제1논리 상태에 있게하고, 상기 선택된 차 신호의 논리 상태가 상기 규정된 2진수의 논리 상태와 같으면 상기 출력 신호를 제2논리 상태에 있게하는 단계로 구성됨을 특징으로 하는 규정된 2진수에 비교되는 2개의 비동기 클럭 신호들 사이의 차를 나타내는 출력 신호를 발생시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900021543A 1989-03-31 1990-12-21 2개의 비동기 포인터들 사이의 비교차와 프로그래값들 사이의 측정차를 결정하기 위한 방법 및 장치 KR910013272A (ko)

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