KR0124771Y1 - 병렬 데이타 선입 선출 장치 - Google Patents

병렬 데이타 선입 선출 장치

Info

Publication number
KR0124771Y1
KR0124771Y1 KR2019930010980U KR930010980U KR0124771Y1 KR 0124771 Y1 KR0124771 Y1 KR 0124771Y1 KR 2019930010980 U KR2019930010980 U KR 2019930010980U KR 930010980 U KR930010980 U KR 930010980U KR 0124771 Y1 KR0124771 Y1 KR 0124771Y1
Authority
KR
South Korea
Prior art keywords
write
read
data
enable signal
output value
Prior art date
Application number
KR2019930010980U
Other languages
English (en)
Other versions
KR950001971U (ko
Inventor
박병창
Original Assignee
정장호
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정장호, 엘지정보통신주식회사 filed Critical 정장호
Priority to KR2019930010980U priority Critical patent/KR0124771Y1/ko
Publication of KR950001971U publication Critical patent/KR950001971U/ko
Application granted granted Critical
Publication of KR0124771Y1 publication Critical patent/KR0124771Y1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Abstract

본 고안은 병렬 데이타를 비트별로 순서에 따라 직접 입출력하는 선입 선출 장치에 관한 것으로, 특히 입출력되는 데이타의 유효비트가 일정하지 않을 경우 데이타 입력에서 출력까지의 지연 시간이 적어지도록 한 병렬 데이타 선입 선출 장치에 관한 것이다.
이러한 본 고안은 기록/판독 인에이블 신호가 고전위일 경우에만 기록/판독 래치부(30)(80)의 출력값을 증가시키는 기록/판독 카운터(40)(90)를 구비하여 각 비트별로 어드레스 신호를 만들고 병렬 데이터를 직접 입출력함으로써 병렬/직렬 변환, 직렬/병렬 변환으로 인한 시간 지연을 없앨 수 있도록 한 것이다.

Description

병렬 데이타 선입 선출 장치
제1도는 종래의 선입 선출 장치의 블럭 구성도.
제2도는 본 고안의 병렬 데이타 선입 선출 장치의 블럭 구성도.
* 도면의 주요부분에 대한 부호의 설명
10:기록 코더 20,70:가산부
30:기록 래치부 40:기록 카운터
50:레지스터 60:판독 코더
80:판독 래치부 90:판독 카운터
본 고안은 병렬 데이타를 비트별로 순서에 따라 직접 입출력하는 선입 선출 장치에 관한 것으로, 특히 입출력되는 데이타의 유효비트가 일정하지 않을 경우 데이타 입력에서 출력까지의 지연시간이 적어지고 아울러 직렬로 처리하기에는 데이타 속도가 빨라서 곤란한 경우에도 적당하도록 한 병렬 데이타 선입 선출 장치에 관한 것이다.
종래의 병렬 데이타 선입 선출(First In First Out)장치는 제1도에 도시된 바와 같이, 병렬 기록 클럭 신호에 의해 입력된 병렬 기록 데이타를 직렬 기록 클럭 신호에 동기시켜 직렬 기록 데이타로 변환하는 병렬/직렬 변환부(1)와, 직렬 기록 클럭 신호에 동기된 병렬/직렬 변환부(1)의 출력 데이타를 입력받아 기록 인에이블 신호에 따라 유효 데이타만을 기록하고 직렬 판독 클럭 신호에 동기된 직렬 판독 데이타중 판독 인에이블 신호에 따라 유효 데이타만을 출력하는 직렬 선입 선출부(2)와, 직렬 판독 클럭 신호에 의해 입력된 직렬 판독 데이타를 병렬 판독 클럭 신호에 동기시켜 병렬 데이타로 변환하는 직렬/병렬 변환부(3)로 구성되어 있었다.
이와 같이 구성된 종래 회로에 8비트의 기록할 데이타가 입력되면, 이 병렬 데이타는 병렬/직렬 변환부(1)로 입력되어 직렬 기록 클럭 신호에 따라 직렬 데이타로 바뀌게 된다.
병렬/직렬 변환부(1)에서 출력된 직렬 기록 데이타는 직렬 기록 클럭 신호와 함께 직렬 선입 선출부(2)로 입력되고, 이때 직렬 선입 선출부(2)에는 직렬 기록 데이타중 유효 데이타의 위치에서만 고전위 상태이고 나머지 데이타 입력시에는 저전위 상태인 기록 인에이블 신호가 입력된다.
그러므로 직렬 선입 선출부(2)는 기록 인에이블 신호가 고전위일 경우에만 입력된 직렬 기록 데이타를 기록하게 된다.
직렬 선입 선출부(2)의 데이타 출력시에는 병렬 판독 클럭 신호보다 N배(N은 병렬 데이타의 비트수) 빠른 직렬 판독 클럭 신호가 입력되고, 직렬 판독 데이타중 유효 데이타가 위치할 때에만 고전위 상태이고 나머지에서는 저전위 상태인 판독 인에이블 신호가 입력된다.
직렬 선입 선출부(2)는 판독 인에이블 신호가 고전위일 경우에만 기록된 데이타를 읽어 직렬 판독 데이타를 출력하고, 이 데이타는 직렬 판독 클럭 신호에 따라 직렬/병렬 변환부(3)로 입력되어 병렬 판독 클럭 신호에 의해 8비트의 병렬 데이타로 바뀌게 된다.
그러므로 병렬 데이타중 필요한 데이타만을 선입 선출 장치에 기록하고 기록된 데이타를 판독할 때도 한 바이트(Byte)의 필요한 위치에 데이타를 위치시켜 출력할 수 있다.
그러나 이러한 방식은 병렬 데이타중 유효 비트의 위치가 일정하지 않을 경우 병렬/직렬 변환, 직렬/병렬 변환을 하여 직렬 선입 선출 장치에서 데이타를 입출력하므로 병렬/직렬 변환, 직렬/병렬 변환시 신호의 지연이 발생하게 되는 문제점이 있었다.
또한 데이타 속도가 빠른 경우 직렬로 처리하기에 어려움이 발생하기도 했다.
본 고안은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 고안의 목적은 기록/판독 인에이블 신호를 이용해 각 비트별로 어드레스를 만들어 병렬 데이타를 직접 입출력함으로써 병렬/직렬 변환, 직렬/병렬 변환으로 인한 시간 지연을 없앨 수 있도록 한 병렬 데이타 선입 선출 장치를 제공하는데 있다.
이하, 첨부된 제2도를 참조하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.
제2도는 본 고안의 병렬 데이타 선입 선출 장치의 블럭 구성도이다.
이에 도시된 바와 같이, 본 고안은 기록 인에이블 신호(WEN)가 고전위인 숫자를 이진(binary)값으로 변화시켜 출력하는 기록 코더(10)와, 기록 코더(10)의 출력값과 기록 래치부(30)의 출력값을 가산 하는 제 1 가산부(20)와, 제 1 가산부(20)의 출력 신호를 입력받아 기록 클럭 신호(WCK)에 따라 래치하는 기록 래치부(30)와, 기록 인에이블 신호(WEN)에 따라 기록 래치부(30)의 출력 신호를 조작하여 기록 어드레스 신호(WAD1-WADN)를 만드는 기록 카운터(40)와, 각 데이타 비트에 해당되는 기록 인에이블 신호(WEN1-WENN)에 따라 기록 카운터(40)의 기록 어드레스 신호(WAD1-WADN)가 지정하는 장소에 병렬 데이타(WDT)를 기록하고 판독 인에이블 신호(REN1-RENN)에 따라 판독 어드레스 신호(RAD1-RADN)가 지정하는 장소로부터 병렬 데이타(RDT)를 읽어 출력하는 레지스터(50)와, 판독 인에이블 신호(REN)가 고전위인 숫자를 이진값으로 변화시켜 출력하는 판독 코더(60)와, 판독 코더(60)의 출력값과 판독 래치부(80)의 출력값을 가산하는 제 2 가산부(70)와, 제 2 가산부(70)의 출력 신호를 입력받아 판독 클럭 신호 (RCK)에 따라 래치하는 판독 래치부(80)와, 판독 인에이블 신호(REN)에 따라 판독 래치부(80)의 출력 신호를 조작하여 판독 어드레스 신호(RAD1-RADN)를 레지스터(50)로 출력하는 판독 카운터(90)로 구성되어 있다.
상기와 같이 구성된 본 고안에서 N개의 버스를 통해 기록 인에이블 신호(WEN)가 입력되면, 이 신호는 기록 코더(10)와 기록 카운터(40)와 레지스터(50)로 각각 인가된다.
기록 코더(10)는 입력되는 기록 인에이블 신호(WEN)가 고전위인 숫자를 이진값으로 변화시켜 제 1 가산부(20)로 출력하고, 이때 기록 인에이블 신호(WEN)가 고전위인 숫자가 1이면 기록 코더(10)의 출력도 1이 된다.
제 1 가산부(20)는 입력된 기록 코더(10)의 출력값과 기록 래치부(30)의 출력값을 더하여 다시 기록 래치부(30)로 출력하고, 기록 래치부(30)는 제 1 가산부(20)의 출력 신호를 기록 클럭 펄스(WCK)가 발생될 때마다 래치하여 상기 제 1 가산부(20)와 기록 카운터(40)로 출력한다.
기록 카운터(40)는 입력된 기록 래치부(30)의 출력값을 기록 인에이블 신호(WEN)에 따라 조작하여 기록 어드레스 신호(WAD1-WADN)를 만드는데, 기록할 병렬 데이타(WDT)의 순서중 1번째 비트가 첫번째이고 N번째 비트가 마지막이라면, 기록 래치부(30)의 출력값은 기록인에이블 신호(WEN)의 첫 번째 비트가 고전위이면 증가되고, 기록 인에이블 신호(WEN)가 저전위이면 기록 래치부(30)의 출력값이 그대로 기록 어드레스 신호(WAD1)로서 레지스터(50)로 출력된다.
마찬가지로 기록 인에이블 신호(WEN)의 두번째 비트가 고전위이면 첫 번째 기록 어드레스 신호(WAD1)를 하나 증가시키고, 기록 인에이블 신호(WEN)가 저전위이면 첫번째 기록 어드레스 신호(WAD1)를 그대로 두번째 기록 어드레스 신호(WAD2)로서 레지스터(50)로 출력하며, 나머지 기록 어드레스 신호(WAD3-WADN)들도 동일한 방법으로 만든다.
레지스터(50)는 기록할 병렬 데이타(WDT)가 입력되면, 각 데이타 비트에 해당되는 기록 인에이블 신호(WEN1-WENN)와 기록 어드레스 신호(WAD1-WADN)에 따라 병렬 데이타를 그대로 기록한다.
예를 들어, 기록 인에이블 신호(WEN)의 첫번째 비트가 저전위이면 입력된 병렬 데이타(WDT)의 첫 번째 비트는 기록되지 않고, 기록 인에이블 신호(WEN)의 첫번째 비트가 고전위이면 첫 번째 기록 어드레스 신호(WAD1)가 지정하는 레지스터(50)의 장소에 병렬 데이타(WDT)의 첫번째 비트가 기록 클럭 펄스(WCK)가 발생될 때 기록된다.
병렬 데이타 판독의 경우에도 마찬가지로 N개의 버스를 통해 입력된 판독 인에이블 신호(REN)가 판독 코더(60)와 판독 카운터(90)와 레지스터(50)로 각각 인가된다.
판독 코더(60)는 입력되는 판독 인에이블 신호(REN)가 고전위인 숫자를 이진값으로 변화시켜 제 2 가산부(70)로 출력하고, 제 2 가산부(70)는 입력된 판독 코더(60)의 출력값과 판독 래치부(80)의 출력값을 더하여 다시 판독 래치부(80)로 출력한다.
판독 래치부(80)는 제 2 가산부(70)의 출력값을 판독 클럭 펄스(RCK)가 발생될 때마다 래치하여 상기 제 2 가산부(70)와 판독 카운터(90)로 출력한다.
판독 카운터(90)는 입력된 판독 래치부(80)의 출력 신호를 판독 인에이블 신호(REN)에 따라 조작하여 판독 어드레스 신호(RAD1-RADN)를 만드는데, 판독할 병렬 데이타(RDT)의 순서중 1번째 비트가 첫 번째이고 N번째 비트가 마지막이라면, 판독 래치부(80)의 출력값은 판독 인에이블 신호(REN)의 첫번째 비트가 고전위이면 증가되고, 판독 인에이블 신호(REN)가 저전위라면 판독 래치부(80)의 출력값이 그대로 판독 어드레스 신호(RAD1)로서 레지스터(50)로 출력된다.
마찬가지로 판독 인에이블 신호(REN)의 두번째 비트가 고전위이면 첫번째 판독 어드레스 신호(RAD1)를 하나 증가시키고, 판독 인에이블 신호(REN)가 저전위이면 첫번째 판독 어드레스 신호(RAD1)를 그대로 두번째 판독 어드레스 신호(RAD2)로서 레지스터(50)로 출력하며, 나머지 판독 어드레스 신호(RAD3-RADN)들도 동일한 방법으로 만든다.
레지스터(50)은 판독할 병렬 데이타(RDT)중 각 데이타 비트에 해당되는 판독 인에이블 신호(REN1-RENN)와 판독 어드레스 신호 (RAD1-RADN)에 따라 유효 데이타만을 동시에 출력한다.
예를 들어, 판독 인에이블 신호(REN)의 첫번째 비트가 저전위이면 첫번째 판독 어드레스 신호(RAD1)가 지정하는 레지스터(50)의 장소에 기억된 병렬 데이타(RDT)의 첫번째 비트는 출력되지 않고, 판독 인에이블 신호(REN)의 첫번째 비트가 고전위이면 첫번째 판독 어드레스 신호(RAD1)가 지정하는 레지스터(50)의 장소에 기억된 병렬 데이타(RDT)의 첫번째 비트가 기록 클럭 펄스(WCK)가 발생될 때 출력된다.
이상에서와 같이 본 고안은 기록/판독 인에이블 신호를 이용해 다수개의 어드레스 신호를 만들고 레지스터의 입출력단을 병렬로 구성하므로 병렬 데이타를 선별적으로 선입 선출 장치에 입출력할 경우 직렬 데이타로 바꿀 필요가 없어 이때의 시간 지연을 없앨 수 있는 효과가 있다.
그러므로 시간 지연이 매우 중요하고 시간 지연을 적게 하기 어려운 경우에 요긴하게 사용되며, 레지스터의 입력단이나 출력단중에서 하나를 직렬로 하여 선입 선출 장치를 구성할 수도 있다.

Claims (1)

  1. 기록 인에이블 신호가 고전위인 숫자를 이진값으로 변화시켜 출력하는 기록 코딩 수단과, 기록 코딩 수단의 출력값과 피드백된 기록 래치 수단의 출력값을 가산하는 제 1 가산 수단과, 제 1 가산 수단의 출력값을 입력받아 기록 클럭 신호에 따라 래치하는 기록 래치 수단과, 기록 인에이블 신호에 따라 기록 래치 수단의 출력값을 조작하여 기록 데이타의 각 비트에 해당되는 기록 어드레스 신호를 만드는 기록 카운팅 수단과, 기록 인에이블 신호에 따라 기록 카운팅 수단의 기록 어드레스 신호가 지정하는 장소에 병렬 데이타를 직접 기록하고 판독 인에이블 신호에 따라 판독 어드레스 신호가 지정하는 장소로부터 병렬 데이타를 읽어 출력하는 기억 수단과, 판독 인에이블 신호가 고전위인 숫자를 이진값으로 변화시켜 출력하는 판독 코딩 수단과, 판독 코딩 수단의 출력값과 피드백된 판독 래치 수단의 출력값을 가산하는 제 2 가산 수단과, 제 2 가산 수단의 출력값을 입력받아 판독 클럭 신호에 따라 래치하는 판독 래치 수단과, 판독 인에이블 신호에 따라 판독 래치 수단의 출력값을 조작하여 판독 데이타의 각 비트에 해당되는 판독 어드레스 신호를 기억 수단으로 출력하는 판독 카운팅 수단을 구비한 것을 특징으로 하는 병렬 데이타 선입 선출 장치.
KR2019930010980U 1993-06-21 1993-06-21 병렬 데이타 선입 선출 장치 KR0124771Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930010980U KR0124771Y1 (ko) 1993-06-21 1993-06-21 병렬 데이타 선입 선출 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930010980U KR0124771Y1 (ko) 1993-06-21 1993-06-21 병렬 데이타 선입 선출 장치

Publications (2)

Publication Number Publication Date
KR950001971U KR950001971U (ko) 1995-01-04
KR0124771Y1 true KR0124771Y1 (ko) 1998-09-15

Family

ID=19357494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930010980U KR0124771Y1 (ko) 1993-06-21 1993-06-21 병렬 데이타 선입 선출 장치

Country Status (1)

Country Link
KR (1) KR0124771Y1 (ko)

Also Published As

Publication number Publication date
KR950001971U (ko) 1995-01-04

Similar Documents

Publication Publication Date Title
US4835675A (en) Memory unit for data tracing
KR910013272A (ko) 2개의 비동기 포인터들 사이의 비교차와 프로그래값들 사이의 측정차를 결정하기 위한 방법 및 장치
EP0117756B1 (en) Data interpolating circuit
AU642547B2 (en) First-in first-out buffer
EP0416513A2 (en) Fifo memory device
KR0124771Y1 (ko) 병렬 데이타 선입 선출 장치
JPS63108566A (ja) デイジタルミユ−テイング回路
US4424730A (en) Electronic musical instrument
JPH04326138A (ja) 高速メモリic
JP3592169B2 (ja) 非同期データ転送制御装置および非同期データ転送制御方法
US5577005A (en) Circuit for using chip information
JP2991244B2 (ja) 符号化装置
JP2702171B2 (ja) フレーム変換回路
CN1085369C (zh) 光盘驱动记录系统的数据输出接口装置
JP2513132B2 (ja) 信号速度変換装置
KR910017360A (ko) 디지탈 오디오 테이프 레코더의 신호처리 회로
JP2946863B2 (ja) パリティ計数回路
SU733016A1 (ru) Устройство дл записи и считывани информации из блоков полупосто нной пам ти
KR890003598Y1 (ko) 시간축 보정 회로에서의 ram제어 펄스 발생 회로
KR940007573B1 (ko) 선입선출 감시 시스템
KR920004439Y1 (ko) 데이타 변환회로
KR900006567B1 (ko) 자기기록 재생기기의 서브코드 입출력 인터페이스의 콘트롤신호 발생회로
SU670958A2 (ru) Устройство дл обработки телеизмерительной информации
JPH0546579B2 (ko)
JPS585477B2 (ja) バツフアメモリホウシキ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20030219

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee