JPS585477B2 - バツフアメモリホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、大容量または中容量の単位記憶容量を有する
ＩＣメモリを用いて小容量のバッファメモリを構成する
バッファメモリ方式に関するものである。

従来のこの種の装置は、１２８語×１ビット〜１０２５
語×１ビットのＩＣメモリを組合わせて。

例えばＩＣメモリを８個用いて１２８語×８ビットまた
は１０２５語×８ビット等の容量のバッファメモリを構
成していた。

即ち、ＩＣパッケージのピンの数の制限によって、多く
のＩＣメモリが１語１ビツト方式を採用しているため１
ｍ語×ｎビットのバッファメモリを構成する場合、２ｉ
＜ｍ＜２ｉ＋１を満足する２ｉ＋１の容量のＩＣメモリ
をｎ個並列接続して構成している。

従って、ＩＣメモリが高密度化され、１チップ当りの記
憶容量が多くなったにもかかわらず、小容量（１２８語
〜１０２４語）のバッファメモリを構成する場合。

多くのＩＣチップを組合わせなくてはならないという欠
点があった。

本発明は、上記従来例の欠点を解決するために。

１チップ当りの記憶容量が多く、高速のＩＣメモリの周
辺にビット編集機能を設けて小容量のバッファメモリを
小数のＩＣチップで構成し、実装スペースを小さくした
バッファメモリ方式を提供するものである。

以下１図面により実施例を詳細に説明する。

第１図は１本発明の実施例を示したもので、１チツプが
１０２４語×１ビットの容量のＩＣメモリを用いて、１
２８語×８ビットのバッファメモリを構成した例である
。

第１図において、１はアドレス入力が１０本、出力線が
１本の１０２４Ｘ１ビツトのＩＣメモリ、２は外部から
入力されるクロックパルスＣＰを計数し、その内容で１
語（８ビット）のビット数を計数する８進カウンタ。

３は外部からのセット信号によってセットされ。

８進カウンタ２の桁上げパルスＣＲでリセットされるフ
リップフロップ、４，５．６はＡＮＤゲート、７はＩＣ
メモリから出力される１ビツト毎のデータを入力して８
ビットに編集するための８ビツト構成のシフトレジスタ
である。

次に、この実施例の動作を説明する。

まず、書込動作は外部から書込指示信号Ｗが“１”にさ
れると、ＩＣメモリ１が書込可能な状態となる。

これと同時に、入力データ線ＩＤＴ上に書込データがの
り、シフトレジスタ７がセットされる。

次に。書込開始信号Ｓが“１”となり、フリップフロッ
プ３がセットされ、この出力Ｑが“１”になり。

ＡＮＤゲート４が開かれ、８進カウンタ２にクロックパ
ルスＣＰが入力されるようになり、ＡＮＤゲート回路６
も同時に開かれ、シフトレジスタ７にシフトのためのク
ロックパルスが入力される。

また、書込アドレスは、アドレス線ＡＤを介して。

ＩＣメモ１月のアドレス入力端子Ａ、Ｂ、……。

Ｇに入力される。

８進カウンタ２の内容が“０”の時（初期値は“０”と
する）、シフトレジスタ７の最左端のデータが出力端Ｒ
Ｑから出力され。

ＩＣメモリ１の入力端子１に入力され、アドレス線ＡＤ
の入力端子Ａ、Ｂ、……、ＧとＩＣメモリ１のアドレス
入力端子Ｈ，Ｉ、Ｊで、指定されたアドレスに書込まれ
る。

次に、ＡＮＤゲート回路４を通ってクロックパルスＣＰ
が入力され、８進カウンタ２が“１”になると同時に、
ＡＮＤゲート回路６を通ってシフトレジスタ７の内容が
１ビツト右にシフトされ、シフトレジスタ７の最右端に
前のデータに続くデータがくる。

このデータは８進カウンタ２の内容とＩＣメモリ１のア
ドレス端子Ａ、Ｂ、……、Ｇに入力され、それぞれのア
ドレスに書込まれる。

この動作は８ビット分続けられ、８ビツト書込まれた後
、８進カウンタ２は次のクロックパルスＣＰによって“
０”になり。

キャリヤ信号ＣＲを出力する。

このキャリヤ信号ＣＲによって、フリップフロップ３が
リセットされ、出力Ｑが“０”となり、ＡＮＤゲート回
路４゜６を閉じて書込動作が終了する。

読出動作は、装置外部から読出アドレス指定のためにア
ドレス線ＡＤにアドレスデータがのり。

ＩＣメモリ１のアドレス入力端子Ａ、Ｂ、……。

Ｇにセットされ、同時に読出開始信号Ｓが“１”になり
、フリップフロップ３がセットされる。

またＩＣメモリ１は外部から入力されたアドレスデータ
と８進カウンタ２の内容とで指定された語の１ビツトデ
ータが出力端子０から読出され、このデータはフリップ
フロップ３の出力Ｑが“１”となることによって開かれ
たＡＮＤゲート回路５を通って、シフトレジスタ７の最
左端のビット位置にセットされる。

第２図に示したように、出力Ｑが“１”になった後の第
１番目のロックパルスｂは、フリップフロップ３の出力
Ｑが“１”になることによって開かれたＡＮＤゲート回
路４を通って、８進カウンタ２に入力され、この８進カ
ウンタ２の内容が“１”になる。

同時に出力Ｑが“１”になることによって開かれたＡＮ
Ｄゲート回路６を通ってクロックパルスＣＰが入力され
、第２図に示したシフトクロックパルスＳＣのｑの立下
り時にシフトレジスタ７の内容が右に１ビツトシフトさ
れる。

また、更進された８進カウンタ２の“１”と外部から入
力されているアドレスデータＡＤとによって、２ビツト
目の１語が指示され、ＩＣメモリ１の出力端子０からデ
ータが読出され、フリップフロップ２の出力Ｑが“１”
になることによって開かれたＡＮＤゲート回路５を通り
、シフトレジスタ７の最左端のビット位置にセットされ
る。

この動作を８進カウンタ２は、第２図のｂから７番目の
ｈまで繰り返し１次のクロックパルスｉが入力された時
点でこの８進カウンタは“０”になり１桁上げパルスＣ
Ｒを出力する。

このパルスによってフリップフロップ２はリセットされ
、出力Ｑは“０”になり、それによって、ＡＮＤゲート
回路４，５．６は閉じ、８進カウンタ２の内容は“０”
となって更進が停止し、ＩＣメモリ１からの読出データ
がシフトレジスタ７への書込を停止し、シフトクロック
ＳＣの入力が停止され、８ビット・１語のデータの編集
を終了し、読出しが可能となる。

このように、アドレスデータを変えて以上の動作を繰返
すことによって、他の語の読出しが可能となる。

なお９以上の実施例は１２８×８ビツトの容量のバッフ
ァメモリについて説明したが、この値は任意であり、容
量が異なるＩＣメモリを使用して８進カウンタを所望の
ビット構成に合わせたｎ進カウンタに変えることにより
容量を変えることができる。

但し１ｍ語×ｎビットのバッファメモリを（ｍ×ｎ）語
×１ビットで、メモリサイクルタイムが１８時間のＩＣ
メモリを構成した場合のバッファメモリのサイクルタイ
ムは、ｎ×１５時間となる。

例えば、ｔｓ＝５０ｎｓで、ｎ＝１６ビツトの場合のバ
ッファメモリのサイクルタイムは８００ｎｓとなる。

また、ＩＣメモリ１以外の８進カウンタ２．フリップフ
ロップ３．シフトレジスタ７はＭＳＩのＩＣを用いれば
、約２チツプで構成できる。

また１以上の実施例では、ＩＣメモリ１の外に１語編集
機能を付ける例を説明したが、この機能をＩＣメモリと
同一チップ内に収容することもできるし、１語編集機能
を１チツプ内に収容したＩＣをＩＣメモリに接続する方
法にも拡張できる。

以上説明したように９本発明によれば、チップ当りの記
憶容量が多く、高速のＩＣメモリを小容量のバッファメ
モリに用いることが可能になり。

実装スペースが小さく、ビット当りの消費電力の小さい
バッファメモリを構成することができるので、必ずしも
高速性が要求されない宅内設置形の入出力装置のデータ
受信バッファメモリや計算機周辺装置のバッファメモリ
として高密度の実装ができる利点があるなど１本発明は
非常に有用性のあるバッファメモリ方式を提供すること
ができる。

【図面の簡単な説明】

第１図は１本発明の実施例のブロック図であり。 第２図は、第１図の実施例の動作を説明するためのタイ
ムチャートを示した図である。 １……ＩＣメモリ、２……８進カウンタ、３……フリツ
プフロツプ、４，５，６……ＡＮＤゲ一ト回路、７……
シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １ 短語長で構成されたＩＣメモリを用いて長語長のバ
   ッファメモリを構成する方式において、短語長のメモリ
   の出力信号の直列入力、及び外部から入力される長語長
   データの並列入力、さらに短語長のメモリのデータ入力
   部への出力ができるように接続したデータ並直列変換部
   と、クロックパルスを計数して１長語長のメモリの構成
   ビット数のアドレス情報を生成し短語長のメモリに入力
   すると共に、短語長のメモリへの長語長データの書き込
   み時には、前記データ並直列変換部に入力された長語長
   データを直列のデータ列に変換するシフト制御信号の出
   力制御を、又長語長データの読み出し時には短語長メモ
   リから前記データ変直列変換部に入力される短語長デー
   タを長語長データに編集するシフト制御信号の出力制御
   を行なうカウンタから構成される語長変換部とを有する
   ことを特徴とするバッファメモリ方式。