CN1504900B - 自内存读取数据的控制电路及其方法 - Google Patents

自内存读取数据的控制电路及其方法 Download PDF

Info

Publication number
CN1504900B
CN1504900B CN031077250A CN03107725A CN1504900B CN 1504900 B CN1504900 B CN 1504900B CN 031077250 A CN031077250 A CN 031077250A CN 03107725 A CN03107725 A CN 03107725A CN 1504900 B CN1504900 B CN 1504900B
Authority
CN
China
Prior art keywords
data
control circuit
signal
dqs
multiplexer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN031077250A
Other languages
English (en)
Other versions
CN1504900A (zh
Inventor
洪成冠
苏奕荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN1504900A publication Critical patent/CN1504900A/zh
Application granted granted Critical
Publication of CN1504900B publication Critical patent/CN1504900B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种自具有多个数据通道的内存读取数据的控制电路及其方法；该一控制电路包含至少一个多任务器，其中该至少一个多任务器经配置为将一数据选通信号送至该多个数据通道的第一数目个数据通道，使当该至少一个多任务器处于一第一选择状态时自该内存读取数据，且其中该至少一个多任务器经配置为将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当该至少一个多任务器处于一第二选择状态时自该内存读取数据；该控制电路还可包含一时脉信号，用以产生一数据选通信号，及一正反器，利用该数据选通信号将数据自该内存闩入该控制电路中，其中该数据选通信号未离开该控制电路。

Description

自内存读取数据的控制电路及其方法
技术领域
本发明涉及一种自内存读取数据的控制电路及其方法。
背景技术
一般而言，内存控制电路或控制器是用来协调自/至内存读出/写入数据。这些数据可来自例如中央处理单元(CPU)以供写入内存中。另外，数据可自内存读取且送至CPU。随着内存芯片容量增加及CPU变得愈来愈快，有必要提高使数据存取于内存芯片中的速率。
图1显示控制器102与内存104的连接方块图。此图中，控制器102与内存104间跨接有四个信号：时脉信号(clock signal)MCLK、数据信号(datasignal)PD、指令信号(command signal)CMD及数据选通信号(data strobesignal)DQS。
图2显示将数据写入内存的工作波形图。此图中，数据信号PD及数据选通信号DQS皆自控制器102传送至内存104。
如图2所示，于信号MCLK的上升沿时，指令信号CMD触发一读取信号(read command)。于读取入指令信号CMD信号后的某一时间，数据选通信号DQS于高低两态间振荡。于选通信号DQS的上升及下降沿时，控制器102利用数据选通信号DQS“闩住”进入内存104中的数据信号PD。于此例中，数据选通信号DQS的下降沿经安排为位于数据位D0“中央”，以便确保适当的闩入效果。其次，数据选通信号DQS的上升沿经安排为位于数据位D1“中央”，以便确保适当的闩入效果。
内存104为使用双倍数数据传输率(Double Data Rate，DDR)的内存，其中是使用数据选通信号DQS的上升及下降沿闩住数据。提供数据选通信号的内存为典型的DDR内存。不同的DDR内存在一读取周期中可提供许多不同的数据选通信号。相较之下，单倍数数据传输率(single data rate，SDR)的内存，其中仅使用DQS信号的上升或下降沿之一闩住数据，通常无法提供数据选通信号。
控制器102与内存104的挑战之一为校准DQS信号以提供适当的闩入效果。控制器102的另一挑战为与不同内存类型，例如SDR内存或提供不同数据选通信号的DDR内存的兼容性。
发明内容
本发明的目的在于为克服上述现有技术的缺点而提供一种自内存读取数据的控制电路。
本发明涉及一种自具有多个数据通道的内存读取数据的控制电路及其方法。该控制电路包含至少一个多任务器，其中该至少一个多任务器经配置为将一数据选通信号送至该多个数据通道的第一数目数据通道，使当该至少一个多任务器处于一第一选择状态时自该内存读取数据，且其中该至少一个多任务器经配置为将该数据选通信号送至该多个数据通道的第二数目数据通道，其中该第二数目大于该第一数目，使该至少一个多任务器处于一第二选择状态时自该内存读取数据。
本发明的另一个方案是提供一种配置一控制电路以自具有多个数据通道的内存读取数据的方法，该控制电路包含至少一个多任务器，该方法包含：选择该至少一个多任务器的配置架构，其中该配置架构是为以下方式之一：(1)将一数据选通信号送至该多个数据通道的第一数目个数据通道，使自该内存读取数据；(2)将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当自该内存读取数据。
本发明的另一个方案是提供一种自内存读取数据的控制电路，该控制电路包含一时脉信号，用以产生一数据选通信号；及一正反器，利用该数据选通信号将数据自该内存闩入该控制电路中，其中该数据选通信号未离开该控制电路。
本发明的又一个方案是提供一种操作一控制电路以自内存读取数据的方法，该方法包含：产生一数据选通信号；及利用该数据选通信号将数据自该内存闩入该控制电路中，其中该数据选通信号未离开该控制电路。
本发明的再一个方案是提供一种自具有多个数据通道的内存读取数据的控制电路，该控制电路包含：至少一个多任务器；以及该至少一个多任务器的配置架构选择装置，使该至少一个多任务器将一数据选通信号送至该多个数据通道的第一数目个数据通道，使自该内存读取数据，或将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当自该内存读取数据。
附图说明
图1为控制器与内存的连接方块图；
图2为如图1所示自内存读取数据至控制器的工作波形图；
图3为根据本发明自内存读取数据的控制电路的电路图；
图4为根据本发明在每DQS对应1字节实施例中自内存读取数据的图3控制电路的电路图；
图5为根据本发明在每DQS对应双字组实施例中自内存读取数据的图3控制电路的电路图；
图6为根据本发明在SDR实施例中自内存读取数据的图3控制电路的电路图；
图7为根据本发明在另一SDR实施例中自内存读取数据的图3控制电路的电路图；
图8为根据本发明用以自内存读取数据的控制电路图；
图9为根据本发明的等待电路的电路图；及
图10为根据本发明信号的工作波形图。
具体实施方式
本发明的一实施例中，控制电路可为控制四个内存芯片的芯片。于一实施例中，四个内存芯片中的每一个都可提供四个DQS信号。由于每一内存芯片可具有32个通道，即32位输入/输出总线，因此本实施例可称为“每DQS对应1字节(byte-per-DQS)”，即32个通道(位)除以四个DQS信号或每个DQS对应8个通道(位)。在另一实施例中，每一内存芯片提供一个DQS信号，此称为“每DQS对应双字组(double-word-per-DQS)”，即每个DQS对应32个通道(位)。每DQS对应1字节及每DQS对应双字组可用于DDR内存系统中，其中DQS信号的上升及下降沿是用以将数据闩入内存中或控制器中。
图3为本发明的自内存读取数据的控制电路300的电路图。于图3及以下图式中，每DQS对应16字节的信号标为“B/DQS”，且每DQS对应4个双字组的信号标为“DW/DQS”。电路300包含5个DQS垫304、306、308、310及312或5个输入器，其中DQS信号可由内存提供。DQS垫304-312中的每一个都具有一以“X”标记的输入接脚(input pin)。DQS垫304-312全部为每DQS对应1字节信号的输入器。DQS垫306及312可为每DQS对应双字组信号的输入器。每DQS对应双字组信号较每DQS对应1字节信号具有较少的输入器，因为于本实施例中有每DQS对应4个双字组的信号，反之则有16个每DQS对应1字节的信号。每一DQS垫304-312可具有一多任务器，例如多任务器316、318、320、322及324。多任务器316-324可为具两输入端的多任务器，例如多任务器318及324，或具三输入端的多任务器，例如多任务器316、320及322。DQS垫304-312可具有可编程的延迟电路326、328、330、332、及334。多任务器316-324是分别选择输入器中之一且提供输出至延迟电路326-334。
就16数据通道中的每一者(0-15)而言，DQS垫304-312可输出数据选通信号。举例来说，DQS垫304可输出用于通道0、2、3、8、10及11中的数据选通信号。DQS垫306可输出用于通道1及9中的数据选通信号。DQS垫308可输出用于通道6、7、14及15中的数据选通信号。DQS垫310可输出用于通道4及12中的数据选通信号。DQS垫312可输出用于通道5及13中的数据选通信号。为了简化的目的，仅一数据通道(通道0)显示于图3中。
图4为根据本发明于每DQS对应1字节实施例中自内存读取数据的控制电路300的电路图。为了方便检视及了解，此将部分电路组件自图3移除而产生了图4。如上述，于每DQS对应1字节实施例中，可以有分开的DQS信号进入控制器中16个DQS垫的每一者。在此实施例中，多任务器316-324选择其中每DQS对应1字节信号达到的信号路径，即来自输入接脚的信号路径。接着使用可编程的延迟电路326-334，每一DQS垫可使16个DQS信号中的每一者延迟。接着，每一DQS信号可送入数据垫(例如数据垫302)，且用以闩住数据。
因此，在图4中，DQS垫304是自DQS垫304输入接脚的输入端输出DQS信号0、2、3、8、10及11。同样地，DQS垫306是自DQS垫306输入接脚的输入端输出DQS信号1及9。DQS垫308是自DQS垫308输入接脚的输入端输出DQS信号6、7、14及15。DQS垫310是自DQS垫310输入接脚的输入端输出DQS信号4及12。最后，DQS垫312是自DQS垫312输入接脚的输入端输出DQS信号5及13。如上述，DQS信号0-15是用以将数据自通道0-15闩入控制器中。
图5为根据本发明于每DQS对应双字组实施例中自内存读取数据的控制电路300的电路图。为了方便检视及了解，兹将部分电路组件自图3移除而产生了图5。如上述，于每DQS对应双字组实施例中，4个DQS信号进入控制器中。图5显示5个DQS垫304-312，其中此5个DQS垫中的两个具有输入器，尤其是DQS垫306具有1个输入器且DQS垫312具有1个输入器。DQS垫304、308及310于其个别的输入接脚上不具有输入器。取而代的地，DQS垫304中的多任务器316经设定自DQS垫306的输入接脚选择DQS信号。同样地，DQS垫308中的多任务器320经设定自DQS垫312的输入接脚选择DQS信号。DQS垫310中的多任务器322经设定自DQS垫312的输入接脚选择DQS信号。类似图4所示，可藉由延迟电路326-334延迟多任务器316-322中每一者的输出。
因此，于图5中，DQS垫304是自DQS垫306的输入接脚输出DQS信号0、2、3、8、10及11。同样地，DQS垫306是自DQS垫306的输入接脚输出DQS信号1及9。DQS垫308是自DQS垫312的输入接脚输出DQS信号6、7、14及15。DQS垫310亦自DQS垫312的输入接脚输出DQS信号4及12。最后，DQS垫312是自DQS垫312的输入接脚输出DQS信号5及13。如上述，DQS信号0-15是用以将数据自通道0-15闩入控制器中。
图6为根据本发明在SDR实施例中自内存读取数据的控制电路300的电路图。为了方便检视及了解，兹将部分电路组件自图3移除而产生了图6。如上述，在SDR内存的实施例中，SDR内存可能无法提供DQS信号。举例来说，DQS信号(于图6中标为SDR)可为由控制器传送至内存的时脉信号。举例来说，自控制器输出的时脉信号MCLK可经由路径(未显示)进入内存，且接着自内存返回作为控制器的输入信号。此方法可用以将延迟引入SDRDQS信号中。在此一实施例中，DQS垫310输入SDR DQS信号。多任务器322选择自DQS垫310输入接脚的信号。多任务器322的输出亦输入多任务器338。在此一实施例中，多任务器338选择多任务器322的输出，其为来自DQS垫310输入接脚的信号。多任务器338的输出可受到可编程的延迟电路340延迟。可编程的延迟电路340的输出是送至DQS垫304、306、308及312。多任务器316、318、320及324每一个均选择来自延迟电路340的输出。
因此，在图6中，DQS垫304是白DQS垫310的输入接脚输出DQS信号0、2、3、8、10及11。同样地，DQS垫306是自DQS垫310的输入接脚输出DQS信号1及9。DQS垫308是自DQS垫310的输入接脚输出DQS信号6、7、14及15。DQS垫310亦自DQS垫310的输入接脚输出DQS信号4及12。最后，DQS垫312是自DQS垫310的输入接脚输出DQS信号5及13。
图7为本发明另一SDR实施例中自内存读取数据的控制电路300的电路图。为了方便检视及了解，兹将部分电路组件自图3移除而产生了图7。于图7中，DQS垫304-312皆未输入DQS信号。取而代之地，多任务器336选择时脉信号CTS_CLK、CTS_CLKQ、CTS_CLK～或CTS_CLKQ～之一。反相器337及339是分别借着使时脉信号CTS_CLK及CTS_CLKQ反相而产生时脉信号CTS_CLK～及CTS_CLKQ～。时脉信号CTS_CLK及CTS_CLKQ彼此有90°相位差。因此，多任务器336提供“四分之一时脉选择”，即90°的时脉相位选择，有效地延迟信号CTS_CLK达90°、180°或270°。多任务器338选择多任务器336的输出。如图6中所述，多任务器338的输出可受到可编程的延迟电路340延迟。可编程的延迟电路340的输出是送至DQS垫304-312。多任务器316-324每一个均选择来自延迟电路340的输出。每一DQS垫304-3 12亦使用可编程的延迟电路326-334引入额外的延迟。介于多任务器336四分之一时脉选择与可编程的延迟电路340间，自延迟电路340输出的信号相位可经程序化而介于0°与360°间。
因此，在图7中，DQS垫304是自多任务器336的输出端输出DQS信号0、2、3、8、10及11。同样地，DQS垫306是自多任务器336的输出端输出DQS信号1及9。DQS垫308亦自多任务器336的输出端输出DQS信号6、7、14及15。DQS垫310亦自多任务器336的输出端输出DQS信号4及12。最后，DQS垫312是自多任务器336的输出端输出DQS信号5及13。
图7实施例优于图6实施例的一点在于DQS信号0-15可自控制电路内产生且可待在控制电路中。由于所有DQS信号可待在于控制电路中，因此DQS信号0-15中有较少噪声。相较之下，当时脉信号MCLK自控制器输出且返回时，长信号路径可以扮演接收噪声的天线。图7中揭示的方法亦适用于DDR内存。
如图3至图7所示，控制电路300可与SDR内存、提供每DQS对应1字节信号的DDR内存或提供每DQS对应双字组信号的DDR内存兼容。显然地，控制电路300可经配置与提供任何数目数据选通信号的内存兼容。
因此，使用者可选择控制电路300的状态，使得其中多任务器经配置将数据选通信号送至第一数目的数据通道，即如图4自数据垫304的6个数据通道或自数据垫308的4个数据通道，自内存读取数据。使用者亦可选择控制电路的状态，使得其中多任务器经配置将数据选通信号送至第二数目的数据通道，即如图5自数据垫308-312的8个数据通道，其中第二数目大于第一数目。或者，使用者亦可选择控制电路的状态，使得其中多任务器经配置将数据选通信号送至第三数目的数据通道，即如图5自数据垫304-312的16个数据通道，其中第三数目大于第二数目。
图8为本发明用以自内存读取数据的控制电路图。数据进入数据垫802且使用由DQS垫804提供的DQS信号805闩住数据。举例来说，应注意数据垫802可代表128个不同的数据垫及DQS垫804可代表16个DQS垫。数据离开数据垫802且流至正反器组806及808。正反器组806及808使用时脉信号RTCLK将来自数据垫802的数据闩入先进先出内存(FIFO)810。应注意正反器组806及808每一个可代表128个正反器，每一正反器对应128个数据垫中的一个。正反器组806及808将数据自“DQS时域”(已经由数据选通信号闩入)移至“RTCLK时域”(已经为时脉信号RTCLK所闩入)。正反器组806及808可为实体上定位于控制器中，接近数据垫802。此实体定位可使得来自正反器组806及808的“飞行时间(fly time)”，即信号达到FIFO 810所花的时间大致相同，并且可保证自正反器组806及808至FIFO810一时脉周期的飞行时间。时脉信号RTCLK亦输入FIFO 810中，其中时脉信号RTCLK是用于另一组正反器组(未显示)中，以将数据存入FIFO 810中。一旦数据存入FIFO 810，则数据可自”RTCLK时域(RTCLK domain)”移至“CTS_CLK时域(CTS_CLK domain)”，因为FIFO 810可为异步的FIFO，于FIFO 810中的数据可使用时脉信号CTS_CLK闩出。
如图8所示，RTCLK可选自归位时脉信号(return clock signal)MCLK(来自控制电路外部)或选自控制电路内部的时脉信号821。多任务器834是选择内信号821或者外信号MCLK。多任务器820选择CTS_CLK、CTS_CLK～、CTS_CLKQ或CTS_CLKQ～之一，并且发出内信号821。反相器823及825是分别借着使时脉信号CTS_CLK及CTS_CLKQ反相而产生时脉信号CTS_CLK～及CTS_CLKQ～。时脉信号CTS_CLK及CTS_CLKQ彼此有90°相位差。因此，多任务器820提供“四分之一时脉选择”，即90°的时脉相位选择，延迟信号CTS_CLK达90°、180°或270°。
多任务器834的输出可受到可编程的延迟电路832延迟。可编程的延迟电路832的输出是在达到正反器组806及808前送至另一可编程的延迟电路818。介于多任务器820四分之一时脉选择与可编程的延迟电路832及818间，自延迟电路818输出的信号相位可经程序化而介于0°与360°间。如上述，选择自控制电路内部选择时脉信号有降低信号噪声的优点。
图9为根据本发明延后电路(latency circuit)900的电路图。在接收到一读取指令SQR_READ后的特定周期时，图9的电路发出一写入致能信号(writeenable signal)RFF_WE。写入致能信号RFF_WE是用来使得控制器得以写入图8所示的FIFO 810。延后周期(latency cycle)数目可由使用者按程序设计，例如在CAS等待电路902中为2-4个周期。接着，信号MY_DVAL以4个不同时脉(其中每一者是彼此有90°相位差，如CTS_CLK、CTS_CLKQ、CTS_CLK～及CTS_CLKQ～)而为正反器组904、906、908、910闩入多任务器912。多任务器912选择经闩住的输出信号之一，并且输出信号DVAL。信号DVAL可进一步受到延迟电路914延迟，而形成另一信号RDVAL。信号RDVAL可进一步受到延迟电路916延迟。两正反器组918及920(使用时脉信号RTCLK闩住)可进一步使RDVAL信号延迟。多任务器922选择抑或一正反器组延迟或两正反器组延迟。
图10为根据本发明信号的工作波形图。图10显示内存时脉信号MCLK1002、读取指令信号Read CMD 1004、数据选通信号DQS 1006、数据信号DATA PD 1014、数据信号PD_DE2 1008、数据信号PD_D0 1010及归位时脉信号RTCLK 1012。控制电路将时脉信号MCLK 1002传送至内存。指令信号CMD 1004是于信号MCLK的上升沿发出读取信号。于指令信号CMD1004发出读取信号后一段时间，数据选通信号DQS 1006开始于高低两态间振荡。内存发出数据选通信号DQS 1006。在图10的实施例中，数据选通信号DQS 1006的上升及下降沿可大约在数据信号PD 1014数据位间的转变期间出现。数据选通信号DQS 1006是受到控制电路(例如图3至图7的控制电路300)延迟，以致于当闩住数据信号DATA PD 1014时，其上升及下降沿可在数据位中央出现。
在闩住数据信号DATA PD 1014后，控制电路产生数据信号PD DE21008，其携带数据信号DATA PD 1014中一切其它数据位。控制电路也产生数据信号PD_D0 1010，其携带数据信号DATA PD 1014中未被数据信号PD_DE2 1008携带的一切其它数据位。数据信号PD_DE2 1008及PD_D01010可由数据垫电路(例如图8中所示的数据垫电路802)产生。正反器822可发出数据信号PD_D0，且正反器组824可发出数据信号PD_DE2。时脉信号RTCLK 1012可将数据信号PD_DE2及PD_D0中的数据闩入FIFO 810中，倘若RFF_WE如图8所示处于操作中。
当然，根据本发明揭示的说明书及具体实施方式，熟悉本领域的技术人员会明白还有其他具体实施例。举例来说，虽然内存及控制电路可为分开的芯片，但内存及控制电路位于同一芯片上也可能。而且，虽然在图中显示正反器组，但也可使用其它组件，例如闩锁器(latches)或不同类型的正反器，并且应了解“正反器”一词包含任一类型的闩锁器或正反器。而且，就最广意而言，时脉信号RTCLK也可视为可用以将数据自内存闩入控制电路的“数据选通信号”。

Claims (32)

1.一种自具有多个数据通道的内存读取数据的控制电路，该控制电路包含：
至少一个多任务器；
其中该至少一个多任务器经配置为将一数据选通信号送至该多个数据通道的第一数目个数据通道，使当该至少一个多任务器处于一第一选择状态时自该内存读取数据，而且
其中该至少一个多任务器经配置为将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当该至少一个多任务器处于一第二选择状态时自该内存读取数据。
2.如权利要求1所述的控制电路，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于6。
3.如权利要求2所述的控制电路，其特征在于，该控制电路为每8个数据通道接收1个数据选通信号。
4.如权利要求1所述的控制电路，其特征在于，该控制电路为每32个数据通道接收1个数据选通信号。
5.如权利要求1所述的控制电路，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于8。
6.如权利要求1所述的控制电路，其特征在于，该第二数目等于该多个数据通道的数目。
7.如权利要求6所述的控制电路，其特征在于，该数据选通信号是自该控制电路内产生且未离开该控制电路。
8.如权利要求1所述的控制电路，其特征在于，还包含至少一个延迟电路，用以使该数据选通信号延迟。
9.如权利要求1所述的控制电路，其特征在于，还包含：
一先进先出内存；及
一正反器，其中该正反器是在自该内存读取数据后将数据闩入该先进先出内存中。
10.如权利要求9所述的控制电路，其特征在于，该正反器组输入一归位时脉信号。
11.如权利要求10所述的控制电路，其特征在于，该归位时脉信号是自该控制电路内产生且未离开该控制电路。
12.一种配置一控制电路以自具有多个数据通道的内存读取数据的方法，该控制电路包含至少一个多任务器，该方法包含：
选择该至少一个多任务器的配置架构，其中该配置架构是为以下方式之一：
(1)将一数据选通信号送至该多个数据通道的第一数目个数据通道，使自该内存读取数据；
(2)将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当自该内存读取数据。
13.如权利要求12所述的方法，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于8。
14.如权利要求13所述的方法，其特征在于，该控制电路为每8个数据通道接收1个数据选通信号。
15.如权利要求12所述的方法，其特征在于，该控制电路为每32个数据通道接收1个数据选通信号。
16.如权利要求12所述的方法，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于8。
17.权利要求16所述的方法，其特征在于，该第二数目等于该多个数据通道的数目。
18.如权利要求17所述的方法，其特征在于，还包含自该控制电路内产生该数据选通信号，其中该数据选通信号未离开该控制电路。
19.如权利要求12所述的方法，其特征在于，还包含使该数据选通信号延迟。
20.如权利要求12所述的方法，其特征在于，还包含自该内存读取数据后将数据闩入该先进先出内存中。
21.如权利要求20所述的方法，其特征在于，还包含自该控制电路内产生一归位时脉信号，其中该归位时脉信号未离开该控制电路，且其中将数据闩入该先进先出内存中的步骤包含以该归位时脉信号闩住数据。
22.一种自具有多个数据通道的内存读取数据的控制电路，该控制电路包含：
至少一个多任务器；以及
该至少一个多任务器的配置架构选择装置，使该至少一个多任务器将一数据选通信号送至该多个数据通道的第一数目个数据通道，使自该内存读取数据，或将该数据选通信号送至该多个数据通道的第二数目个数据通道，其中该第二数目大于该第一数目，使当自该内存读取数据。
23.如权利要求22所述的控制电路，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于8。
24.如权利要求23所述的控制电路，其特征在于，该控制电路为每8个数据通道接收1个数据选通信号。
25.如权利要求22所述的控制电路，其特征在于，该控制电路为每32个数据通道接收1个数据选通信号。
26.如权利要求22所述的控制电路，其特征在于，该多个数据通道为16个数据通道，且其中该第一数目小于8。
27.如权利要求26所述的控制电路，其特征在于，该第二数目等于该多个数据通道的数目。
28.如权利要求27所述的控制电路，其特征在于，该数据选通信号是自该控制电路内产生且未离开该控制电路。
29.如权利要求22所述的控制电路，其特征在于，还包含至少一个延迟电路，用以使该数据选通信号延迟。
30.如权利要求22所述的控制电路，其特征在于，还包含：
一先进先出内存；及
一正反器组，其中该正反器组是在自该内存读取数据后将数据闩入该先进先出内存中。
31.如权利要求30所述的控制电路，其特征在于，该正反器组输入一归位时脉信号。
32.如权利要求31所述的控制电路，其特征在于，该归位时脉信号是自该控制电路内产生且未离开该控制电路。
CN031077250A 2002-04-02 2003-04-02 自内存读取数据的控制电路及其方法 Expired - Lifetime CN1504900B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US36898902P 2002-04-02 2002-04-02
US36899102P 2002-04-02 2002-04-02
US60/368,989 2002-04-02
US60/368,991 2002-04-02

Publications (2)

Publication Number Publication Date
CN1504900A CN1504900A (zh) 2004-06-16
CN1504900B true CN1504900B (zh) 2010-04-14

Family

ID=34138328

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB031077242A Expired - Lifetime CN1287250C (zh) 2002-04-02 2003-04-02 将数据写入内存的方法及系统
CN031077250A Expired - Lifetime CN1504900B (zh) 2002-04-02 2003-04-02 自内存读取数据的控制电路及其方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB031077242A Expired - Lifetime CN1287250C (zh) 2002-04-02 2003-04-02 将数据写入内存的方法及系统

Country Status (3)

Country Link
US (2) US7304897B2 (zh)
CN (2) CN1287250C (zh)
TW (2) TWI269159B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304897B2 (en) * 2002-04-02 2007-12-04 Via Technologies, Inc. Method and system for reading data from a memory
US6987700B1 (en) 2002-04-02 2006-01-17 Via Technologies, Inc. Method and system for writing data to a memory
KR100550796B1 (ko) * 2003-12-11 2006-02-08 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법
US7171321B2 (en) * 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
US7543172B2 (en) 2004-12-21 2009-06-02 Rambus Inc. Strobe masking in a signaling system having multiple clock domains
US7688672B2 (en) * 2005-03-14 2010-03-30 Rambus Inc. Self-timed interface for strobe-based systems
US20060248305A1 (en) * 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7515158B2 (en) * 2005-06-22 2009-04-07 Etron Technology, Inc. Modularly configurable memory system for LCD TV system
US7932756B2 (en) * 2007-08-01 2011-04-26 Texas Instruments Incorporated Master slave delay locked loops and uses thereof
CN101661448B (zh) * 2008-08-26 2011-06-29 华晶科技股份有限公司 数据排序装置及方法
TWI414926B (zh) * 2009-12-16 2013-11-11 Silicon Motion Inc 控制裝置與其相關控制方法
US9143140B2 (en) 2011-02-15 2015-09-22 Cavium, Inc. Multi-function delay locked loop
CN102881324B (zh) 2011-07-11 2015-07-08 澜起科技（上海）有限公司 写入电路、读取电路、内存缓冲器及内存条
US9281034B2 (en) * 2013-10-03 2016-03-08 Cavium, Inc. Data strobe generation
US9652228B2 (en) * 2014-04-03 2017-05-16 Macronix International Co., Ltd. Devices and operation methods for configuring data strobe signal in memory device
US10074417B2 (en) * 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
US9658645B2 (en) * 2015-04-14 2017-05-23 Qualcomm Incorporated Control circuits for generating output enable signals, and related systems and methods
CN115756296A (zh) * 2021-09-02 2023-03-07 深圳市中兴微电子技术有限公司 缓存管理方法和装置、控制程序及控制器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446459A (en) * 1981-02-18 1984-05-01 The United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration Digital interface for bi-directional communication between a computer and a peripheral device
US5976739A (en) * 1997-07-28 1999-11-02 Samsung Display Devices Co., Ltd. Method and apparatus for developing screen of cathode ray tube
CN1309468A (zh) * 2000-02-12 2001-08-22 威盛电子股份有限公司 使用锁相环路调校的延迟装置及其调校方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392252A (en) * 1990-11-13 1995-02-21 Vlsi Technology, Inc. Programmable memory addressing
US5254942A (en) * 1991-04-25 1993-10-19 Daniel D'Souza Single chip IC tester architecture
US5418924A (en) * 1992-08-31 1995-05-23 Hewlett-Packard Company Memory controller with programmable timing
US5577236A (en) * 1994-12-30 1996-11-19 International Business Machines Corporation Memory controller for reading data from synchronous RAM
US6061292A (en) 1998-08-21 2000-05-09 Winbond Electronics Corporation Method and circuit for triggering column select line for write operations
US6466491B2 (en) * 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
US6553472B2 (en) * 2001-01-12 2003-04-22 Sun Microsystems, Inc. Method for programming clock delays, command delays, read command parameter delays, and write command parameter delays of a memory controller in a high performance microprocessor
US6370067B1 (en) * 2001-01-25 2002-04-09 Ishoni Networks, Inc. Automatic configuration of delay parameters in a dynamic memory controller
CN1393992A (zh) * 2001-07-02 2003-01-29 朗迅科技公司 包含反馈回路的延迟补偿电路
US6504790B1 (en) * 2001-08-09 2003-01-07 International Business Machines Corporation Configurable DDR write-channel phase advance and delay capability
US6424198B1 (en) * 2001-08-09 2002-07-23 International Business Machines Corporation Memory clock generation with configurable phase advance and delay capability
US7304897B2 (en) * 2002-04-02 2007-12-04 Via Technologies, Inc. Method and system for reading data from a memory
US6987700B1 (en) * 2002-04-02 2006-01-17 Via Technologies, Inc. Method and system for writing data to a memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446459A (en) * 1981-02-18 1984-05-01 The United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration Digital interface for bi-directional communication between a computer and a peripheral device
US5976739A (en) * 1997-07-28 1999-11-02 Samsung Display Devices Co., Ltd. Method and apparatus for developing screen of cathode ray tube
CN1309468A (zh) * 2000-02-12 2001-08-22 威盛电子股份有限公司 使用锁相环路调校的延迟装置及其调校方法

Also Published As

Publication number Publication date
CN1504854A (zh) 2004-06-16
CN1287250C (zh) 2006-11-29
TWI269159B (en) 2006-12-21
US20070237010A1 (en) 2007-10-11
CN1504900A (zh) 2004-06-16
US7304897B2 (en) 2007-12-04
US7414900B2 (en) 2008-08-19
TW200421085A (en) 2004-10-16
US20030221050A1 (en) 2003-11-27
TW200421062A (en) 2004-10-16
TWI220940B (en) 2004-09-11

Similar Documents

Publication Publication Date Title
CN1504900B (zh) 自内存读取数据的控制电路及其方法
CN102981776B (zh) 双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
US8601231B2 (en) Semiconductor memory asynchronous pipeline
JP5398540B2 (ja) シリアル相互接続されたデバイスのためのｉｄ発生装置および方法
US7680968B2 (en) Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM)
KR100945968B1 (ko) 반도체기억장치
CN100576140C (zh) 产生数字信号处理器和存储器的时钟信号的电路和方法
US20090089538A1 (en) Synchronous Address And Data Multiplexed Mode For SRAM
US20060198236A1 (en) Write address synchronization useful for a DDR prefetch SDRAM
US6914850B2 (en) Address buffer having (N/2) stages
US6742088B1 (en) Device containing a multi-port memory
CN1856835A (zh) 同步的ram存储电路
JP3765452B2 (ja) 半導体記憶装置
US7065669B2 (en) System and method for providing a write strobe signal to a receiving element before both an address and data signal
JPH0556598B2 (zh)
CN117435550A (zh) 一种基于fpga的语言编写控制器双通道缓存方法及系统
JPS585477B2 (ja) バツフアメモリホウシキ
JPH01220286A (ja) 書き込み制御回路
JPH02144753A (ja) Ｒｅａｄｙ信号作成回路
KR20050067683A (ko) Ｄｏｕｂｌｅ ｒｅａｄ ｏｐｅｒａｔｉｏｎ 방식을 이용한마이크로 컨트롤러와 시리얼 통신 컨트롤러 간의 데이터통신 방법
KR19990011167A (ko) 시간지연을 없애기 위한 마이컴과 메모리 간의 인터페이스 방법 및 장치
JPH02288920A (ja) メモリアクセス制御回路
JPH0378842A (ja) メモリのアクセス方式

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20100414